JPH10222550A - 論理合成方法及び装置並びに論理合成プログラムを記録した記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 保存すべき情報量の膨大化及び該情報の解析
に必要とされる計算機リソースの増大化を回避しながら
も、与えられた動作仕様と合成された論理回路との対応
関係を容易に認識することである。 【解決手段】 与えられた動作仕様に基づいて初期回路
を生成すると共に、前記動作仕様に関する特定の情報を
抽出し、該情報をそれぞれが対応する前記初期回路の各
部分に添付する。前記初期回路の簡単化を行うと共に、
前記初期回路に添付された情報をそれぞれが対応する簡
単化後の回路の各部分に添付する。前記簡単化後の回路
に対してテクノロジマッピングを行うと共に、前記簡単
化後の回路に添付された情報をそれぞれが対応するテク
ノロジマッピング後の回路の各部分に添付する。このよ
うに、特定の情報を順次伝播することにより、合成され
た論理回路と該動作仕様とを前記情報を介して対応づけ
することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路の自動設
計に利用される論理合成方法及び装置並びに論理合成プ
ログラムを記録した記録媒体に関する。

【０００２】

【従来の技術】近年、動作仕様（機能仕様）から論理回
路を合成する方法が広く研究されている。論理合成と
は、与えられた動作仕様を具体的なハードウェアである
論理回路を生成することであり、その論理合成を実現す
る手段としてＣＡＤ（Computer Aided Design:計算機支
援設計）ツールが存在する。ＣＡＤツールには大別して
合成ツールと解析ツールとがあり、一般的には、合成ツ
ールで作り上げたものを解析ツールで検証・最適化しつ
つ設計を実行する。

【０００３】例えば、上記合成ツールとして、特開平２
−１４８２６８号公報に記載されている論理合成装置が
知られている。図１４は、この論理合成装置を示すブロ
ック図である。

【０００４】この論理合成装置では、図１４に示すよう
に、動作仕様（機能仕様）を入力するための回路情報入
力部１０１と、この入力部１０１により入力された動作
仕様を複数の要素の接続情報の形で格納する回路情報記
憶部１０３と、所定の要素を論理回路に変換するための
変換ルールが格納された変換ルール群記憶部１０５と、
回路情報記憶部１０３に格納された各要素に対し変換ル
ール群記憶部１０５に格納された変換ルールの該当する
ルールを適用して、各要素を論理回路に変換する論理合
成処理部１０７と、適用した変換ルールを該ルールが適
用された要素に対応させて格納する適用ルール記憶部１
０９と、論理合成処理部１０７により合成された論理回
路の解析すべき要素を指定するための解析要素指定入力
部１１３と、この入力部１１３により指定された要素に
対し、適用ルール記憶部１０９に格納された情報を基に
該要素に適用された変換ルールを解析する適用ルール解
析部１１５と、この適用ルール解析部１１５における解
析結果を格納する解析結果記憶部１１７と、この解析結
果記憶部１１７に格納された解析結果を出力するための
出力部１１１とを具備したものである。

【０００５】この論理合成装置は、まず、回路情報入力
部１０１に入力された設計すべき論理回路の動作仕様を
回路情報記憶部１０３に複数の要素の接続情報の形で格
納する。そして、論理合成処理部１０７は回路情報記憶
部１０３に格納された動作仕様の各要素と変換ルール群
記憶部１０５に予め記憶されている変換ルールとを入力
し、各要素を該当する変換ルールに基づき順次回路に合
成する。ここで、適用された変換ルール（以下、「適用
ルール」と記す）及び変換前後の要素は適用ルール記憶
部１０９で保持される。回路情報記憶部１０３に格納さ
れている全ての要素の合成が終了した時点で、与えられ
た動作仕様に対応した論理回路が合成されることにな
る。

【０００６】さらに、この論理合成装置は、論理回路を
合成した後に、最終的に合成された論理回路と与えられ
た動作仕様とがどのように対応しているかを容易に探索
することができる。すなわち、論理合成終了後に、解析
すべき要素を解析要素指定入力部１１３に入力すると、
適用ルール解析部１１５はその要素と関係のある情報を
適用ルール記憶部１０９から解析結果記憶部１１７に出
力する。解析結果記憶部１１７に格納された情報（適用
ルールと変換前後の要素）及び変換ルール群記憶部１０
５に記憶されている変換ルール自体の情報を出力部１１
１が出力することにより、予め与えられた動作仕様と最
終的に合成された論理回路との対応を認識することが可
能となる。

【０００７】このように、この論理合成装置において
は、変換前後の要素及びその適用ルールを全て記憶して
おくことにより、該要素及び適用ルールに基づいて解析
することで、解析すべき要素の変換前後の対応関係を論
理合成の終了後でも知ることができる。従って、回路シ
ミュレータ等の解析ツールを用いて合成された論理回路
を検証した結果、目的とする動作仕様を満たすものでな
かった場合、その原因の判断を簡易に行うことができ
る。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
た従来の論理合成装置にあっては、合成する論理回路の
規模が大きいと、それに伴い、記憶しなければならない
変換前後の要素及び適用ルールの数は必然的に増えると
いう問題点がある。そのため、これらの情報を格納する
図１４の適用ルール記憶部１０９に利用される記憶装置
は膨大な記憶容量を持つ必要があり、コストの上昇を招
くのは必至である。また、これらの情報を圧縮して保存
することにより記憶容量を小さくすることも考えられる
が、実用的であるとは言えない。さらに保存した合成途
中の情報を解析して対応関係を求めるには多大な計算機
リソースが必要となるおそれもある。

【０００９】本発明は、上記事情を考慮してなされたも
のであり、その目的とするところは、保存すべき情報量
の膨大化及び該情報の解析に必要とされる計算機リソー
スの増大化を回避しながらも、与えられた動作仕様と合
成された論理回路との対応関係を容易に認識することが
できる論理合成方法及び装置並びに論理合成プログラム
を記録した記録媒体を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、与えられた動作仕様から複数の変換を経
て論理回路を合成する論理合成方法において、前記動作
仕様のデータフローを表す情報、制御の順番を表す情報
及び該仕様を表す情報のうち少なくとも１つを抽出し、
この抽出された情報を前記複数の変換の際に順次伝播す
ることにある。

【００１１】すなわち、まず、動作仕様を動作仕様入力
部が入力する。ここで、通常、この動作仕様は、例えば
図１に示すような動作仕様記述解釈部３により解析・解
釈され、論理回路合成部が読込み可能な形式である中間
データに変換される。そして、この中間データは一時的
に図１に示すような回路データ記憶部５に格納される。
その後、論理回路合成部により複数回の変換がなされ目
的の論理回路を合成するが、その途中段階の回路データ
もこの中間データ記憶部に格納される。また、不要とな
る回路データは削除される。

【００１２】次に、前記中間データを論理回路合成部が
入力し、論理回路の合成を行う。最初に、初期回路生成
部が前記中間データに基づいて初期回路を生成すると共
に、前記動作仕様のデータフローを表す情報、制御の順
番を表す情報及び該仕様を表す情報のうち少なくとも１
つを抽出し、該情報をそれぞれが対応する前記初期回路
の各部分に添付する。

【００１３】ここで、該動作仕様がハードウェア記述言
語で記述されている場合には、例えば、前記データフロ
ーを表す情報、制御の順番を表す情報としてはそのファ
イルの行番号がある。また、前記仕様を表す情報として
は存在する変数、信号名である。これらの情報は、合成
後の論理回路に添付されるものなので、対応関係を別の
データ形式で保存する必要は無く、回路データと一緒に
保管することが可能である。さらに、そのデータ量は従
来と比べて非常に小さく、解析も容易である。

【００１４】次に、論理簡単部が前記初期回路の簡単化
を行うと共に、前記初期回路に添付された情報をそれぞ
れが対応する簡単化後の回路の各部分に添付する。

【００１５】次に、テクノロジマッピング部が前記簡単
化後の回路に対してセルライブラリに格納された標準セ
ルを割り付けるテクノロジマッピングを行うと共に、前
記簡単化後の回路に添付された情報をそれぞれが対応す
るテクノロジマッピング後の回路の各部分に添付する。

【００１６】このようにして合成された論理回路には上
述した情報が添付されているので、該情報を介して合成
前後の対応関係を容易に認識することができるのであ
る。具体的には、前記動作仕様のうち指定された部分の
前記情報を前記合成された論理回路から取り出し、この
取り出された情報に対応する前記合成された論理回路の
部分と前記動作仕様のうち指定された部分とを画面表示
することにより行われる。また、前記合成された論理回
路のうち指定された部分の前記情報を取り出し、この取
り出された情報に基づいて前記動作仕様にうち該情報に
対応する部分と前記合成された論理回路のうち指定され
た部分とを画面表示することにより行われる。この際、
これら情報は少量のデータであるので、画面表示するた
めに要する処理時間は短時間で済む。

【００１７】なお、前記動作仕様が図形で表示されてい
る場合には、対応する前記合成された論理回路の部分と
前記動作仕様の部分とをその他の部分と異なる形で表示
される。その表示方法としては、例えば、対応する部分
をその他の部分と比べて太い線で描いて表示したり、色
を変え浮き彫りして表示する。

【００１８】

【発明の実施の形態】以下、本発明に係る論理合成方法
及び装置並びに論理合成プログラムを記録した記録媒体
の実施の形態について図面を用いて説明する。

【００１９】図１は、本発明の実施の形態に係る論理合
成装置の構成を示すブロック図であり、（ａ）がこの論
理合成装置の論理回路合成部周辺の構成を示す図、
（ｂ）がこの論理合成装置の合成前後対応表示部周辺の
構成を示す図である。また、図２は、この論理合成装置
の動作を示すフローチャートである。

【００２０】図１（ａ）において、この論理合成装置
は、設計すべき論理回路の動作仕様記述１を入力し、該
動作仕様記述１を解釈して回路データに変換する動作仕
様記述解釈部３と、動作仕様記述解釈部３が出力する前
記回路データを一時的に保持する回路データ記録部５
と、セルライブラリ１５として登録された標準セルを用
いて回路データ記録部５に保持された回路データから具
体的なハードウェアである論理回路１７を合成する論理
回路合成部７とを少なくとも具備している。また、論理
合成部７は、少なくとも、初期回路生成部９と、論理簡
単部１１と、テクノロジマッピング部１３とから構成さ
れる。

【００２１】さらに、この論理合成装置は、図１（ｂ）
に示す、予め与えられた設計すべき論理回路の動作仕様
記述１と上記論理回路合成部から出力された上記動作仕
様記述の具体的なハードウェアである論理回路１７とを
入力して、合成前後の対応を取る合成前後対応表示部１
９と、合成前後対応表示部１９から出力される合成前後
の対応関係を画面に表示する画面表示部２１を具備する
場合もある。

【００２２】動作仕様記述１は、回路動作すなわち入力
信号に応じて出力信号を回路内部記憶状態が変化する様
子を記述することで設計すべき論理回路の仕様を表現す
るものであり、通常、論理回路のハードウェハの仕様を
記述するための専用言語であるハードウェア記述言語に
より記述される。ハードウェア記述言語としては、ＣＤ
Ｌ、ＤＤＬ、ＦＤＬ、ＶＨＤＬ、Ｖｅｒｉｌｏｇ−ＨＤ
Ｌ、ＵＤＬ／Ｉ等がある。本実施の形態の形態では、設
計すべき論理回路の動作仕様記述は予め与えられてお
り、例えば、図３に示すようなＶＨＤＬ（VHSIC hardwa
re description language ）で記述された動作仕様記述
である。なお、ＶＨＤＬは、ＩＥＥＥ標準に制定された
ハードウェア記述言語である。

【００２３】動作仕様記述解釈部３は、入力した動作仕
様記述１の構文や意味を解析することでその仕様を解釈
し、該動作仕様記述１を論理回路合成部７が読込み可能
な形式である中間データに変換する。例えば、図３に示
す動作仕様記述を動作仕様記述解釈部３が解釈を行う
と、図４に示す中間データとなる。中間データは、素子
間の接続データ、文のデータ及び条件接続データから構
成され、図４（ａ）が素子間の接続データを、図４
（ｂ）が文のデータ（図中Ａで示す箇所）及び条件接続
データ（図中Ｂで示す箇所）をそれぞれ示している。素
子間の接続データと文のデータとの間には、双方向に存
在するリンク情報が張られている。また、条件接続デー
タは、文のデータのｉｆ文の選択肢で実行される文を示
している。なお、図形で表された動作仕様記述１が与え
られた場合には、図形データを図形のもつ意味を表すデ
ータ、例えば上述したハードウェア記述言語に一旦変換
した後、上記と同様に中間データに変換する。

【００２４】回路データ記憶部５は、随時読み出し、書
き込みが可能である記憶装置である。この回路データ記
憶部５は、まず、動作仕様記述解釈部３から出力される
上記中間データを格納し、その後、かかる中間データを
基に論理回路合成部７により実施される種々の設計段階
で形成される回路データを随時格納し、必要に応じて削
除する。

【００２５】論理回路合成部７は、回路データ記憶部５
に格納された上記中間データから具体的なハードウェア
である論理回路１７を合成するものである。上述したよ
うに、この論理回路合成部７は、初期回路生成部９と、
論理簡単部１１と、テクノロジマッピング部１３とから
構成されるが、必要に応じて、合成される論理回路の消
費電力の低減化・最適化を行う消費電力最適化部、遅延
時間の短縮化・最適化を行う遅延時間最適化部も構成に
含まれる。なお、初期回路生成部９、論理簡単部１１及
びテクノロジマッピング部１３の処理については後述す
る。

【００２６】セルライブラリ１５は、基本論理回路を組
み合わせて作られた論理回路を最適設計し、標準セルと
してコンピュータに登録したものである。標準セルは、
最も小さな占有面積で最も高い性能が得られるように設
計されている。標準セルは、テクノロジマッピング部１
３によるテクノロジマッピング処理において使用され
る。

【００２７】論理回路１７は、上記動作仕様記述１を基
に論理合成された具体的なハードウェア記述である。動
作仕様記述１と同様に、ハードウェア記述言語により記
述される。

【００２８】合成前後対応表示部１９は、合成前である
動作仕様記述１と合成後である論理回路１７とを入力
し、合成前の動作仕様記述１上で指定された行や信号、
変数名に対応する情報を合成後の論理回路１７の記述か
ら取り出し、その対応関係を出力する。

【００２９】画面表示部２１は、上記合成前後対応表示
部１９に入力される動作仕様記述１と論理回路１７の記
述、及び、合成前後対応表示部１９から出力される上記
対応関係を画面に表示する。

【００３０】次に、本実施の形態に係る論理合成装置の
論理回路合成動作（すなわち、論理合成方法）について
図２のフローチャートを参照しつつ説明する。ここで
は、予め与えられる設計すべき論理回路の動作仕様記述
として図３に示すものを例として用いて説明する。

【００３１】まず、図３に示す動作仕様記述１が動作仕
様記述解釈部３に入力される。図３に示す動作仕様記述
は、設計すべき論理回路の仕様の一部をＶＨＤＬ記述で
表したものである。６行目の条件文（ｉｆ文）で７行目
と９行目の信号代入文を選択する。１１行目は選択され
た信号の内、８行目だけをｚに代入する。また、信号
ａ、ｂ、ｃ、ｄ、ｅは外部入力である。動作仕様記述解
釈部３は、この動作仕様記述１を、上述したように、論
理回路合成部７が読込み可能な形式である中間データに
変換する。図４は、図３に示す動作仕様記述１を動作仕
様記述解釈部３が変換した中間データを示す図である。
この中間データは、上述したように、素子間の接続デー
タ、文のデータ及び条件接続データから構成される。こ
の中間データは回路データ記憶部５に格納される（ステ
ップ１）。

【００３２】次に、ステップ１で生成された図４に示す
中間データを論理回路合成部７が回路データ記憶部５か
ら読み出し、論理合成が行われる。

【００３３】具体的には、まず最初に、中間データに基
づき初期回路生成部９が外部端子、論理素子、機能素子
間の結線情報を表した初期回路を生成する（ステップ
２）。図５は、図４に示す中間データに基づいて初期回
路生成部９が生成した初期回路を示す図である。この初
期回路では、図４（図３）の信号ａ、ｂ、ｃ、ｄ、ｅが
入力端子ａ、ｂ、ｃ、ｄ、ｅで構成される入力端子群２
３、さらに図４のｚとｏが出力端子ｚ及び出力端子ｏで
構成される出力端子群２５となっている。図４の６行目
の条件文（ｉｆ ｃ）は条件信号ｃの値でｔｈｅｎとｅ
ｌｓｅの代入を選択するので選択器（ＳＥＬ素子）２７
となり、一方、図４の７行目の加算（ｔ＜＝ａ＋ｂ）が
加算器（＋素子）２９、９行目の加算（ｔ＜＝ｄ＋ｅ）
が加算器（＋素子）３１となっている。また、図４のｔ
は端子を表す素子ｔ（ＴＥＲ素子）３３となり、出力端
子ｚと出力端子ｏそれぞれに接続されている。ここで、
各素子間を接続する線分はそれぞれの結線を示してい
る。また、各素子に設けられた小さな四角は各素子のピ
ンを示し、各ピンにはそのピンを識別するタイプやビッ
ト幅などが格納される。例えば、線分３５は加算器２９
と選択器２７との結線を表している。また、四角３７が
前記結線関係についての加算器２９のピンであり、四角
３９は同様に前記結線関係についての選択器２７のピン
を表している。本実施の形態では、次の情報がさらに上
述したピンに添付される。すなわち、各ピンには図３に
示す動作仕様記述の各文のデータの行番号や信号名が添
付され、これらの情報が上記動作仕様記述から上記初期
回路に伝播されることになる。例えば、選択器２７と入
力端子ｃとの間を接続する線分４１が示す結線関係は図
３の６行目に対応するものなので、選択器２７のピン４
３には上記６行目を意味するフラグ４５が添付されてい
る。また、素子ｔ３３と選択器２７との間を接続する線
分４７が示す結線関係は図３の７行目及び９行目に対応
するものであり、従って、素子ｔ３３のピン４９には上
記７行目及び９行目を意味するフラグ５１が添付されて
いる。同様に、素子ｔ３３のピン５３にはフラグ５５
が、ピン５７にはフラグ５９がそれぞれ添付されてい
る。

【００３４】次に、上記ステップ２で求められた図５に
示す初期回路に対して論理簡単部１１が簡単化・最適化
を実施する（ステップ３）。ここでは、上記選択器や加
算器等の抽象素子から構成されたネットワークである初
期回路を論理ゲートを用いたネットワークに展開し、そ
の際に論理式の簡単化・最適化の処理を行うのである。
図６は、図５に示す初期回路に論理簡単部１１が簡単化
・最適化処理を施した結果を示す図である。なお、図６
では、最上位桁（most significant bit：ｍｓｂ）のみ
が示されている。図６において、この簡単化・最適化が
施された回路（以下、「簡単化回路」と記す）では、図
５の加算器２９がフルアダー（full adder：ＦＡ）６１
に、加算器３１がフルアダー６３にそれぞれ展開され、
また、選択器２７はＯＲゲート（論理和）６５、ＡＮＤ
ゲート（論理積）６７、６９及びインバータ７１から構
成される論理ゲート７３に展開されている。一方、素子
ｔ３３は削除されている。ここで、上記ステップ２と同
様に、図３に示す動作仕様記述の各文のデータの行番号
や信号名が図５の初期回路から図６の簡単化回路に伝播
される。すなわち、図６の簡単化回路を構成する論理ゲ
ートのピンに、それぞれが対応する図５の素子のピンに
添付されている行番号をフラグとして添付するのであ
る。ここでは、図６の簡単化回路を構成する論理ゲート
の出力ピンに添付しているが、入力ピン若しくはその両
方に添付しても構わない。例えば、入力端子ａ、ｂを入
力するとフルアダー６１は図５の加算器２９に対応する
ので、その出力ピン７５には行番号７を意味するフラグ
７７が添付され、入力端子ｄ、ｅを入力とするフルアダ
ー６３は図５の加算器３１に対応するので、その出力ピ
ン７９には行番号９を意味するフラグ８１が添付され
る。また、図５の選択器２７を展開して合成された上記
論理ゲート７３を構成するＯＲゲート６５、ＡＮＤゲー
ト６７、６９及びインバータ７１の出力ピン８３、８
５、８７及び８９には図５の選択器２７のピンが有して
いた行番号６、７、９を意味するフラグ９１、９３、９
５及び９７がそれぞれ添付される。また、図５の素子ｔ
３３は本ステップにおいて削除されるが、この情報につ
いても、次のように伝播される。すなわち、図５におい
て、素子ｔ３３が接続されていた素子、例えば素子ｔ３
３の１つ前に接続されている選択器２７に対応する論理
ゲート７３の出力ピンに素子ｔ３３の名前であるｔが信
号名として添付される。従って、図６に示すＯＲゲート
６５、ＡＮＤゲート６７、６９及びインバータ７１の出
力ピン８３、８５、８７及び８９には行番号６、７、９
及び上記信号名ｔを意味するフラグ９１、９３、９５及
び９７が添付されることになる。なお、ここでは、素子
の削除を行う場合、その名前を示す信号名は１つ前に接
続している素子の出力ピンに添付する規則を用いている
が、１つ後に接続している素子の入力ピン若しくはその
両方に添付しても良い。

【００３５】次に、上記ステップ３で簡単化・最適化さ
れた論理回路に対してテクノロジマッピング部１３がテ
クノロジマッピング処理を行う（ステップ４）。ここで
は、簡単化・最適化された論理回路を上述した図１のセ
ルライブラリ１５に格納されている標準セルを割り付け
て新たに組み直される。図７は、図６に示す簡単化回路
に上記セルライブライ１５を用いてテクノロジマッピン
グ処理を施した結果を示す図である。図７において、こ
のテクノロジマッピング処理が施された回路（以下、
「テクノロジマッピング化回路」と記す）では、例え
ば、図６の選択回路７３には、図１のセルライブラリ１
５に標準セルとして登録されたマルチプレクサ（ＭＵＸ
２１）９９及び該マルチプレクサ（ＭＵＸ２１）９９の
出力の極性を反転させるインバータ（ＩＶＰ）１０１と
が割り付けられている。ここで、かかるテクノロジマッ
ピング処理の際、図６の論理ゲートにどの標準セルを割
り付けるかという対応関係を利用し、テクノロジマッピ
ング処理前の論理ゲートに添付されている上記行番号や
信号名をテクノロジマッピング処理により割り付けられ
た標準セルに添付することによりそれらの情報を伝播す
る。従って、図７のマルチプレクサ９９の出力ピン１０
３及びインバータ１０１の出力ピン１０５には図６の選
択回路７３が有していた行番号６、７、９及び信号名ｔ
を意味するフラグ１０７及び１０９が添付され、その結
果、それらの情報がテクノロジマッピング処理前後にお
いて伝播されることになる。

【００３６】最後に、上記ステップ４で算出されたテク
ノロジマッピング処理後の回路が上述したハードウェア
記述言語で再び記述され、図１の論理回路１７として論
理回路合成部７から出力される（ステップ５）。図８
は、図７に示すテクノロジマッピング処理後の回路をハ
ードウェア記述言語の１つであるＶＨＤＬで記述した論
理回路記述を示す図である。図８に示すように、図３の
動作仕様記述は２つの１ビットフルアダー（Ｇ３：ＦＡ
１、Ｇ４：ＦＡ１）、１つの２入力１出力マルチプレク
サ（Ｇ２：ＭＵＸ２１）、１つのパワーインバータ（Ｇ
１：ＩＶＰ）から構成される論理回路として合成された
ことになる。ここで、上述したステップで順次伝播され
たきた上記行番号及び信号名はコメント１１１の形とし
て付加される。ＶＨＤＬでは、コメント１１１は各行の
記述におけるハイフン、ハイフン（−−）以下と規定さ
れている。例えば、マルチプレクサ（Ｇ２：ＭＵＸ２
１）のコメントは「line:6,7,9 node:t 」であり、「li
ne:6,7,9」が行番号６、７、９を意味し、「node:t」が
信号名ｔを意味するものである。従って、このコメント
を見れば、かかるマルチプレクサ（Ｇ２：ＭＵＸ２１）
が、最初に与えられた図３に示す動作仕様記述の行番号
６、７、９の記述及び端子ｔに対応するものであること
を容易に認識することができる。

【００３７】次に、本実施の形態に係る論理合成装置の
合成前後対応表示動作について説明する。

【００３８】図１（ｂ）において、合成前後対応表示部
１９は、予め与えられた設計すべき論理回路の動作仕様
記述１と上記論理回路合成部７により合成された、前記
動作仕様記述１の具体的なハードウェアである論理回路
１７の記述を取り込む。そして、画面表示部２１は、上
記合成前後対応表示部１９が取り込んだ２つの記述を同
時にそれぞれ別のウィンドウに行番号付きで表示する。
図９は、画面表示部２１が図３に示す動作仕様記述と図
８に示す論理回路の記述を表示したときの図である。図
９において、ウィンドウ１１３には合成前である図３の
動作仕様記述がエディタを用いて行番号と一緒に表示さ
れており、またコントロールパネルとコマンド入力サブ
ウィンドウがついている。一方、ウィンドウ１１５には
同様に合成後である図８の論理回路の記述が表示されて
いる。ウィンドウ１１３内の動作仕様記述上でマウスや
トラックボール等のポインティングデバイスにより指定
された行や信号、変数名に対応する情報をウィンドウ１
１５内の論理回路の記述のコメントから取り出し、上記
２つの記述の関連ある行と行若しくは行と信号名を背景
の色を変えて表示する。例えば、上記ポインティングデ
バイスによりウィンドウ１１３に表示されている合成前
の動作仕様記述の７行目を反転させ、コントロールパネ
ルのボタンを押すと、ウィンドウ１１５に表示されてい
る合成後の論理回路の記述の７行目から９行目の色が変
わる。すなわち、合成前の動作仕様記述の所定の行番号
の記述に対応する記述を合成後の論理回路の記述から探
し出すことができる。

【００３９】上記コントロールパネルのボタンには合成
前の行番号から合成後の行を探す機能のもののほか、合
成前の記述の信号名から合成後の行を探すもの、合成後
の行から合成前の記述の行を探すものや、合成後の信号
名から対応する合成前の記述の信号名を探し出す、それ
らの背景の色を変えて表示させるもの等がある。同様に
ウィンドウ下のコマンド入力ウィンドウから、例えばコ
マンド“gtafs 7 ”を入力して合成後の記述の７行目か
ら９行目の黒いハッチのかかったところが対応する記述
として表示される。上記ボタンと同様にコマンドにも、
合成前の行番号から合成後の行をとるものや、合成後の
信号名から対応する合成前の記述の信号名をとりそれぞ
れ背景の色を変えて表示させる機能を持ったものもあ
る。

【００４０】上述した実施の形態においては、最初に与
えられる動作仕様記述が図３に示すようなハードウェア
記述言語により記述されている場合について説明した
が、以下では合成前の動作仕様と合成後の論理回路が共
に図形を用いて表示されている場合について説明する。
図１０は、合成前の動作仕様を図形を用いて表示したも
のの一例を示す図であり、ハードウェア記述言語（ＶＨ
ＤＬ）で記述した場合に図３に示す動作仕様記述となる
ものである。例えば、図形１１７と１１９は加算器を表
し、図形１２１はｉｆ文の機能を有するマルチプレクサ
を表している。

【００４１】図１０に示す図形を用いた動作仕様が与え
られた場合、まず最初にハードウェア記述言語により図
４に示す動作仕様記述に一旦変換される。ここで、図１
１は、図１０の各図形と図４の動作仕様記述との対応関
係を表す情報を示す図である。図１１において、「Elem
ent 」は素子の情報を表すキーワードであり、それに続
いて順に識別子、タイプ、結線している線の識別名（入
力：出力）、行番号、信号名が記載される。例えば、
「Element_3 」は、図１０の図形（マルチプレクサ）１
２１に対応しており、「_3」が識別子、「SEL 」がタイ
プ、「$7 $6 $5 $8 」が結線している線の識別名（入
力）、「$9」が結線している線の識別名（出力）「[6、
7、8、9］」が図４の動作仕様記述の行番号、「{ } 」が
図４の動作仕様記述の信号名をそれぞれ示している。な
お、説明上、図１０中には「_3」や「$9」が表示されて
いるが、これらは本実施の形態に係る論理合成装置によ
っては自動的に振られた識別名であり、実際には画面上
には表示されない。

【００４２】上述したように一旦変換されると、その後
上記と同様に初期回路の生成、簡単化・最適化、テクノ
ロジマッピングが順次行われ、図７に示す回路が合成さ
れる。そして、図形を用いた論理回路が表示される。図
１２は、図形を用いて表した論理合成後の回路を示す図
である。また、図１３は、図１２の各図形と図４の動作
仕様記述との対応関係を表す情報を示す図である。図１
３において、上記図１１と同様に、「Element 」は素子
の情報を表すキーワードであり、それに続いて順に識別
子、タイプ、結線している線の識別名（入力：出力）、
行番号、信号名が記載される。例えば、「Element G2」
は、図１２の図形（ＭＵＸ２１）１２３に対応してお
り、「G2」が識別子、「MUX21 」がタイプ、「t2 t3 c
」が結線している線の識別名（入力）、「t1」が結線
している線の識別名（出力）「[6、7、9] 」が図４の動作
仕様記述の行番号、「{t} 」が図４の動作仕様記述の信
号名をそれぞれ示している。なお、ここでも、説明上、
図１２中には「G2」や「t1」が表示されているが、これ
らは本実施の形態に係る論理合成装置によっては自動的
に振られた識別名であり、実際には画面上には表示され
ない。

【００４３】そして、例えば図１２の図形（ＭＵＸ２
１）１２３をマウス等で指定すると、その図形を構成す
る線が太くなる。それと共に、図１３から図形１２３に
対応する「Element G2」に記載されている図４の動作仕
様記述の行番号「[6、7、9] 」及び信号名「{t} 」が取り
出される。そして、得られた行番号「[6、7、9] 」及び信
号名「{t} 」に関連する合成前の図形を図１１から探し
出す。その結果、「Element_3 」及び「Element_4 」が
探し出され、「Element_3 」及び「Element_4 」に対応
する図１０の図形（ＳＥＬ）１２１と図形（ＩＶ）１２
５が太線で画面表示される。

【００４４】なお、上述した論理合成方法を実現するた
めのプログラムはコンピュータ読み取り可能な記録媒体
に保存することができる。この記録媒体をコンピュータ
システムによって読み込ませ、前記プログラムを実行し
てコンピュータを制御しながら上述した論理合成方法を
実現することができる。ここで、前記記録媒体とは、メ
モリ装置、磁気ディスク装置、光ディスク装置等、プロ
グラムを記録することができるような装置が含まれる。

【００４５】

【発明の効果】上述したように、本発明によれば、予め
与えられた動作仕様とそれに基づいて合成された論理回
路の対応関係を容易に認識することができる。従って、
回路シミュレータ等の解析ツールで検証した結果、動作
仕様を満足するものでなかった場合に、その原因の判断
を容易に行うことができ、それにより、効率的に最適化
しながら設計を進めることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る論理合成装置の構成
を示すブロック図であり、（ａ）がこの論理合成装置の
論理回路合成部周辺の構成を示す図、（ｂ）がこの論理
合成装置の合成前後対応表示部周辺の構成を示す図であ
る。

【図２】図１の論理合成装置の動作を示すフローチャー
トである。

【図３】図１の動作仕様記述の一例を示す図である。

【図４】図３の動作仕様記述を図１の動作仕様記述解釈
部により解釈された結果を示す図である。

【図５】図３の動作仕様記述に基づいて図１の初期回路
生成部が生成した初期回路を示す図である。

【図６】図５の初期回路に対して図１の論理簡単部が簡
単化・最適化を実施した結果を示す図である。

【図７】図６の簡単化回路に図１のセルライブライを用
いてテクノロジマッピング処理を施した結果を示す図で
ある。

【図８】図７のテクノロジマッピング処理後の回路をハ
ードウェア記述言語の１つであるＶＨＤＬで記述した論
理回路記述を示す図である。

【図９】図１の画面表示部が図３の動作仕様記述と図８
の論理回路の記述を表示したときの図である。

【図１０】合成前の動作仕様を図形を用いて表示したも
のの一例を示す図である。

【図１１】図１０の各図形と図４の動作仕様記述との対
応関係を表す情報を示す図である。

【図１２】図形を用いて表した論理合成後の回路を示す
図である。

【図１３】図１２の各図形と図４の動作仕様記述との対
応関係を表す情報を示す図である。

【図１４】従来の論理合成装置を示すブロック図であ
る。

【符号の説明】

１ 動作仕様記述 ３ 動作仕様解釈部 ５ 回路データ記憶部 ７ 論理回路合成部 ９ 初期回路生成部 １１ 論理簡単部 １３ テクノロジマッピング部 １５ セルライブラリ １７ 論理回路 １９ 合成前後対応表示部 ２１ 画面表示部 ２３ 入力端子群 ２５ 出力端子群 ２７ 選択器 ２９、３１ 加算器 ３３ 素子ｔ ３５、４１、４７ 線分 ３７、３９、４３、４９、５３、５７、７５、７９、８
３、８５、８７、８９ピン ４５、５１、５５、５９、７７、８１、９１、９３、９
５、９７、１０７、１０９ フラグ ６１、６３ フルアダー ６５ ＯＲゲート ６７、６９ ＡＮＤゲート ７１、１０１ インバータ ７３ 論理ゲート ９９ マルチプレクサ １０３、１０５ 出力ピン １１１ コメント １１３、１１５ ウィンドウ １１７、１１９、１２１、、１２３、１２５ 図形 ２０１ 回路情報入力部 ２０３ 回路情報記憶部 ２０５ 変換ルール群記憶部 ２０７ 論理合成処理部 ２０９ 適用ルール記憶部 ２１１ 出力部 ２１３ 解析要素指定入力部 ２１５ 適用ルール解析部 ２１７ 解析結果記憶部

Claims (9)

【特許請求の範囲】
1. 【請求項１】 与えられた動作仕様から複数の変換を経
   て論理回路を合成する論理合成方法において、 前記動作仕様のデータフローを表す情報、制御の順番を
   表す情報及び該仕様を表す情報のうち少なくとも１つを
   抽出し、 この抽出された情報を前記複数の変換の際に順次伝播す
   ることを特徴とする論理合成方法。
2. 【請求項２】 与えられた動作仕様を入力し、 この入力された動作仕様に基づいて初期回路を生成する
   と共に、前記動作仕様のデータフローを表す情報、制御
   の順番を表す情報及び該仕様を表す情報のうち少なくと
   も１つを抽出し、該情報をそれぞれが対応する前記初期
   回路の各部分に添付し、 前記初期回路の簡単化を行うと共に、前記初期回路に添
   付された情報をそれぞれが対応する簡単化後の回路の各
   部分に添付し、 前記簡単化後の回路に対してセルライブラリに格納され
   た標準セルを割り付けるテクノロジマッピングを行うと
   共に、前記簡単化後の回路に添付された情報をそれぞれ
   が対応するテクノロジマッピング後の回路の各部分に添
   付することを特徴とする論理合成方法。
3. 【請求項３】 与えられた動作仕様を入力し、 この入力された動作仕様に基づいて初期回路を生成する
   と共に、前記動作仕様のデータフローを表す情報、制御
   の順番を表す情報及び該仕様を表す情報のうち少なくと
   も１つを抽出し、該情報をそれぞれが対応する前記初期
   回路の各部分に添付し、 前記初期回路の簡単化を行うと共に、前記初期回路に添
   付された情報をそれぞれが対応する簡単化後の回路の各
   部分に添付し、 前記簡単化後の回路に対してセルライブラリに格納され
   た標準セルを割り付けるテクノロジマッピングを行うと
   共に、前記簡単化後の回路に添付された情報をそれぞれ
   が対応するテクノロジマッピング後の回路の各部分に添
   付し、 前記動作仕様から合成された論理回路と該動作仕様とを
   前記情報を介して対応づけすることを特徴とする論理合
   成方法。
4. 【請求項４】 前記対応づけステップは、 前記動作仕様のうち指定された部分の前記情報を前記合
   成された論理回路から取り出し、 この取り出された情報に対応する前記合成された論理回
   路の部分と前記動作仕様のうち指定された部分とを画面
   表示することを特徴とする請求項３記載の論理合成方
   法。
5. 【請求項５】 前記動作仕様のデータフローを表す情
   報、制御の順番を表す情報は、該動作仕様がハードウェ
   ア記述言語で記述されている場合には、そのファイルの
   行番号であることを特徴とする請求項１、２、３又は４
   記載の論理合成方法。
6. 【請求項６】 前記動作仕様を表す情報は、該動作仕様
   がハードウェア記述言語で記述されている場合には、そ
   の記述に存在する変数、信号名であることを特徴とする
   請求項１、２、３又は４記載の論理合成方法。
7. 【請求項７】 与えられた動作仕様を入力する動作仕様
   入力部と、 前記動作仕様に基づいて初期回路を生成すると共に、前
   記動作仕様のデータフローを表す情報、制御の順番を表
   す情報及び該仕様を表す特徴的な情報のうち少なくとも
   １つを抽出し、該情報をそれぞれが対応する前記初期回
   路の各部分に添付する初期回路生成部、前記初期回路の
   簡単化を行うと共に、前記初期回路に添付された情報を
   それぞれが対応する簡単化後の回路の各部分に添付する
   論理簡単部、及び前記簡単化後の回路に対してセルライ
   ブラリに格納された標準セルを割り付けるテクノロジマ
   ッピングを行うと共に、前記簡単化後の回路に添付され
   た情報をそれぞれが対応するテクノロジマッピング後の
   回路の各部分に添付するテクノロジマッピング部から構
   成される論理回路合成部とを少なくとも有することを特
   徴とする論理合成装置。
8. 【請求項８】 与えられた動作仕様を入力する動作仕様
   入力部と、 前記動作仕様に基づいて初期回路を生成すると共に、前
   記動作仕様のデータフローを表す情報、制御の順番を表
   す情報及び該仕様を表す特徴的な情報のうち少なくとも
   １つを抽出し、該情報をそれぞれが対応する前記初期回
   路の各部分に添付する初期回路生成部、前記初期回路の
   簡単化を行うと共に、前記初期回路に添付された情報を
   それぞれが対応する簡単化後の回路の各部分に添付する
   論理簡単部、及び前記簡単化後の回路に対してセルライ
   ブラリに格納された標準セルを割り付けるテクノロジマ
   ッピングを行うと共に、前記簡単化後の回路に添付され
   た情報をそれぞれが対応するテクノロジマッピング後の
   回路の各部分に添付するテクノロジマッピング部から構
   成される論理回路合成部と、 前記論理回路合成部により前記動作仕様から合成された
   論理回路と該動作仕様とを前記情報を介して対応づけす
   る対応づけ部とを少なくとも有することを特徴とする論
   理合成装置。
9. 【請求項９】 与えられた動作仕様を入力する動作仕様
   入力ステップと、 前記動作仕様に基づいて初期回路を生成すると共に、前
   記動作仕様のデータフローを表す情報、制御の順番を表
   す情報及び該仕様を表す特徴的な情報のうち少なくとも
   １つを抽出し、該情報をそれぞれが対応する前記初期回
   路の各部分に添付する初期回路生成ステップと、 前記初期回路の簡単化を行うと共に、前記初期回路に添
   付された情報をそれぞれが対応する簡単化後の回路の各
   部分に添付する簡単化ステップと、 前記簡単化後の回路に対してセルライブラリに格納され
   た標準セルを割り付けるテクノロジマッピングを行うと
   共に、前記簡単化後の回路に添付された情報をそれぞれ
   が対応するテクノロジマッピング後の回路の各部分に添
   付するテクノロジマッピングステップと、 前記初期回路生成ステップ、簡単化ステップ及びテクノ
   ロジマッピングステップにより前記動作仕様から合成さ
   れた論理回路と該動作仕様とを前記情報を介して対応づ
   けする対応づけステップとを含み、これらステップをコ
   ンピュータに実行させることを特徴とする論理合成プロ
   グラムを記録した記録媒体。