JPH11502646A

JPH11502646A - Ａｓｉｃ設計における合成シェルの生成及び使用

Info

Publication number: JPH11502646A
Application number: JP8528551A
Authority: JP
Inventors: ジョリー，クリスチャン; サルカリ，ザリール; ラマチャンドラン，ラヴィチャンドラン; アグラワル，サリカ; アドカール，サンジャイ
Original assignee: エルエスアイ・ロジック・コーポレーション
Priority date: 1995-03-23
Filing date: 1996-03-18
Publication date: 1999-03-02
Also published as: AU5425696A; WO1996029665A1; EP0815522A1; US6345378B1

Abstract

(57)【要約】数百万のゲートから成るＡＳＩＣのための実際的なアプローチであり、合成シェルの使用に基づく。合成シェルは、完全に特徴付けられ最適化されたブロックのゲート・レベル記述から開始することによって生成される。このゲート・レベル記述は、内部ゲートを除去することによって縮小され、合成されたブロックの合成シェルを生じる。この合成シェルは、ブロックに対する入力ロード及びファンアウト、ブロックのクロックに対する出力遅延、ブロックのクロックに対する入力信号へのセットアップ／ホールド制約条件、及び前記回路ブロックの通過信号に対する入力から出力への遅延、を保存する。このような合成シェルは、元の設計ネットリストの代わりとして用いることができるし、顧客の設計環境における階層的な合成のため、又は、ＡＳＩＣサービスの提供側から移植可能でありそのような提供側の知的財産権を保護するものとして、用いることができる。合成装置が必要とするすべての情報はネットリストの形式で合成シェルにおいて入手可能であるから、このシェルは、非常に正確である。上述の合成シェルは、合成されたブロックの部分集合であるゲート・レベル記述を含む。この記述は、予め特定された１組の規準に従って、ゲート・レベル記述の要素を削除することによって、縮小される。

Description

【発明の詳細な説明】ＡＳＩＣ設計における合成シェルの生成及び使用著作権の限定的権利放棄この特許文書の開示の一部には、著作権保護が求められている内容が含まれている。著作権者は、米国特許商標庁のファイル又は記録に現れるままでのこの特許文書又は特許開示の任意の者によるファクシミリ再生に反対しないが、それ以外のすべての権利を留保する。発明の背景発明の分野本発明は、集積回路の開発に関し、更に詳しくは、特定用途向け集積回路（ＡＳＩＣ）の設計（design）及び開発（development）に用いられるツールに関する。関連技術の説明ＡＳＩＣ設計のための自動化された設計ツールにより、１つのチップ上に数百万の使用可能なゲートを含むＡＳＩＣの設計が可能になる。そのような複雑なＡＳＩＣの開発プロセスは、設計を自動化するデータ処理システムにおいて実行される開発及び検証（verification）ツールに依存している。これらのツールは、本発明の譲受人であるＬＳＩロジック・コーポレーションなどの、主要な電子設計自動化装置又はＡＳＩＣのベンダ（vendor）によって提供される。例えば、ＬＳＩロジック社は、Ｃ−ＭＤＥ（商標）設計ツールという製品を提供しているが、これは、設計を作業用シリコンに移動させるのに必要なすべての機能を与えるものである。市販されている設計自動化システムにおける設計ツールは、タイミング解析ツール、フロア・プラニング・ツール、レイアウト・ツール、合成（sy nthesis）ツール、パッケージング・ツールなどを含んでいる。設計プロセスには、典型的には、行動（behavioral）の（又は、レジスタ移動レベルの）記述（description）を伴うＡＳＩＣの仕様が含まれる。合成として知られているプロセスでは、この行動記述が処理され、設計のための最適化されたゲート・レベル・ネットリストが作成される。１つの設計に数百万のゲートが存在するために、ネットリストは、非常に大きくなる。合成は再帰的なプロセス（ recursive process）であるから、ネットリストの全体は、データ処理システムの中に記憶され最終的な形態で作成される前に処理されなければならない。ＡＳＩＣ設計の稠密度が高まるにつれて、利用可能な計算能力は、それに追いついていくのが困難になってきている。従って、ＡＳＩＣ設計のためのシステム実行ツールは、大容量のメモリを有する強力なコンピュータを必要とする。使用可能なゲートの数が極端に増大するにつれて、速度及びメモリのボトルネックの問題が生じ、それにより、複雑な設計の開発プロセスの速度が実質的に低下することになる。この問題に対処するために、電子設計自動化装置のベンダであるシノプシス（ Synopsys）社が、タイミング・アーク（timing arcs）の形式でセルに対する遅延情報を有するライブラリ・セルに変換可能な階層的設計を用いた「モデル」を提案している。このモデルは、元の設計に代わって用いられ、元の設計は、その設計のためのボトム・アップ合成プロセスの間、メモリから除去することができる。この技術は、それ自身の環境においてだけでなく、モデルが新たな環境に移植された場合にも、不正確であることがわかっている。このモデルに依存する合成は、結果的に、モデル化されたブロックの実際のゲート・レベルのネットリストを用いて得られるものとは非常に異なる設計を生じさせる。メモリの要求を削減しようとする際に、この技術によって、受け入れられない量の精度が失われてしまう。また、ＡＳＩＣ産業が成熟するにつれて、多くのベンダが、ＡＳＩＣ設計ツールのユーザに、回路のプロプライタリ（proprietary）なコア・ブロックを提供する。これらのプロプライタリな回路は、ＡＳＩＣ開発に要求される設計時間を、実質的に減少させる。しかし、そのような回路のベンダは、ＡＳＩＣ全体の合成に用いるためのコア回路の設計の詳細を開示しなければならない。これでは、結果的に、そうでなければ機密とされるはずのプロプライタリ情報を開示してしまうことになり、望ましくない。従って、精度を犠牲にせずに、大型のＡＳＩＣ設計の階層的な合成の際に、コンパイル速度を改善しメモリ要求度を低下させるのに役立つツールを提供することが望まれている。更に、そのようなツールの実行結果が複数の設計環境及び合成ツールの間で移植可能（portable）であり設計の再利用を容易にするものであることが望ましい。更にまた、そのモジュールの所有者の知的財産権を保護するフォーマットでプロプライタリ・モジュールに関する情報を提供し、同時に、そのモジュールを用いたＡＳＩＣの正確な合成を可能にすることが望まれる。発明の概要本発明は、合成シェル（systhesis shells）の使用に基づく数百万ゲートから成るＡＳＩＣの合成のための実際的なアプローチを提供する。合成シェルは、完全に特徴付けがなされた（fully characterized）ブロックのゲート・レベルの記述から開始することによって、生成される。このゲート・レベルの記述は、内部ゲートを除去し合成されたブロックの部分集合であるゲート・レベル合成シェルを生じさせることによって、生成される。合成シェルは、ブロックの入力ロード及びファンアウト、ブロックのクロックに対する出力遅延、ブロックの出力ドライブ、ブロックのクロックに対する入力信号へのセットアップ／ホールド制約条件、及びブロックの通過信号に対する入力から出力への遅延を保存する。このような合成シェルは、元の設計ネットリストの代わりに、用いることができる。従って、この合成シェルは、顧客の設計環境における階層的な合成のために、又は、ＡＳＩＣサービスの提供側の知的財産権を保護するためにその提供側から与えることが可能なものとして、用いることができる。合成側が必要とするすべての情報はネットリストの形式で合成シェルにおいて入手可能であり、追加的な情報が、元のローディング及び領域情報を再構成するのに与えられるので、シェルは、非常に正確である。上述の合成シェルは、合成されたブロックの部分集合であるゲート・レベル記述を含む。この縮小された記述は、次のものを含む規準の組に従ってゲート・レベル記述の要素を削除することによって得られる。すなわち、入力ポートから第１の記憶素子（要素）への組合せ経路を保存すること、最後の記憶素子から出力ポートへの組合せ経路を保存すること、入力ポートから出力ポートへの直接の組合せ経路を保存すること、クロック分散経路を保存すること、出力ポートから記憶素子へのフィードバック経路を、その記憶素子と共に保存すること、設計における直接的な組合せ経路へのフィードバック経路を保存すること、非同期ＲＡＭへの書き込み信号が入力ポートまでトレースされる場合にはその非同期ＲＡＭを保存し、そうでなければその非同期ＲＡＭを組合せロジックとして扱い、同期ＲＡＭを記憶素子として扱うこと、生じる内部クロックによってクロックされている任意の記憶素子が入力ポート又は出力ポートに組合せロジックを介して又は直接に接続されている場合には、内部クロックを生じる記憶素子を保存すること、及び非同期経路を、リセット、クリアなどとして保存すること、である。合成シェルの生成には、また、元のブロックに必要な領域と合成シェルにおける保存された要素に必要な領域との差を示す領域差データを生成して、その領域差データを合成シェルを用いて含ませるステップを含む。更に、ロード情報が、合成シェルを用いて記憶され、この合成シェルは、合成プロセスに関連する合成シェル内部のロードを示し、ブロックにおける最後の記憶素子から出力への経路内のそれぞれのノード上のロードを示し、クロック及び非同期経路上のインクリメンタルなロードを示す。ここで、インクリメンタルなロードとは、ネットに接続されたゲートの除去を補償するネット上のロードである。シェルの直接的な実現は、シェルのブロックの主題に対する元のネットリストの部分集合にもかかわらず、ネットリストの形式で表されている。このシェルは、ネットリストの部分集合において十分な情報を維持し、それによって、元のネットリストをこの部分集合によって置き換えた場合には、合成装置に何の影響も与えず、元のネットリストから得られたであろうすべての情報に依然としてアクセスすることが可能である。シェル・ネットリストのサイズは、ずっと小さく、その理由は、構成が、元のネットリストの部分集合によるからである。従って、シェル・ネットリストを記憶するためのメモリ必要量は、より小さくなる。このシェルは、異なるプロセス、電圧、温度（ＰＶＴ）条件の間で移植可能であり、集積回路の設計者にベンダから移植することができるし、また、階層的な合成の間に設計者が生成することもできる。従って、本発明は、複数のブロックを含む集積回路モジュールのゲート・レベル記述を、そのモジュールの行動又はレジスタ移動（transfer）レベル記述から合成する方法として特徴付けられる。この方法は、設計制約条件を伝え、そのブロックの行動記述から複数の第１のブロックを合成する。この合成されたゲート・レベル記述は、上述のように、合成シェルに縮小される。次に、この方法は、合成シェルを参照して第２のブロックの行動記述を処理することによって複数のブロックにおける第２のブロックを合成し、少なくとも１つの他のブロックのゲート・レベル記述を作成することに関する。集積回路モジュールを合成するこの方法は、更に、更に他のブロックを、第１及び第２のブロックの合成シェルを参照してその他のブロックの行動記述を再帰的な態様で全体の設計が完了するまで処理することによって、合成することを含む。更に、このプロセスは、２つのブロックから成る合成シェルをより高いレベルの合成シェルに統合するステップを含む。統合されたファイルは、次に、より低いレベルの合成シェルの組合せに代わることができる統合された合成シェルに縮小される。本発明は、上述の方法を実行し作られる合成シェルを作成する及び／又は叙述の方法によって作られる合成シェルを記憶する資源と、また、合成シェルを利用する合成アルゴリズムを実行する処理資源を含む装置として特徴付けられる。従って、数百万個のゲートを有する大規模なＡＳＩＣを合成するのに必要な処理時間やメモリの量を縮小させることができる。先行技術によると、大規模な設計の合成によると、利用可能な計算能力が限界に達し、速度及び資源のボトルネック問題を生じていた。このボトルネックの主要な原因は、設計ネットリストの全体を、従来技術では、最適化が完了したブロックの場合でも、メモリに保持しておかなければならないからであった。合成されたブロックがメモリに存在していることが要求されたが、その理由は、合成中の他のブロックの特徴付けに離京を有し得るからである。本発明による合成シェルは、合成されたブロックからの関連の情報の抽出に基づいており、合成中の他のブロックの特徴付けも依然として正確である。このシェルの利点は、メモリに合成されたブロックの全体のネットリストを記憶するのと比較して、抽出されたブロックを記憶するのであれば、メモリ要求量が格段に小さくてすむ点である。従って、本発明の利点は、次のようなものが含まれる。すなわち、１．メモリ必要量の縮小、２．ラン時間の縮小、３．階層的な設計合成における表現と使用との精度に関して、元の設計と全く変わらないこと、４．複数の合成ツール及び設計環境の間で移植性を有する合成シェルへのネットリスト・アプローチに依存していること、５．先に設計したセルを設計者が自分自身のＡＳＩＣにおいて用いるために与えるシステムにおいて、使用に関する情報の精度が保持されること、６．ＡＳＩＣの合成において用いられる階層的なトップ・ダウン特徴付け及びボトム・アップ最適化方法に適合すること、７．シェルが表すプロプライタリ・コアに対する知的財産権を保護すること、である。本発明のこれ以外の特徴及び効果は、次の、図面、詳細な説明及び請求の範囲を参照することによって理解しうる。図面の簡単な説明図１は、合成シェルを生成し本発明に従って合成シェルに基づいて合成を行うための処理資源（processing resources）を含むシステムの簡略化されたブロック図である。図２は、合成シェルの使用と本発明による合成シェル生成とに基づく合成を含むＡＳＩＣ設計のプロセスを図解している。図３は、本発明による合成シェル生成に基づく再帰的合成プロセスの流れ図である。図４は、本発明による合成の流れの図解に用いられる例示的なブロック図である。図５は、シェル生成のための予め特定された規則に基づくセルの削除を図解するのに用いられる例示的なブロック図である。図６は、本発明による１つの規則である内部的に生成されたクロックの保存の図解に用いられる例示的なブロック図である。図７は、本発明の１つの特徴による統合されたシェルを図解する例である。図８は、本発明によるシェル生成のプロセスを図解する流れ図である。図９は、本発明によるシェル生成の間の領域の平衡化技術を図解する流れ図である。図１０は、合成シェルにおける特定のネット上でロード情報を保存する技術を図解する流れ図である。図１１から図１６は、代表的な回路ブロックの回路図と付属資料（アペンディクスＡ−Ｃ）のコード・サンプルによって表されている回路ブロックのシェルとであり、本発明による合成シェル・プロセスの例を説明している。詳細な説明本発明の好適実施例の詳細な説明を、図１から図１０を参照して行う。ここで、図１は、合成シェルの生成と、本発明に従ってＡＳＩＣの合成における合成シェルの利用とにおいて用いられる装置の全体像を与えている。図１１から図１６は、付属資料におけるネットリスト全体及び合成シェルの例を図解するのに用いられる。図１に示されている装置は、バス１１に結合されている中央処理装置(ＣＰＵ) １０を含む。更にバス１１には、入出力デバイス１２と表示システム１３とが結合されている。この装置においては、データ・メモリ１４と命令メモリ１５とが与えられており、ＣＰＵ１０によって用いられるために、バス１１に接続されている。本発明によるデータ・メモリは、開発中のＡＳＩＣのレジスタ移動（tran sfer）レベルやそれ以外の行動記述（behavioral description）を含む。また、データ・メモリは、合成の後のＡＳＩＣのゲート・レベル記述や、合成シェル又は開発中のＡＳＩＣ内部の回路ブロックのシェルを記憶するのに用いられる。このブロック図は、本発明に従って合成シェル及びプロセスを記憶し処理する装置の発見的（heuristic）な見方を与える。この図は、例えば、この出願で述ベられている追加的な要素を含む商用のワーク・ステーションやパーソナル・コンピュータの構成要素を表そうとしたものである。本発明によると、命令メモリ１５は、合成ツールを含んでおり、本発明による合成シェル生成プロセスと合成シェルの生成のための領域平衡化プロセスとを伴っている。更に、この合成ツールは、既に合成されたブロックのための合成シェルに依存して、開発中のＡＳＩＣ内部でブロックを合成することができる。このように、命令メモリは、ＶＥＲＩＬＯＧ又はＶＨＤＬなどのハードウェア記述言語を実現するのに用いられる開発及び検証ツールを含む。これらの設計ツールは、ハードウェア記述レベルからワークステーションに設計を移植するのに必要なすべての機能を与えてくれる。これらの機能には、合成ツール、タイミング解析ツール、フロア・プラニング・ツール、レイアウト・ツール、パッケージング・ツールなどが含まれる。本発明によると、これらの機能は、また、上述したが後に更に詳しく説明する領域平衡化機能を有する合成シェル生成を含む。図２は、本発明による合成シェル生成及び使用の内容を図解している。従って、図２は、ＡＳＩＣの開発のための設計の流れを図解しており、これは、ＡＳＩＣの仕様の生成（ブロック１００）と、この仕様に基づくＡＳＩＣのゲート・レベル記述の合成（ブロック１０１）と、結果的なゲート・レベル記述のレイアウト（ブロック１０２）とを含み、これらは、ＡＳＩＣの製造の際に用いられる。本発明は、合成資源（synthesis resource）における改善を提供するものである。従って、合成は、例えば、レジスタ移動レベル（ＲＴＬ）におけるハードウェア記述言語を用いてＡＳＩＣの行動記述を提供すること(ブロック１０３)を含む。この行動記述は、翻訳され最適化される(ブロック１０４)。翻訳及び最適化ステップの結果は、ＡＳＩＣのためのゲート・レベル・ネットリストである(ブロック１０５)。本発明によると、合成シェルは、合成の翻訳と最適化の間に用いられる。合成の方法に従って、例えばＲＴＬコードである行動コードとＡＳＩＣのための設計制約条件（design constraints）が、供給される(ブロック１０６)。この情報に基づいて、ＡＳＩＣは、特徴付けられ最適化されて、ゲート・レベル記述を与える(ブロック１０７)。最後に、合成シェル・ネットリストが、合成中のブロックに対して得られる( ブロック１０８)。シェルは、「触れてはならない」とマークされ、ＡＳＩＣの更なるブロックの合成のために記憶される(ブロック１０９)。この合成シェル・ネットリストは、最適化されたブロックの読み取りを含むシェル生成プロセスを用いて得られる(ブロック１１０)。１組の規準を適用する規則が適用されて、回路ブロックに対する合成された設計から、ゲートを除去する（ブロック１１１）。最後に、シェル・ネットリストとシェルのための必要な他のファイルが、ＡＳＩＣの平衡（バランス）の合成において用いるために書き込まれ、元のブロックが除去される(ブロック１１２)。ブロック１１１において適用された規則には、基本的なシェル生成規則が含まれ、その結果として、ＡＳＩＣの平衡の合成には不要である回路ブロックの内部からのゲートの除去が生じる(ブロック１１３)。特別のケース及び階層的な考慮が、次に、結果的なゲート・リスト・レベル・シェルに加えられる(ブロック１１４)。更なる合成のために必要なネット上のロードは、合成シェルにおいて復旧される（restored）(ブロック１１５)。回路ブロックに対する元のゲート・レベル記述のための領域情報は、領域平衡化によって、合成シェルとして用いられる縮小されたネットリストにおいて保存される(ブロック１１６)。最後に、合成シェルの結果は、他のブロックの更なる合成のために用いることができる(ブロック１１７)。図３は、本発明による合成プロセスの更に詳細なブロック図を与えている。従って、図３は、大型の設計を特徴付けし最適化するのに用いられる合成の流れを定義している。入力／出力属性及びタイミング制約条件が与えられ、モジュールを特徴付ける(ブロック２００)。特徴付けは、トップ・ダウンのプロセスであり、特徴付けられているモジュールのピン上のすべてのＩ／Ｏ属性の計算を提供する。このプロセスは、トップ・レベル・モジュールのＩ／Ｏ特性と回路の残りの効果とを特徴付けられているモジュールの入力及び出力まで伝えることによって、実行される。特徴付けはトップ・ダウン・プロセスであるが、これは、階層のトップ・レベルにあるモジュールの特性は、サブモジュールの特性を決定することができるより先に決定されなければならないからである。モジュールを特徴付けすると、プロセスは、モジュールを最適化することに進む(ブロック２０１)。最適化は、設計の小さなブロックから始まるボトム・アップ・プロセスである。あるモジュールに対する合成シェルは、そのモジュールが完全に最適化されゲートにマップされる、すなわち、現在の環境において合成されるとすぐに作成される。これはまた、モジュールが「触れてはならない」とマークされる地点である。ブロック２０２に示されるように、遅延予測及びタイミング解析の後でタイミング及びそれ以外の制約条件が満足されると、「触れてはならない」という属性がモジュールに与えられ(ブロック２０３)、合成シェルが作成され、そのモジュールは、このシェルによって代えられる(ブロック２０４)。ブロック２０２においてタイミング及びそれ以外の制約条件が満足されないと、シェルは、ブロック２０１から始まる最適化が再度なされる。この合成シェルは、１組の規準に基づく最適化されたブロックのゲート・レベル記述を縮小する規則に基づく技術によって、ブロック２０４において作成される。シェルがそのために生成されるモジュールは、次の制約条件を満足しなければならない。すなわち、１．完全に同期していなければならない。２．すべての設計制約条件を満足していることが完全に検証されていなければならない。３．ゲート・レベルになければならない。４．「触れてはならない」とマークされることができる地点まで、最適化されていなければならない。これらの制約条件が満足される場合には、そのモジュールは、合成シェルに変換することができる。合成シェルは、次の情報を保存しなければならない。すなわち、１．入力ロード及びファンアウト２．クロックに対する出力遅延３．クロックに対する入力信号に対するセットアップ／ホールド制約条件４．すべての通過信号に対する入力から出力への遅延図４は、本発明による合成シェルに基づく合成の流れの例を与えるのに用いられる回路図である。最初に、図４に示された回路は、行動レベルで定義される。目的（オブジェクト）は、回路を最適に合成することである。回路ブロックＡで定義される階層は、ブロックＢを有するトップ・レベルと、シェルＣ及びＤとを含む。シェルＣ及びＤは、合成プロセスは既に作成されたシェルに依存し得ることを強調するために図示されている。ブロックＢは、ブロックＥ及びＦによって定義される階層の別のレベルを含む。接続関係は矢印で示されており、矢印１１は、ブロックＡ，Ｂ及Ｅに与えられる入力である。１２は、ブロックＡ，Ｂ，Ｅ及びＦに接続される入力である。また、１２は、シェルＤ及びＣへの入力として供給される。１３は、ブロックＡ及びシェルＣへの入力である。１３は、ブロックＡ及びシェルＣへの入力である。１４は、ブロックＡ及びシェルＤへの入力である。出力Ｏ１からＯ３は、次のように接続されている。出力Ｏ１は、ブロックＥ，Ｂ及びＡからの出力である。出力Ｏ２は、シェルｃ及びブロックＡからの出力である。出力Ｏ３は、シェルＤにおいて生じ、ブロックＡからの出力として与えられる。内部ネットＮ１及びＮ２は、次のように接続されている。ネットＮ１は、ブロックＥにおいて生成され、ブロックＦに供給される。ネットＮ２は、ブロックＦにおいて生成され、ブロックＢからの出力として与えられ、シェルＣ及びＤへの入力として接続される。この例では、入力１２は、クロックを表している。すべての他の入力及び出力は、クロックとの関係で特定される。この場合には、合成及び特徴付けの以下のプロセスが行われ、最適な回路が提供される。ステップの次のリストでは、シェルＣ及びＤは、実際のブロックＣ及びＤから作成される。（タイミング解析は、ブロックのゲート・レベル・ネットリストが使用可能になるとすぐに、実行することができる。）すべてのブロックを、トップ・ダウンで特徴付ける（例えば、Ｂの次にＥ及びＦ）。Ｅを合成し、それをフロアプラン（floorplan）して、Ｅを再び特徴付ける。Ｂを、そしてそれに続きＦを再び特徴付ける。Ｆを合成し、それをフロアプランして、Ｆを再び特徴付ける。Ｅを再び特徴付ける。Ｅ及びＦをタイミング解析する。必要であれば、Ｅを再び合成し、再び特徴付ける。Ｆについて同じことをする。（ただし、この結果として、収束しない逐次的プロセスとなる可能性があり、そうであれば、プロセスを停止させる規準が適用される。）Ｅ及びＦを「触れてはならない」とマークする。Ｅ及びＦのためのシェルを作成し、それぞれのシェルによって、それらの代わりとする。Ｂを再び特徴付けする。Ｂを合成し、それをフロアプランする（これによって、Ｅ及びＦのフロア・プラニングが変更され得る）。Ｂを再び特徴付けし、タイミング解析を実行する。必要であれば、Ｂを再び特徴付け及びフロアプランする。Ｂを「触れてはならない」とマークする。Ｂのためのシェルを作成し、そのシェルによってＢの代わりとする。Ｃ及びＤを再び特徴付けする。Ｃを合成し、それをフロアプランして、Ｃを再び特徴付けする。Ｄを再び特徴付けする。Ｄを合成し、それをフロアプランして、Ｄを再び特徴付けする。Ｃ及びＤをタイミング解析する。必要であれば、Ｃを再び合成し、再び特徴付ける。Ｄについて同じことをする。（ただし、この結果として、収束しない逐次的プロセスとなる可能性があり、そうであれば、プロセスを停止させる規準が適用される。）Ｃ及びＤを「触れてはならない」とマークする。Ｃ及びＤのためのシェルを作成し、それぞれのシェルによって、それらの代わりとする。Ａを合成し、それをフロアプランする(これによって、Ｂ，Ｃ及びＤのフロア・プラニングが変更され得る)。Ａをタイミング解析する。合成マネジャは、階層におけるすべてのブロックに対する規則に基づく特徴付けを生じさせる。例えば、ブロックＥに対する入力Ｉ１は、関連するワイヤ遅延に対してなされる想定によって十分に特定される。１２に接続されたクロックは、ネット上のワイヤ遅延とロードに対する想定によって特定されるが、その理由は、Ｉ２が接続されている他の２つのブロックもまたＲＴＬレベルにあるからである。同様にして、ネットＮ１は、Ｏ１に接続された出力が完全に特定される間に、想定に基づいて特定される。ブロックＥ及びすべての他のブロックは、このようにして特徴付けられる。この場合には、合成及び特徴付けの次のプロセスが行われて、最適の回路を提供する。（タイミング解析は、あるブロックのゲート・レベルの例が利用可能になるとすぐに実行することができる。）すべてのブロックを、トップ・ダウンで特徴付ける（例えば、Ｂの次にＥ及びＦ）。Ｅを合成し、それをフロアプランして、Ｅを再び特徴付ける。Ｂを、そしてそれに続きＦを再び特徴付ける。Ｆを合成し、それをフロアプランして、Ｆを再び特徴付ける。Ｅを再び特徴付ける。Ｅ及びＦをタイミング解析する。必要であれば、Ｅを再び合成し、再び特徴付ける。Ｆについて同じことをする。（ただし、この結果として、収束しない逐次的プロセスとなる可能性があり、そうであれば、プロセスを停止させる規準が適用される。）Ｅ及びＦを「触れてはならない」とマークする。Ｅ及びＦのためのシェルを作成し、それぞれのシェルによって、それらの代わりとする。Ｂを再び特徴付けする。Ｂを合成し、それをフロアプランする(これによって、Ｅ及びＦのフロア・プラニングが変更され得る)。Ｂを再び特徴付けし、タイミング解析を実行する。必要であれば、Ｂを再び特徴付け及びフロアプランする。Ｂを「触れてはならない」とマークする。Ｂのためのシェルを作成し、そのシェルによってＢの代わりとする。Ｃ及びＤを再び特徴付けする。Ｃを合成し、それをフロアプランして、Ｃを再び特徴付けする。Ｄを再び特徴付けする。Ｄを合成し、それをフロアプランして、Ｄを再び特徴付けする。Ｃ及びＤをタイミング解析する。必要であれば、Ｃを再び合成し、再び特徴付ける。Ｄについて同じことをする。（ただし、この結果として、収束しない逐次的プロセスとなる可能性があり、そうであれば、プロセスを停止させる規準が適用される。）Ｃ及びＤを「触れてはならない」とマークする。Ｃ及びＤのためのシェルを作成し、それぞれのシェルによって、それらの代わりとする。レジスタ３１８の出力は、インバータ３１４及びインバータ３２１を介して与えられ、出力Ｏｕｔ１を生成する。レジスタ３２０の出力は、インバータ３２２に与えられ、出力Ｏｕｔ２を与え、バッファ３２３を介して、ＡＮＤゲート３２４への１つの入力となる。ＡＮＤゲート３２４への第２の入力は、Ｏｕｔ２信号である。ＡＮＤゲート３２４の出力は、信号Ｏｕｔ４を与える。入力信号３０２は、インバータ３２５を介して、信号Ｏｕｔ３を生成する組合せクラウド（cloud）326に与えられる。図５を参照すると、セルをゲート・リストから除去するタイミング規則を論じることができる。図５では、Ｘとマークされた要素は、シェルに対して保存されない。１．入力ポートから回路の経路上の第１の記憶素子への組合せ経路は、保存される必要がある。これは、任意の入力遅延を再構成し記憶素子のセットアップ及びホールド時間を計算するのに必要である。従って、例えば、図５の矢印Ｋ１に沿ったセルは、保存される必要があり、これには、ＮＡＮＤゲート３０５、ＡＮＤゲート３０６及びレジスタ３１０が含まれる。同様にして、ゲート３０４、ゲート３０８及びレジスタ３０９は、保存される必要がある。レジスタ３０９の出力からゲート３０６の入力へのネットは、保存されない。２．最後の記憶素子から出力ポートへの任意の組合せ経路は、維持される必要がある。これは、この出力ポートに従属するブロックに対するデータ到着時間とこの後であれば出力ポートにおいてデータが利用可能となる遅延との再構成を可能にするために必要である。従って、図５の矢印Ｋ２の近傍の要素は、保存される必要がある。すなわち、レジスタ３２０及びゲート３２２は、この規則によると保存されるべきである。また、レジスタ３１８、ゲート３１４及びゲート３２１は、保存されるべきである。３．シェルがそのために作られるブロックの入力ポートから出力ポートへの任意の直接の組合せ経路は、保存される必要がある。これは、この出力に従属する他のブロックの入力においてシェルからデータ到着時間を再構成するために本質的である。従って、図５の矢印Ｋ３に沿った要素は、保存される必要がある。従って、インバータ３２５と組合せクラウド３２６とは、保存されるべきである。４．クロック分散ネットワークは、保存される必要がある。従って、ライン３０３によって定義されるネットは、保存される必要がある。５．バッファされていない出力ポートから生じるフィードバック経路は、出力ローディングに基づいてそれらが接続されている記憶素子のセットアップ時間に影響する。従って、そのようなフィードバック経路は、影響される記憶素子と共に保存されるべきである。従って、例えば、図５の経路Ｋ４に沿って出力Ｏｕｔ１によって定義されるルートのブランチ上の要素は、保存される必要がある。結果的に、ゲート３０７、ゲート３０４、ゲート３０８、レジスタ３０９が保存される。６．純粋な組合せロジックを含む出力からのフィードバック経路は、保存される必要がある。従って、図５では、出力Ｏｕｔ２からＡＮＤゲート３２４の入力への矢印Ｋ５に沿ったブランチと共に、バッファ３２３とＡＮＤゲート３２４とは、保存される。７．リセット及びセットなどの非同期構造は、保存される必要がある。従って、図５の回路におけるレジスタの任意のものがセット又はリセット入力を含む場合には、これらの信号を生成するのに用いられるネットは、合成シェルにおいて、保存されるべきである。図５には示されていないが、メモリ素子の場合には、次の特別の場合を考慮する必要がある。すなわち、１．メモリ・セルは、非同期ＲＡＭである場合には、任意の他の組合せロジックのように扱われるべきであり、それに与えられるデータが記憶素子から来ているのでなければ、削除されるべきではない。この特別の場合は、このＲＡＭへの書き込み信号が入力ポートまでトレースされ得るときに生じる。そのような場合には、ＲＡＭは、保存されるべきである。２．同期ＲＡＭは、記憶素子のように扱われる。ＲＡＭに到着する及びＲＡＭを去るすべての信号がラッチされている場合には、ＲＡＭは削除することができるが、そうでなければ、保存されるべきである。３．内部クロックを生成するフリップフロップは、それらがクロックする記憶素子の任意のものが入力ポート又は出力ポートに組合せロジックを介して又は直接に接続されている場合には、保存される必要がある。この場合が図６に図解されているが、これは、ライン３６１上で入力Ａを受け取る組合せクラウド３６０を含む。レジスタ３６３をクロックするクロック信号が、ライン３６２上に与えられる。レジスタ３６３の出力は、データ入力をレジスタ３６５に与える組合せクラウド３６４を介して、与えられる。このレジスタは、ライン３２２上の信号によってクロックされる。このレジスタ３６５の出力は、レジスタ３６６をクロックするのに用いられる。レジスタ３６６へのデータ入力は、組合せクラウド３６０の出力において与えられる。従って、要素３６５は、保存される必要があるが、その理由は、それが、入力Ａからそのデータを組合せロジックを介して受け取るレジスタ３６６をクロックするからである。以上の規準によると、セルを、回路ブロックのゲート・レベル記述から削除して、合成シェルを作成することができる。更に、多くのブロックを最適化して、セルにすることができる。この場合には、相互接続されたシェルを、１つに統合することができる。次に、２つのシェルがトップ・レベルから見られ、先行の規則が適用されて、図７に図解されているような既存のサブシェルから成るスーパー・シェルが得られる。従って、図７に示されている第１のシェル４００と第２のシェル４０１とは、組み合わされて、統合されたシェル４０２になる。第１のシェル４００は、記憶素子４０３と、組合せロジック４０５を介して出力を与える記憶素子４０４とを含む。ロジック４０５の出力は、第２のシェル４０１への入力として、第１のシェル４００から外へ与えられる。第２のシェルは、入力レジスタ４０６と、組合せロジック４０８を介して出力を与えるレジスタ４０７とを含む。統合されたシェルが作成され、その結果として、スーパー・シェル４０２のために、レジスタ４０４及び４０６と組合せロジック４０５とが削除される。更に、上述の規則に基づいて保存される必要があり、その推移的（transitive ）なファンアウトにおいていくつかの削除されたゲートを有する、すなわち、経路におけるノードに接続されているがシェルに記憶される必要はない削除されたゲートを有する経路は、ロード復旧される必要がある。このようなロード平衡化( バランシング)は、バッファされた出力からの内部フィードバック・ゲートが削除される場合に必要であり、その理由は、記憶デバイスから出力に至る経路上のロードが影響されるからである。最後の記憶素子から出力ポートへの経路におけるそれぞれのノード上のロードは、復旧される必要がある。従って、図５のキャパシタ３５１によって発見的（ヒューリスティック）に表されるネット上のキャパシタンスは、復旧され留必要があり、この場合を満足するが、ここで、ゲート３１５は、削除された内部フィードバック・ゲートであり、Ｏｕｔ１上のロードに影響する。クロック・ネットに沿って現れるインクリメンタルなロードは、ダンプ・アウトされ、クロック・ネット上でロードの復旧を実行する必要がある。従って、要素３１２及び３１６の除去を補償するクロック・ネット３０３上のインクリメンタルなロードは、保存される必要がある。合成の２つの主なゴールは領域とタイミングとであるから、合成装置によって評価されるシェルの領域（面積）は、そのシェルが作られた元のネット・リストと同じである必要がある。元の領域は、元のゲート・レベル記述に基づいて入手可能であり、シェルに対して生成された縮小されたネットリストの領域も同様である。従って、機能を有さないが、元のネットリストと縮小されたネットリストとの領域の差に等しく設定された領域パラメータを有するダミー・セルをモデル化し、そのダミー・セルを縮小されたネットリストにおいて実例を示すことにより、領域の平衡が与えられる。３つのタイプの領域が、合成装置によって評価される。すなわち、組合せ領域、非組合せ領域及びネット領域である。組合せ、非組合せ及びネット領域は、ダミー組合せセル、ダミー・シーケンシャル・セル及びダミー・ネットの実例を示すことによって、復旧することができる。これらのダミー要素は、機能を有していないが、領域情報を与える。ダミー・セルは、それぞれの設計技術に特定的であり、従って、ライブラリ・ファイルとしてモデル化され、ユーザのホーム・ディレクトリの中にコンパイルされる。ワイヤロード・モジュールが実際にはネット領域を決定し、ただ１つのワイヤロード・モジュールを、階層のそれぞれのレベルに対して選択することができるので、領域平衡化セルは、シェル・ネットリストにおける別個のブロックとして実例化される。従って、トップ・ダウンの設計が３つのブロック（ブロック１、ブロック２及びブロック３）が存在する階層の１つのレベルを有するという仮定の下では、合成シェルのオプションを有する合成シェル生成ルーチンを呼び出すことにより、次のオプションの下での次のファイルが結果的に生じる。すなわち、１．領域平衡化のためにゲートを規則に基づいて削除しダミー・ゲートを含ませた後に残るゲートを含む合成シェル・ネットリスト。このネットリストは、また、３つの成分であるｄｕｍ＿ｃｏｍｂ、ｄｕｍ＿ｓｅｑ及びｄｕｍ＿ｎｅｔを実例化するｄｕｍ＿ａｒｅａと称されるトップ・レベルの下での階層の別個のレベルを含む。ｄｕｍ＿ｃｏｍｂセルは、１つのネットによって、ｄｕｍ＿ｓｅｑセルに接続されている。これらの成分の記述は、ライブラリ・ファイルにおいて入手可能である。２．シノプシス（synopsys）フォーマット又は任意の合成ツール・フォーマットでのライブラリ・ファイル。これは、ｄｕｍ＿ｃｏｍｂを称される１つの組合せセルを有し、このセルは、機能は有していないが、削除された組合せセルの領域（面積）に等しい領域を有している。また、これは、機能は有していないが設計から削除された非組合せセルの全体の領域に等しい領域を有するｄｕｍ＿ｓｅｑと称されるセルを含む。ｄｕｍ＿ｎｅｔは、元のネットリストとゲートが除かれたネットリストとの評価されたネット領域の差に単位ファンアウト当たりのワイヤロード領域が等しいワイヤロード・モデルである。３．元の設計のすべての成分とネットとに対するローディング情報を含むブロック・ローディング・ファイル。統合されたシェルの場合には、合成シェル・プログラムは、ブロック１及びブロック２を、１つのレベルの階層に崩壊させ、１つのシェルを作る。出力ファイルに関する限り、プログラムは、２つのファイルを、すなわち、ブロック１に対する崩壊したネットリストとブロック２に対する崩壊したネットリストとを、生じさせる。元のシェル・ネットリストと崩壊したネットリスト・ファイルとの唯一の差は、元のシェル・ネットリスト・ファイルの場合には、ネットリストは１つのトップ・レベルを想定して生成されるということである。しかし、崩壊したネットリスト・ファイルは、既に図７を参照して述べたように２つ以上のレベルを組み合わせてシェルを作成した後で生成されるネットリストである。図８、図９及び図１０は、本発明によるシェル生成において用いられる、シェル生成の流れ、領域の平衡化及びロードの復旧を与えている。図８では、次の用語が、シェル生成の背後にある概念の理解を助ける目的で用いられている。「ルート(root)」。回路ブロックの任意の入力ポート又は出力ポートは、ルートと称される。例えば、図５では、ノード３００、３０１及び３０２が、ルートである。また、出力Ｏｕｔ１、Ｏｕｔ２、Ｏｕｔ３及びＯｕｔ４もルートである。「ブランチ(branch)」。ブランチは、ルートから生じるファンアウトである。従って、図１を参照すると、ライン３５３によって表されている地点３００からゲート３０４の入力への経路はブランチであり、また、ネット３５４によって表されるノード３００からゲート３０５の入力への経路もまた入力ポート３００のファンアウトであるからブランチである。「シュート(shoot)」。シュートは、マクロセルから生じるファンアウトである。図５では、インバータ３１４とインバータ３１３とに至るインバータ３２１の入力はシュートである。「シュート・イン(shoot in)」。シュート・インは、セルの入力に接続されたシュートである。例えば、図５におけるネットＳｉｎ１は、ゲート３１３へのシュート・インである。「シュート・アウト(shoot out)」。シュート・アウトは、セルの出力に接続されたシュートである。例えば、図５におけるネットＳｏｕｔ１は、ゲート３１４へのシュート・アウトである。「リーフ(leaf)」。リーフとは、タイミング経路が終端する任意の記憶素子である。設計におけるすべてのフリップフロップとラッチとはリーフである。図８は、シェル生成のためのプロセスの流れを与える。アルゴリズムは、開始から始まる(ブロック５００)。第１のステップは、処理される次のルートを位置決めし、それが入力なのか出力なのかを識別することである(ブロック５０１)。次に、アルゴリズムは、そのルートがクロック、セット又はクリア信号を運ぶかどうかを判断する(ブロック５０２)。ブロック５０２において、それがクロック、セット又はクリア信号出ない場合には、アルゴリズムは、ルート上の次の（又は第１の）ブランチを位置決めする(ブロック５０３)。このブランチに対しては、ブランチ上のセルは、保持すべきものとしてマークされる(ブロック５０４)。次に、そのセルがリーフであるかどうかが判断される(ブロック５０５ )。リーフでない場合には、レベル・インデクスｉは、１に設定され(ブロック５１６)、このレベルに対してセル上の次のシュートが、位置決めされる(ブロック５０７)。次に、アルゴリズムは、対応するルートが入力ルートであるかどうかを判断する(ブロック５０８)。入力である場合には、そのシュートがシュート・インであるかどうかを判断する(ブロック５０９)。ブロック５０９においてシュート・インである場合には、そのセルは、ロード復旧のためにマークされ(ブロック５１０)、アルゴリズムは、次のシュートの位置決めをするために、ブロック５０７までループして戻る。シュート・インではない場合には、又は、対応するルートがブロック５０８において入力であった場合には、アルゴリズムは、セルを保持すべきものとマークする(ブロック５１１)。次に、アルゴリズムは、保持されるべきとマークされたセルがリーフであるかどうかを判断する(ブロック５１２)。リーフでない場合には、インデクスｉはインクリメントされ(ブロック５１３)、そうでない場合には、インデクスｉは、変わらない。次に、アルゴリズムは、このインデクス・レベルｉ上のすべてのシュートが処理されたかどうかを判断する(ブロック５１４)。そうでなければ、アルゴリズムは、次のシュートを処理するために、ブロック５０７までループして戻る。ブロック５１４ですべてのシュートがこのレベルに対して処理されたとされる場合には、アルゴリズムは、インデクスｉがゼロかどうかを判断する(ブロック５１５)。ｉがゼロではない場合には、ｉは、１だけデクリメントされ(ブロック５１６)、アルゴリズムは、ブロック５１４にループする。ｉがブロック５０５においてゼロである場合には、アルゴリズムは、そのルートに対するすべてのブランチが処理されているかどうかをブロック５１７において判断する。そうでなければ、次のブランチを処理するために、ブロック５０３までループして戻る。ルート上のすべてのブランチが処理されている場合には、アルゴリズムは、すべてのルートが処理されているかどうかを判断する(ブロック５１８)。そうでなければ、アルゴリズムは、図示されているように、ブロック５０１において地点Ａまで分岐して戻る。すべてのルートが処理されている場合には、アルゴリズムは、終了によって示されているように、終了する(ブロック５１９)。ブロック５０２においてルートがクロック、セット又はクリア信号であると判断された場合には、アルゴリズムは、処理すべき次の（又は第１の）ブランチを位置決めする(ブロック５２０)。次に、このブランチ上のセルがリーフであるかどうかが判断される(ブロック５２１)。リーフである場合には、アルゴリズムは、ルート上に他のブランチがあるかどうかを判断する(ブロック５３０)。ルート上のすべてのブランチが処理されている場合には、アルゴリズムは、ブロック５２０までループして戻る。ブロック５３０においてそのルートに対するすべてのブランチが終了しているを判断される場合には、アルゴリズムは、ルートを処理するためにブロック５０１に分岐して戻る。ブロック５２１においてセルがリーフではないということになれば、アルゴリズムは、ブロック５２２に分岐して、インデクスｉがゼロに設定される。次に、アルゴリズムは、セルを保持すべきものとしてマークし(ブロック５２３)、インデクスｉを１だけインクリメントする (ブロック５２４)。インデクスをインクリメントした後で、アルゴリズムは、レベルｉにおける第１の又は次のシュートを位置決めする(ブロック５２５)。そして、シュート上のセルがリーフであるかどうかが判断される(ブロック５２６)。セルがリーフではない場合には、アルゴリズムは、分岐してブロック５２３に移動し、セルを保持すべきものとマークする。セルがリーフである場合には、アルゴリズムは、レベルｉにおけるすべてのシュートが処理されているかどうかを判断する(ブロック５２７)。そうでなければ、アルゴリズムは、ブロック５２５に戻り、次のシュートを処理する。すべてのシュートが処理されている場合には、アルゴリズムは、インデクスが１に等しいかどうかを判断する(ブロック５２８) 。インデクスが１ではない場合には、１だけデクリメントされ(ブロック５２９) 、アルゴリズムは、ブロック５２７に戻って、それよりも低いレベルの他のシュートを処理する。ブロック５２８においてインデクスｉが１に等しい場合には、アルゴリズムは、分岐してブロック５３０に至り、すべてのブランチが処理されているかどうかを判断する。そうでなければ、アルゴリズムは、ブロック５２０に戻り、次のブランチに進む。すべてのブランチがブロック５３０で処理されている場合には、アルゴリズムは、ブロック５０１までループして戻り、処理を継続する。図９は、タイミング・シェル・ネットリストのための領域平衡化プロセスを図解している。このプロセスは、開始ブロック６００で始まる。第１のステップは、合成されている回路ブロックのための技術ライブラリを読み出すことに関する (ブロック６０１)。次に、元の設計の組合せ、非組合せ及びネット領域が決定される(ブロック６０２)。次に、作成されたシェルの組合せ、非組合せ及びネット領域が決定される(ブロック６０３)。これらの２つのファイルの差が、ライブラリ・ファイルに書き込まれる(ブロック６０４)。次に、このシェルの組合せ、非組合せ及びネット領域が、ライブラリ・ファイルをコンパイルことによって作成される(ブロック６０５)。これらのダミー・セルは、タイミング・シェルの中に挿入され、プロセスは終了する(ブロック６０６)。図１０は、図８及び図９に従って生成された合成シェルのためのロード復旧のプロセスを図解している。このアルゴリズムは、開始ブロック６００で始まる。第１のステップは、第１の又は次のリーフを回路において位置決めすることに関する(ブロック６０１)。次のステップでは、このリーフがセル生成プロセスに保持するためにマークされているかどうかを判断する(ブロック６０２)。そうでなければ、そのリーフに対するクロック、クリア及びセット・ネット上のロードは、復旧される(ブロック６０３)。保持のためにマークされている場合には、アルゴリズムは、ブロック６０１まで、ループして戻る。ブロック６０３の後は、アルゴリズムは、すべてのリーフが処理されているかどうかをを判断する(ブロック６０４)。そうでなければ、アルゴリズムは、ブロック６０１までループして戻り、次のリーフを処理する。すべてのリーフがブロック６０４において処理されている場合には、アルゴリズムは、ブロック６０５に進み、シェル生成プロセスにおいてロード復旧のためのマークがなされているセル上のロードは、ロード復旧される。このプロセスの後で、アルゴリズムは、終了する(ブロック６０６)。この後に、付属資料（Appendices）のＡ、Ｂ及びＣが続いている。付属資料Ａは、加算器のためのＶＥＲＩＬＯＧ言語での行動コードのサンプルであり、付属資料Ｂは、付属資料Ａにおいてコードによって表された加算器に対するＮＤＬフォーマットでの合成されたネットリストであり、付属資料Ｃは、本発明によって作成されたＮＤＬフォーマットの合成シェルである。付属資料Ｂにおいて示されている完全な合成されたネットリストは、２８のマクロセルを有する回路を記述している。例えば、図１１、１２及び１３は、この合成されたネットリストのトップ・レベルの回路を示している。図１１において示されているように、ＦＤ１というラベルの付された１４のレジスタと、更にＢＩＴＡＤＤというラベルの付されたサブブロックとがこのトップ・レベルの回路図に存在している。図１２は、５つのゲートを有する第１の加算器のサブブロックを示し、図１３は、９つのゲートを有する第２の加算器のサブブロックを示している。これは、付属資料Ｂに記述された加算器の完全なゲート・レベルのネットリストによって定義された２８のゲートに対応する。付属資料Ｃは、本発明による合成シェルのための縮小されたネットリストを示している。この縮小されたネットリストは、図１４の回路図によって示されるように、たった１４のゲートと１つのダミー・セルとを有する。図示されているように、図１４は、１４のゲートと２つのゲートが除去されたブロックを有している。ゲートが除去されたブロックは、図１５及び図１６に示された回路に表すことができる。図示されているように、図１５及び図１６は、単に、回路におけるサブブロックの入力と出力とである。従って、付属資料Ｃは、ネットリスト・フォーマットでの結果的な合成シェルを示している。付属資料Ｃでは、ダミー・セルは、ライン７１によって表されている。上述のように、このダミー・セルは、縮小されたネットリストのためのダミー・セルの記述が与えられているセル・ライブラリへの基準を与える。代表的なダミー・モジュールは、付属資料Ｃのライン１２２で始まる。ライン１２８は、シーケンシャル領域のための領域平衡化ライブラリにおけるフェーク・セルｆｋ＿ａｒｓｅｑ（）に対応し、ライン１２９は、組合せ領域のためのフェーク・セルｆｋ＿ａｒ＿ｃｏｍ（）を指す。ダミー・モジュールにおいて定義されたネットは、上述の領域平衡化ｄｕｍ＿ｎｅｔである。このように、大規模集積回路（ＬＳＩ）の合成に役立つ新たなツールがデータ処理環境において用いられる合成シェル構成に基づいて与えられる。合成シェルは、ＡＳＩＣの設計に関して表された回路ブロックに依存する顧客に移植され、又は、大規模集積回路の合成の一部として生成される。合成シェルを用いることにより、大規模なＡＳＩＣの合成の際に、時間とメモリ消費との点で、処理要求を大幅に縮小する。本発明の好適実施例に関する以上の説明は、例示及び説明目的のものである。網羅的であるとか本発明を開示された正確な形式に限定しようとするなどのｉＴＯＴＡＬは全くない。明らかに、当業者には、多くの修正や改変が明らかである。本発明の範囲は、次に掲げる請求の範囲とその均等物とによって、画定されるものとする。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９７年３月４日【補正内容】請求の範囲の記載を次の通りに補正する。『１．モジュールの行動（behavioral）記述から、複数の回路ブロックを含む集積回路モジュールのゲート・レベル記述を合成する方法であって、前記複数のブロックにおける第１のブロックを、前記第１のブロックの前記行動記述を処理することによって合成し、前記第１のブロックのゲート・レベル記述を生じさせるステップと、前記第１のブロックの前記ゲート・レベル記述におけるゲート数を減らすことにより、前記第１のブロックのゲート・レベル記述よりも少ないゲートを有する回路のゲート・レベル記述を含む合成シェルを生成するステップであって、前記合成シェルは、前記第１のブロックと同じ数の入力ロード及びファンアウト、前記第１のブロックと同じクロックに対する出力遅延、前記第１のブロックと同じ出力ドライブ、前記第１のブロックと同じクロックに対する入力信号へのセットアップ／ホールド制約条件、及び前記第１のブロックと同じ通過信号に対する入力から出力への遅延を有する、ステップと、前記複数のブロックにおける少なくとも１つの他のブロックを、前記合成シェルを参照して前記少なくとも１つの他のブロックの行動記述を処理することによって合成し、前記少なくとも１つの他のブロックのゲート・レベル記述を生じさせるステップと、を含むことを特徴とする方法。２．請求項１記載の方法において、前記第１のブロックのゲート・レベル記述は、前記第１のブロックのために必要とされる領域を特定するパラメータを含んでおり、前記縮小するステップは、前記第１のブロックのために必要とされる領域と前記合成シェルにおける要素のために必要とされる領域との差を示す領域差データを生成し、前記合成シェルを用いて前記領域差データを含ませるステップを含むことを特徴とする方法。３．請求項１記載の方法において、前記縮小するステップは、最後の記憶素子から出力ポートへの経路におけるそれぞれのノード上のロード（負荷）とクロック及び非同期経路上のインクリメンタル・ロードとを示す情報を記憶するステップを含むことを特徴とする方法。４．請求項１記載の方法において、前記合成シェルは、前記第１のブロックの部分集合であるゲート・レベル記述を含み、前記縮小するステップは、１組の規準に従って前記第１のブロックのゲート・レベル記述の要素を削除するステップを含むことを特徴とする方法。５．請求項４記載の方法において、前記第１のブロックのゲート・レベル記述は、前記第１のブロックのために必要な領域を特定し、前記縮小するステップは、前記第１のブロックのために必要とされる領域と前記合成シェルにおける要素が必要とする領域との差を示す領域差データを生成し、前記領域差データを、前記複数のブロックにおける少なくとも１つの他のブロックの合成に用いるために、前記合成シェルと関連させるステップを含むことを特徴とする方法。６．請求項４記載の方法において、前記１組の規準は、入力ポートから第１の記憶素子への組合せ経路を保存することを含むことを特徴とする方法。７．請求項４記載の方法において、前記１組の規準は、非同期ＲＡＭへの書き込み信号が入力ポートまでトレースされる場合にはその非同期ＲＡＭを保存し、そうでなければ、その非同期ＲＡＭを組合せロジックとして扱うことを含むことを特徴とする方法。８．請求項４記載の方法において、前記１組の規準は、そのように生じる内部クロックによってクロックされている任意の記憶素子が入力ポート又は出力ポートに組合せロジックを介して又は直接に接続されている場合には、内部クロックを生じる記憶素子を保存することを含むことを特徴とする方法。９．請求項４記載の方法において、前記１組の規準は、最後の記憶素子から出力ポートへの組合せ経路を保存することを含むことを特徴とする方法。１０．請求項４記載の方法において、前記１組の規準は、入力ポートから出力ポートへの直接の組合せ経路を保存することを含むことを特徴とする方法。１１．請求項４記載の方法において、前記１組の規準は、クロック分散経路を保存することを含むことを特徴とする方法。１２．請求項４記載の方法において、前記１組の規準は、出力ポートから記憶素子へのフィードバック経路を、その記憶素子と共に保存することを含むことを特徴とする方法。１３．請求項４記載の方法において、前記１組の規準は、組合せロジックから構成される経路へのフィードバック経路を保存することを含むことを特徴とする方法。１４．請求項４記載の方法において、前記１組の規準は、非同期経路を保存することを含むことを特徴とする方法。１５．請求項４記載の方法において、前記１組の規準は、入力ポートから第１の記憶素子への組合せ経路を保存することと、最後の記憶素子から出力ポートへの組合せ経路を保存することと、入力ポートから出力ポートへの直接の組合せ経路を保存することと、クロック分散経路を保存することと、出力ポートから記憶素子へのフィードバック経路を、その記憶素子と共に保存することと、組合せロジックから構成される経路へのフィードバック経路を保存することと、非同期ＲＡＭへの書き込み信号が入力ポートまでトレースされる場合にはその非同期ＲＡＭを保存し、そうでなければ、その非同期ＲＡＭを組合せロジックとして扱うことと、そのように生じる内部クロックによってクロックされている任意の記憶素子が入力ポート又は出力ポートに組合せロジックを介して又は直接に接続されている場合には、内部クロックを生じる記憶素子を保存することを含むことと、非同期経路を保存することと、を含むことを特徴とする方法。１６．請求項１記載の方法において、前記少なくとも１つの他のブロックを合成するステップは、第２のブロックのゲート・レベル記述を、前記第２のブロックに対する入力ロード及びファンアウト、前記第２のブロックのクロックに対する出力遅延、前記第２のブロックの出力ドライブ、前記第２のブロックのクロックに対する入力信号へのセットアップ／ホールド制約条件、及び前記第２のブロックの通過信号に対する入力から出力への遅延を保存する第２の合成シェルに縮小するステップと、前記複数のブロックにおける他のブロックを、前記第１のブロックの前記合成シェルと前記第２のブロックの前記第２の合成シェルとを参照して前記他のブロックの行動記述を処理することによって合成し、前記少なくとも１つの他のブロックのゲート・レベル記述を生じさせるステップと、を含むことを特徴とする方法。１７．請求項１６記載の方法において、前記第１及び第２のブロックの合成シェルを統合された（merged）合成シェルに縮小するステップを含み、前記統合された合成シェルは、前記第１及び第２のブロックに対する入力ロード及びファンアウト、この統合された第１及び第２のブロックのクロックに対する出力遅延、この統合された第１及び第２のブロックの出力ドライブ、構成員統合された第１及び第２のブロックのクロックに対する入力信号へのセットアップ／ホールド制約条件、及びこの統合された第１及び第２のブロックの通過信号に対する入力から出力への遅延を保存することを特徴とする方法。１８．回路ブロックのゲート・レベル記述を作成する方法であって、前記ゲート・レベル記述を処理し、１組の規準に従って、前記回路ブロックの前記ゲート・レベル記述の要素を削除するステップであって、前記１組の規準は、前記回路ブロックに対する入力ロード及びファンアウト、前記回路ブロックのクロックに対する出力遅延、前記回路ブロックの出力ドライブ、前記回路ブロックのクロックに対する入力信号へのセットアップ／ホールド制約条件、及び前記回路ブロックの通過信号に対する入力から出力への遅延を保存する、ステップと、残りの要素のゲート・レベル記述を、前記合成シェルとして、前記回路ブロックに記憶するステップと、を含むことを特徴とする方法。１９．請求項１８記載の方法において、前記回路ブロックのゲート・レベル記述は、前記回路ブロックのために必要とされる領域を特定し、前記処理するステップは、前記回路ブロックのために必要とされる領域と前記合成シェルにおける要素が必要とする領域との差を示す領域差データを生成し、前記合成シェルを用いて前記領域差データを含ませるステップを含むことを特徴とする方法。２０．請求項１８記載の方法において、前記処理するステップは、最後の記憶素子から出力ポートへの経路におけるそれぞれのノード上のロードとクロック及び非同期経路上のインクリメンタル・ロードとを示す情報を記憶するステップを含むことを特徴とする方法。２１．請求項１８記載の方法において、前記１組の規準は、前記回路ブロックにおける入力ポートから第１の記憶素子への組合せ経路を保存することと、前記回路ブロックの最後の記憶素子から出力ポートへの組合せ経路を保存することと、前記回路ブロックの入力ポートから出力ポートへの直接の組合せ経路を保存することと、前記回路ブロックにおいてクロック分散経路を保存することと、前記回路ブロックの出力ポートから前記回路ブロックにおける記憶素子へのフィードバック経路を、その記憶素子と共に保存することと、組合せロジックから構成される経路への前記回路ブロックにおけるフィードバック経路を保存することと、非同期ＲＡＭへの書き込み信号が入力ポートまでトレースされる場合にはその非同期ＲＡＭを保存し、そうでなければ、その非同期ＲＡＭを組合せロジックとして扱うことと、そのように生じる内部クロックによってクロックされている任意の記憶素子が入力ポート又は出力ポートに組合せロジックを介して又は直接に接続されている場合には、内部クロックを生じる記憶素子を保存することを含むことと、非同期経路を保存することと、を含むことを特徴とする方法。２２．請求項１８記載の方法において、前記回路ブロックは、第１及び第２のサブブロックを含み、前記処理するステップは、前記処理するステップは、前記ゲート・レベル記述を処理して前記１組の規準に従って前記第１のサブブロックのゲート・レベル記述の要素を読み出すステップと、前記ゲート・レベル記述を処理して前記１組の規準に従って前記第２のサブブロックのゲート・レベル記述の要素を削除するステップと、前記第１及び第２のサブブロックの残りの要素のゲート・レベル記述の組合せから成るゲート・レベル記述を処理して前記合成シェルを生成するステップと、を含むことを特徴とする方法。２３．請求項１８記載の方法において、前記処理するステップは、前記回路ブロックに対する入力及び出力ポートを再帰的に検査して、前記ポート上の信号がクロック、セット、又はクリア信号ではない場合には、前記ポートのブランチを検査するステップと、それぞれのブランチに対して、前記ブランチ上のセルを維持されるようにマークし、前記セルがリーフであるかどうかを判断するステップと、前記セルがリーフでない場合には、前記セルに対するシュートをそれぞれのシュート上でリーフに達するまで検査し、前記セル上のシュートが他のセルの出力である場合や、検査されているポートが入力である場合には、前記他のセルを維持されるようにマークし、そうでない場合には、ロードされるべきシュート上の前記セルを復旧されたものとマークするステップと、前記ポート上の信号がクロック、セット又はクリア信号である場合には、前記ポートのブランチを検査し、次に、前記ポートのそれぞれのブランチ上のリーフまで又は維持されたセル上のそれぞれのシュートまで維持されるようにセルをマークするステップと、結果的なゲート・レベル記述にダミー・セルを追加し、前記合成シェルのための領域を平衡させるステップと、前記ゲート・レベル記述におけるすべてのクロック、クリア及びセット・ネット上の、及び、ロードの復旧のためにマークされたすべてのセルの上のロードを復旧するデータを記憶するステップと、を含むことを特徴とする方法。２４．回路ブロックのゲート・レベル記述の合成シェルを記憶するメモリを含む装置であって、この装置は、前記ゲート・レベル記述を処理し、１組の規準に従って、前記回路ブロックの前記ゲート・レベル記述の要素を削除するステップであって、前記１組の規準は、前記回路ブロックに対する入力ロード及びファンアウト、前記回路ブロックのクロックに対する出力遅延、前記回路ブロックの出力ドライブ、前記回路ブロックのクロックに対する入力信号へのセットアップ／ホールド制約条件、及び前記回路ブロックの通過信号に対する入力から出力への遅延を保存する、ステップと、残りの要素のゲート・レベル記述を、前記合成シェルとして、前記回路ブロックに記憶するステップと、を含む方法によって作成されることを特徴とする装置。２５．請求項２４記載の装置において、前記回路ブロックのゲート・レベル記述は、前記回路ブロックのために必要とされる領域を特定し、前記処理するステップは、前記回路ブロックのために必要とされる領域と前記合成シェルにおける要素が必要とする領域との差を示す領域差データを生成し、前記合成シェルを用いて前記領域差データを含ませるステップを含むことを特徴とする装置。２６．請求項２４記載の装置において、前記処理するステップは、最後の記憶素子から前記回路ブロックの出力ポートへの経路におけるそれぞれのノード上のロードと前記回路ブロックにおけるクロック及び非同期ネット上のインクリメンタル・ロードとを示す情報を記憶するステップを含むことを特徴とする装置。２７．請求項２４記載の装置において、前記１組の規準は、前記回路ブロックにおける入力ポートから第１の記憶素子への組合せ経路を保存することと、前記回路ブロックの最後の記憶素子から出力ポートへの組合せ経路を保存することと、前記回路ブロックの入力ポートから出力ポートへの直接の組合せ経路を保存することと、前記回路ブロックにおいてクロック分散経路を保存することと、前記回路ブロックの出力ポートから前記回路ブロックにおける記憶素子へのフィードバック経路を、その記憶素子と共に保存することと、組合せロジックから構成される経路への前記回路ブロックにおけるフィードバック経路を保存することと、非同期ＲＡＭへの書き込み信号が入力ポートまでトレースされる場合にはその非同期ＲＡＭを保存し、そうでなければ、その非同期ＲＡＭを組合せロジックとして扱うことと、そのように生じる内部クロックによってクロックされている任意の記憶素子が入力ポート又は出力ポートに組合せロジックを介して又は直接に接続されている場合には、内部クロックを生じる記憶素子を保存することを含むことと、非同期経路を保存することと、を含むことを特徴とする装置。２８．請求項２４記載の装置において、前記合成シェルの前記回路ブロックの主題と他の回路とを含む集積回路モジュールのゲート・レベル記述を、前記合成シェルと前記モジュールにおける前記他の回路の行動記述とから合成する処理資源を含むことを特徴とする装置。』

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ (72)発明者ラマチャンドラン，ラヴィチャンドランアメリカ合衆国カリフォルニア州94089, サニーヴェール，ワイルドウッド・アベニュー 1235，ナンバー72 (72)発明者アグラワル，サリカアメリカ合衆国カリフォルニア州95054, サンタ・クララ，リヴァーサイド・コート 420，ナンバー206 (72)発明者アドカール，サンジャイアメリカ合衆国カリフォルニア州94514, サンノゼ，ハンバーサイド・コート 3114 【要約の続き】部分集合であるゲート・レベル記述を含む。この記述は、予め特定された１組の規準に従って、ゲート・レベル記述の要素を削除することによって、縮小される。

Claims

【特許請求の範囲】１．モジュールの行動（behavioral）記述から、複数の回路ブロックを含む集積回路モジュールのゲート・レベル記述を合成する方法であって、前記複数のブロックにおける第１のブロックを、前記第１のブロックの前記行動記述を処理することによって合成し、前記第１のブロックのゲート・レベル記述を生じさせるステップと、前記第１のブロックの前記ゲート・レベル記述を、前記第１のブロックに対する入力ロード及びファンアウト、前記第１のブロックのクロックに対する出力遅延、前記第１のブロックの出力ドライブ、前記第１のブロックのクロックに対する入力信号へのセットアップ／ホールド制約条件、及び前記第１のブロックの通過信号に対する入力から出力への遅延を保存する合成シェルに縮小するステップと、前記複数のブロックにおける少なくとも１つの他のブロックを、前記合成シェルを参照して前記少なくとも１つの他のブロックの行動記述を処理することによって合成し、前記少なくとも１つの他のブロックのゲート・レベル記述を生じさせるステップと、を含むことを特徴とする方法。２．請求項１記載の方法において、前記第１のブロックのゲート・レベル記述は、前記第１のブロックのために必要とされる領域を特定するパラメータを含んでおり、前記縮小するステップは、前記第１のブロックのために必要とされる領域と前記合成シェルにおける要素のために必要とされる領域との差を示す領域差データを生成し、前記合成シェルを用いて前記領域差データを含ませるステップを含むことを特徴とする方法。３．請求項１記載の方法において、前記縮小するステップは、最後の記憶素子から出力ポートへの経路におけるそれぞれのノード上のロード（負荷）とクロック及び非同期経路上のインクリメンタル・ロードとを示す情報を記憶するステップを含むことを特徴とする方法。４．請求項１記載の方法において、前記合成シェルは、前記第１のブロックの部分集合であるゲート・レベル記述を含み、前記縮小するステップは、１組の規準に従って前記第１のブロックのゲート・レベル記述の要素を削除するステップを含むことを特徴とする方法。５．請求項４記載の方法において、前記第１のブロックのゲート・レベル記述は、前記第１のブロックのために必要な領域を特定し、前記縮小するステップは、前記第１のブロックのために必要とされる領域と前記合成シェルにおける要素が必要とする領域との差を示す領域差データを生成し、前記領域差データを、前記複数のブロックにおける少なくとも１つの他のブロックの合成に用いるために、前記合成シェルと関連させるステップを含むことを特徴とする方法。６．請求項４記載の方法において、前記１組の規準は、入力ポートから第１の記憶素子への組合せ経路を保存することを含むことを特徴とする方法。７．請求項４記載の方法において、前記１組の規準は、非同期ＲＡＭへの書き込み信号が入力ポートまでトレースされる場合にはその非同期ＲＡＭを保存し、そうでなければ、その非同期ＲＡＭを組合せロジックとして扱うことを含むことを特徴とする方法。８．請求項４記載の方法において、前記１組の規準は、そのように生じる内部クロックによってクロックされている任意の記憶素子が入力ポート又は出力ポートに組合せロジックを介して又は直接に接続されている場合には、内部クロックを生じる記憶素子を保存することを含むことを特徴とする方法。９．請求項４記載の方法において、前記１組の規準は、最後の記憶素子から出力ポートへの組合せ経路を保存することを含むことを特徴とする方法。１０．請求項４記載の方法において、前記１組の規準は、入力ポートから出力ポートへの直接の組合せ経路を保存することを含むことを特徴とする方法。１１．請求項４記載の方法において、前記１組の規準は、クロック分散経路を保存することを含むことを特徴とする方法。１２．請求項４記載の方法において、前記１組の規準は、出力ポートから記憶素子へのフィードバック経路を、その記憶素子と共に保存することを含むことを特徴とする方法。１３．請求項４記載の方法において、前記１組の規準は、組合せロジックから構成される経路へのフィードバック経路を保存することを含むことを特徴とする方法。１４．請求項４記載の方法において、前記１組の規準は、非同期経路を保存することを含むことを特徴とする方法。１５．請求項４記載の方法において、前記１組の規準は、入力ポートから第１の記憶素子への組合せ経路を保存することと、最後の記憶素子から出力ポートへの組合せ経路を保存することと、入力ポートから出力ポートへの直接の組合せ経路を保存することと、クロック分散経路を保存することと、出力ポートから記憶素子へのフィードバック経路を、その記憶素子と共に保存することと、組合せロジックから構成される経路へのフィードバック経路を保存することと、非同期ＲＡＭへの書き込み信号が入力ポートまでトレースされる場合にはその非同期ＲＡＭを保存し、そうでなければ、その非同期ＲＡＭを組合せロジックとして扱うことと、そのように生じる内部クロックによってクロックされている任意の記憶素子が入力ポート又は出力ポートに組合せロジックを介して又は直接に接続されている場合には、内部クロックを生じる記憶素子を保存することを含むことと、非同期経路を保存することと、を含むことを特徴とする方法。１６．請求項１記載の方法において、前記少なくとも１つの他のブロックを合成するステップは、第２のブロックのゲート・レベル記述を、前記第２のブロックに対する入力ロード及びファンアウト、前記第２のブロックのクロックに対する出力遅延、前記第２のブロックの出力ドライブ、前記第２のブロックのクロックに対する入力信号へのセットアップ／ホールド制約条件、及び前記第２のブロックの通過信号に対する入力から出力への遅延を保存する第２の合成シェルに縮小するステップと、前記複数のブロックにおける他のブロックを、前記第１のブロックの前記合成シェルと前記第２のブロックの前記第２の合成シェルとを参照して前記他のブロックの行動記述を処理することによって合成し、前記少なくとも１つの他のブロックのゲート・レベル記述を生じさせるステップと、を含むことを特徴とする方法。１７．請求項１６記載の方法において、前記第１及び第２のブロックの合成シェルを統合された（merged）合成シェルに縮小するステップを含み、前記統合された合成シェルは、前記第１及び第２のブロックに対する入力ロード及びファンアウト、この統合された第１及び第２のブロックのクロックに対する出力遅延、この統合された第１及び第２のブロックの出力ドライブ、構成員統合された第１及び第２のブロックのクロックに対する入力信号へのセットアップ／ホールド制約条件、及びこの統合された第１及び第２のブロックの通過信号に対する入力から出力への遅延を保存することを特徴とする方法。１８．回路ブロックのゲート・レベル記述を作成する方法であって、前記ゲート・レベル記述を処理し、１組の規準に従って、前記回路ブロックの前記ゲート・レベル記述の要素を削除するステップであって、前記１組の規準は、前記回路ブロックに対する入力ロード及びファンアウト、前記回路ブロックのクロックに対する出力遅延、前記回路ブロックの出力ドライブ、前記回路ブロックのクロックに対する入力信号へのセットアップ／ホールド制約条件、及び前記回路ブロックの通過信号に対する入力から出力への遅延を保存する、ステップと、残りの要素のゲート・レベル記述を、前記合成シェルとして、前記回路ブロックに記憶するステップと、を含むことを特徴とする方法。１９．請求項１８記載の方法において、前記回路ブロックのゲート・レベル記述は、前記回路ブロックのために必要とされる領域を特定し、前記処理するステップは、前記回路ブロックのために必要とされる領域と前記合成シェルにおける要素が必要とする領域との差を示す領域差データを生成し、前記合成シェルを用いて前記領域差データを含ませるステップを含むことを特徴とする方法。２０．請求項１８記載の方法において、前記処理するステップは、最後の記憶素子から出力ポートへの経路におけるそれぞれのノード上のロードとクロック及び非同期経路上のインクリメンタル・ロードとを示す情報を記憶するステップを含むことを特徴とする方法。２１．請求項１８記載の方法において、前記１組の規準は、前記回路ブロックにおける入力ポートから第１の記憶素子への組合せ経路を保存することと、前記回路ブロックの最後の記憶素子から出力ポートへの組合せ経路を保存することと、前記回路ブロックの入力ポートから出力ポートへの直接の組合せ経路を保存することと、前記回路ブロックにおいてクロック分散経路を保存することと、前記回路ブロックの出力ポートから前記回路ブロックにおける記憶素子へのフィードバック経路を、その記憶素子と共に保存することと、組合せロジックから構成される経路への前記回路ブロックにおけるフィードバック経路を保存することと、非同期ＲＡＭへの書き込み信号が入力ポートまでトレースされる場合にはその非同期ＲＡＭを保存し、そうでなければ、その非同期ＲＡＭを組合せロジックとして扱うことと、そのように生じる内部クロックによってクロックされている任意の記憶素子が入力ポート又は出力ポートに組合せロジックを介して又は直接に接続されている場合には、内部クロックを生じる記憶素子を保存することを含むことと、非同期経路を保存することと、を含むことを特徴とする方法。２２．請求項１８記載の方法において、前記回路ブロックは、第１及び第２のサブブロックを含み、前記処理するステップは、前記処理するステップは、前記ゲート・レベル記述を処理して前記１組の規準に従って前記第１のサブブロックのゲート・レベル記述の要素を読み出すステップと、前記ゲート・レベル記述を処理して前記１組の規準に従って前記第２のサブブロックのゲート・レベル記述の要素を削除するステップと、前記第１及び第２のサブブロックの残りの要素のゲート・レベル記述の組合せから成るゲート・レベル記述を処理して前記合成シェルを生成するステップと、を含むことを特徴とする方法。２３．請求項１８記載の方法において、前記処理するステップは、前記回路ブロックに対する入力及び出力ポートを再帰的に検査して、前記ポート上の信号がクロック、セット、又はクリア信号ではない場合には、前記ポートのブランチを検査するステップと、それぞれのブランチに対して、前記ブランチ上のセルを維持されるようにマークし、前記セルがリーフであるかどうかを判断するステップと、前記セルがリーフでない場合には、前記セルに対するシュートをそれぞれのシュート上でリーフに達するまで検査し、前記セル上のシュートが他のセルの出力である場合や、検査されているポートが入力である場合には、前記他のセルを維持されるようにマークし、そうでない場合には、ロードされるべきシュート上の前記セルを復旧されたものとマークするステップと、前記ポート上の信号がクロック、セット又はクリア信号である場合には、前記ポートのブランチを検査し、次に、前記ポートのそれぞれのブランチ上のリーフまで又は維持されたセル上のそれぞれのシュートまで維持されるようにセルをマークするステップと、結果的なゲート・レベル記述にダミー・セルを追加し、前記合成シェルのための領域を平衡させるステップと、前記ゲート・レベル記述におけるすべてのクロック、クリア及びセット・ネット上の、及び、ロードの復旧のためにマークされたすべてのセルの上のロードを復旧するデータを記憶するステップと、を含むことを特徴とする方法。２４．回路ブロックのゲート・レベル記述の合成シェルを記憶するメモリを含む装置であって、この装置は、前記ゲート・レベル記述を処理し、１組の規準に従って、前記回路ブロックの前記ゲート・レベル記述の要素を削除するステップであって、前記１組の規準は、前記回路ブロックに対する入力ロード及びファンアウト、前記回路ブロックのクロックに対する出力遅延、前記回路ブロックの出力ドライブ、前記回路ブロックのクロックに対する入力信号へのセットアップ／ホールド制約条件、及び前記回路ブロックの通過信号に対する入力から出力への遅延を保存する、ステップと、残りの要素のゲート・レベル記述を、前記合成シェルとして、前記回路ブロックに記憶するステップと、を含む方法によって作成されることを特徴とする装置。２５．請求項２４記載の装置において、前記回路ブロックのゲート・レベル記述は、前記回路ブロックのために必要とされる領域を特定し、前記処理するステップは、前記回路ブロックのために必要とされる領域と前記合成シェルにおける要素が必要とする領域との差を示す領域差データを生成し、前記合成シェルを用いて前記領域差データを含ませるステップを含むことを特徴とする装置。２６．請求項２４記載の装置において、前記処理するステップは、最後の記憶素子から前記回路ブロックの出力ポートへの経路におけるそれぞれのノード上のロードと前記回路ブロックにおけるクロック及び非同期ネット上のインクリメンタル・ロードとを示す情報を記憶するステップを含むことを特徴とする装置。２７．請求項２４記載の装置において、前記１組の規準は、前記回路ブロックにおける入力ポートから第１の記憶素子への組合せ経路を保存することと、前記回路ブロックの最後の記憶素子から出力ポートへの組合せ経路を保存することと、前記回路ブロックの入力ポートから出力ポートへの直接の組合せ経路を保存することと、前記回路ブロックにおいてクロック分散経路を保存することと、前記回路ブロックの出力ポートから前記回路ブロックにおける記憶素子へのフィードバック経路を、その記憶素子と共に保存することと、組合せロジックから構成される経路への前記回路ブロックにおけるフィードバック経路を保存することと、非同期ＲＡＭへの書き込み信号が入力ポートまでトレースされる場合にはその非同期ＲＡＭを保存し、そうでなければ、その非同期ＲＡＭを組合せロジックとして扱うことと、そのように生じる内部クロックによってクロックされている任意の記憶素子が入力ポート又は出力ポートに組合せロジックを介して又は直接に接続されている場合には、内部クロックを生じる記憶素子を保存することを含むことと、非同期経路を保存することと、を含むことを特徴とする装置。２８．請求項２４記載の装置において、前記合成シェルの前記回路ブロックの主題と他の回路とを含む集積回路モジュールのゲート・レベル記述を、前記合成シェルと前記モジュールにおける前記他の回路の行動記述とから合成する処理資源を含むことを特徴とする装置。