CN105718698B - 一种时序网表管理方法及装置 - Google Patents

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Abstract

本发明提供了一种时序网表管理方法及装置，该方法包括：根据设计文件获取时序网表，查找时序网表内各设备的时序模型，为各设备建立子时序网表；子时序网表包括设备所有节点、各节点与其他节点的连接关系，节点包括设备的管脚；获取子时序网表中输入节点及其前向路径的路径时延信息，将前向路径的路径时延信息添加到输入节点的后向路径上，删除子时序网表中输入节点及其前向路径；根据端口映射关系，利用删除输入节点及其前向路径的子时序网表生成设计文件的最终时序网表。通过本发明的实施，基于静态时序分析的时序网表优化方法，优化了时序网表中时序路径的存储结构，减小内存使用，同时在保证分析结果的准确性的基础上，提高EDA软件运行效率。

Description

一种时序网表管理方法及装置
技术领域
本发明涉及FPGA时序分析领域，尤其涉及一种时序网表管理方法及装置。
背景技术
FPGA(Field-programmable Gate Array,现场可编程门阵列)是在可编程器件的基础上进一步发展的产物，它是作为ASIC(Application Specific Integrated Circuit，专用集成电路)领域中的一种半制定电路而出现的，采用FPGA的关键优点是在设计阶段中客户可根据需要修改电路，直到对设计工作感到满意为止。静态时序分析是大规模集成电路设计中非常重要的一个方面，在电路设计过程中，为了得到一个最佳的电路设计，在结构逻辑、电路布局布线等方面时序分析起着关键性的作用。
静态时序分析既要检验电路的最大延迟以保证电路在指定的频率下能够满足建立时间的要求；同时又要检验电路的最小延迟以满足保持时间的需求。芯片的设计只有通过了静态时序分析才能真正完成甚至在从逻辑综合开始后的每一个步骤的结果都需要满足或部分满足时序的要求。随着芯片尺寸的减小和继承密集化的增强、电路设计复杂度的增加、电路性能要求的提高等，新的变化都对芯片内的时序分析提出了更高的要求。
时序网表是设计文件在EDA(Electronic Design Automation，电子设计自动化)软件中存储的一种数据结构，它包含了设计文件中用到的所有资源，包含端口，数据以及内部的连接关系；静态时序分析就是以时序网表为对象，从时序模型库中找到与设计文件中相匹配的时序模型，找到相应单元和线网的时延，得到时延后，还必须在所有的从触发器到触发器间的组合逻辑块中找到最长路径和最短路径，以便进行建立时间检查(setup)和保持时间检查(hold)，而为了实现这些功能，现有的时序网表内容较多，占用内存较大。
因此，本领域技术人员亟待提供一种时序网表管理方法，以解决现有时序网表内容较多导致占用内存较大的技术问题。
发明内容
本发明提供了一种时序网表管理方法及装置，以解决现有时序网表内容较多导致占用内存较大的技术问题。
本发明提供了一种时序网表管理方法，其包括：
根据设计文件获取时序网表，查找时序网表内各设备的时序模型，为各设备建立子时序网表；子时序网表包括设备所有节点、各节点与其他节点的连接关系，节点包括设备的管脚；
获取子时序网表中输入节点及其前向路径的路径时延信息，将前向路径的路径时延信息添加到输入节点的后向路径上，删除子时序网表中输入节点及其前向路径；
根据端口映射关系，利用删除输入节点及其前向路径的子时序网表生成设计文件的最终时序网表。
进一步的，路径时延信息包括延时信息及起始节点，获取子时序网表中输入节点及其前向路径的路径时延信息，将前向路径的路径时延信息添加到输入节点的后向路径包括：筛选出子时序网表中所有的输入节点，查找输入节点所有前向路径，获得各前向路径延时信息及起始节点，将各输入节点的前向路径的延时信息添加到其后向路径上，更新触发条件的信号极性，将后向路径的起始节点设置为前向路径的起始节点，信号极性包括上升沿和下降沿。
进一步的，筛选出子时序网表中所有的输入节点包括：遍历子时序网表中所有节点，过滤输入输出端口对应的节点、内部时钟端口对应的节点、输出节点。
进一步的，查找输入节点所有前向路径，获得各前向路径延时信息及起始节点，将各输入节点的前向路径的延时信息添加到其后向路径上，更新信号极性，将后向路径的起始节点设置为前向路径的起始节点包括：得到筛选后当前节点的前向路径，如果有多条，则进行遍历，通过前向路径的延时信息得到延时值以及路径上数据的触发条件；遍历当前节点的后向路径，得到后向路径上延时信息的延时值，加上前向路径的延时值后作为后向路径上新的延时值，同时将后向路径上的数据触发条件更新为前向路径的触发条件；将前向路径的起始节点设置为后向路径的起始节点，同时将当前节点的后向路径加入到其前向路径的起始节点的后向路径集合中去；从时序网表中删除当前节点以及其前向路径。
进一步的，根据端口映射关系，利用删除输入节点及其前向路径的子时序网表生成设计文件的最终时序网表包括：先对子时序网表进行删除输入节点及其前向路径的操作，然后根据端口映射关系，将删除输入节点及其前向路径的子时序网表连接生成最终时序网表；或者，先根据端口映射关系，将子时序网表连接生成设计文件的时序网表，然后对连接生成设计文件的时序网表进行删除输入节点及其前向路径的操作，生成最终时序网表。
本发明提供了一种时序网表管理装置，其包括：
建模模块,用于根据设计文件获取时序网表，查找时序网表内各设备的时序模型，为各设备建立子时序网表；子时序网表包括设备所有节点、各节点与其他节点的连接关系，节点包括设备的管脚；
优化模块,用于获取子时序网表中输入节点及其前向路径的路径时延信息，将前向路径的路径时延信息添加到输入节点的后向路径上，删除子时序网表中输入节点及其前向路径；
输出模块,用于根据端口映射关系，利用删除输入节点及其前向路径的子时序网表生成设计文件的最终时序网表。
进一步的，路径时延信息包括延时信息及起始节点，优化模块用于：筛选出子时序网表中所有的输入节点，查找输入节点所有前向路径，获得各前向路径延时信息及起始节点，将各输入节点的前向路径的延时信息添加到其后向路径上，更新触发条件的信号极性，将后向路径的起始节点设置为前向路径的起始节点，信号极性包括上升沿和下降沿。
进一步的，优化模块用于：遍历子时序网表中所有节点，过滤输入输出端口对应的节点、内部时钟端口对应的节点、输出节点。
进一步的，优化模块用于：得到筛选后当前节点的前向路径，如果有多条，则进行遍历，通过前向路径的延时信息得到延时值以及路径上数据的触发条件；遍历当前节点的后向路径，得到后向路径上延时信息的延时值，加上前向路径的延时值后作为后向路径上新的延时值，同时将后向路径上的数据触发条件更新为前向路径的触发条件；将前向路径的起始节点设置为后向路径的起始节点，同时将当前节点的后向路径加入到其前向路径的起始节点的后向路径集合中去；从时序网表中删除当前节点以及其前向路径。
进一步的，输出模块用于：先触发优化模块对子时序网表进行删除输入节点及其前向路径的操作，然后根据端口映射关系，将删除输入节点及其前向路径的子时序网表连接生成最终时序网表；或者，先根据端口映射关系，将子时序网表连接生成设计文件的时序网表，然后触发优化模块对连接生成设计文件的时序网表进行删除输入节点及其前向路径的操作，生成最终时序网表。
本发明的有益效果：
本发明提供了一种时序网表管理方法，基于静态时序分析的时序网表优化方法，优化了时序网表中时序路径的存储结构，减小内存使用，在保证了分析结果的准确性的基础上，提高了EDA软件运行效率。
附图说明
图1为本发明第一实施例提供的时序网表管理装置的结构示意图；
图2为本发明第二实施例提供的时序网表管理方法的流程图；
图3为本发明第三实施例提供的时序网表管理方法的流程图；
图4为本发明第三实施例中设计文件原理图；
图5为本发明第三实施例中时序网表优化示意图。
具体实施方式
现通过具体实施方式结合附图的方式对本发明做出进一步的诠释说明。
第一实施例：
图1为本发明第一实施例提供的时序网表管理装置的结构示意图，由图1可知，在本实施例中，本发明提供的时序网表管理装置1包括：
建模模块11,用于根据设计文件获取时序网表，查找时序网表内各设备的时序模型，为各设备建立子时序网表；子时序网表包括设备所有节点、各节点与其他节点的连接关系，节点包括设备的管脚；
优化模块12,用于获取子时序网表中输入节点及其前向路径的路径时延信息，将前向路径的路径时延信息添加到输入节点的后向路径上，删除子时序网表中输入节点及其前向路径；
输出模块13,用于根据端口映射关系，利用删除输入节点及其前向路径的子时序网表生成设计文件的最终时序网表。
在一些实施例中，上述实施例中的路径时延信息包括延时信息及起始节点，优化模块12用于：筛选出子时序网表中所有的输入节点，查找输入节点所有前向路径，获得各前向路径延时信息及起始节点，将各输入节点的前向路径的延时信息添加到其后向路径上，更新触发条件的信号极性，将后向路径的起始节点设置为前向路径的起始节点，信号极性包括上升沿和下降沿。
在一些实施例中，上述实施例中的优化模块12用于：遍历子时序网表中所有节点，过滤输入输出端口对应的节点、内部时钟端口对应的节点、输出节点。
在一些实施例中，上述实施例中的优化模块12用于：得到筛选后当前节点的前向路径，如果有多条，则进行遍历，通过前向路径的延时信息得到延时值以及路径上数据的触发条件；遍历当前节点的后向路径，得到后向路径上延时信息的延时值，加上前向路径的延时值后作为后向路径上新的延时值，同时将后向路径上的数据触发条件更新为前向路径的触发条件；将前向路径的起始节点设置为后向路径的起始节点，同时将当前节点的后向路径加入到其前向路径的起始节点的后向路径集合中去；从时序网表中删除当前节点以及其前向路径。
在一些实施例中，上述实施例中的输出模块13用于：先触发优化模块12对子时序网表进行删除输入节点及其前向路径的操作，然后根据端口映射关系，将删除输入节点及其前向路径的子时序网表连接生成最终时序网表；或者，先根据端口映射关系，将子时序网表连接生成设计文件的时序网表，然后触发优化模块12对连接生成设计文件的时序网表进行删除输入节点及其前向路径的操作，生成最终时序网表。
第二实施例：
图2为本发明第二实施例提供的时序网表管理方法的流程图，由图2可知，在本实施例中，本发明提供的时序网表管理方法包括：
S201：根据设计文件获取时序网表，查找时序网表内各设备的时序模型，为各设备建立子时序网表；子时序网表包括设备所有节点、各节点与其他节点的连接关系，节点包括设备的管脚；
S202：获取子时序网表中输入节点及其前向路径的路径时延信息，将前向路径的路径时延信息添加到输入节点的后向路径上，删除子时序网表中输入节点及其前向路径；
S203：根据端口映射关系，利用删除输入节点及其前向路径的子时序网表生成设计文件的最终时序网表。
在一些实施例中，上述实施例中的路径时延信息包括延时信息及起始节点，获取子时序网表中输入节点及其前向路径的路径时延信息，将前向路径的路径时延信息添加到输入节点的后向路径包括：筛选出子时序网表中所有的输入节点，查找输入节点所有前向路径，获得各前向路径延时信息及起始节点，将各输入节点的前向路径的延时信息添加到其后向路径上，更新触发条件的信号极性，将后向路径的起始节点设置为前向路径的起始节点，信号极性包括上升沿和下降沿。
在一些实施例中，上述实施例中的筛选出子时序网表中所有的输入节点包括：遍历子时序网表中所有节点，过滤输入输出端口对应的节点、内部时钟端口对应的节点、输出节点。
在一些实施例中，上述实施例中的查找输入节点所有前向路径，获得各前向路径延时信息及起始节点，将各输入节点的前向路径的延时信息添加到其后向路径上，更新信号极性，将后向路径的起始节点设置为前向路径的起始节点包括：得到筛选后当前节点的前向路径，如果有多条，则进行遍历，通过前向路径的延时信息得到延时值以及路径上数据的触发条件；遍历当前节点的后向路径，得到后向路径上延时信息的延时值，加上前向路径的延时值后作为后向路径上新的延时值，同时将后向路径上的数据触发条件更新为前向路径的触发条件；将前向路径的起始节点设置为后向路径的起始节点，同时将当前节点的后向路径加入到其前向路径的起始节点的后向路径集合中去；从时序网表中删除当前节点以及其前向路径。
在一些实施例中，上述实施例中的根据端口映射关系，利用删除输入节点及其前向路径的子时序网表生成设计文件的最终时序网表包括：先对子时序网表进行删除输入节点及其前向路径的操作，然后根据端口映射关系，将删除输入节点及其前向路径的子时序网表连接生成最终时序网表；或者，先根据端口映射关系，将子时序网表连接生成设计文件的时序网表，然后对连接生成设计文件的时序网表进行删除输入节点及其前向路径的操作，生成最终时序网表。
现结合具体应用场景对本发明做进一步的诠释说明。
第三实施例：
本实例提供一种基于静态时序分析的时序网表优化方法，用于优化时序网表中时序路径的存储结构，减小内存使用，同时在保证分析结果的准确性的基础上，提高EDA软件运行效率。该优化方法在时序分析中有两种用法，一种是在对每个device的时序网表进行优化，然后再将每个子时序网表连接成最终网表；另一种是直接对最终的时序网表进行优化。两种用法最终所消耗的内存资源是一样的，但第二种所消耗的内存峰值会高于第一种，第一种方法代码实现比第二种复杂，具体使用哪种，可以根据情况来选择。
如图3所示，本发明提供的时序网表管理方案包括以下步骤：
S301：根据设计文件获取时序网表，为各设备建立子时序网表；
如图4所示，该图是设计文件的原理图，在设计文件在经过综合、映射、布局布线之后得到时序网表，但此时的时序网表只有设备device(U1、U2、U3、U4、FF1、FF2)的信息，并没有为device建立时序信息，因此在时序分析开始时对device进行遍历，从时序模型库中找到与device相对应的时序模型，对每个device建模。
为每个device实例化出一个实例instance，同时创建子时序网表，对每个管脚创建节点node，对每个节点与其他节点的连接关系建立路径timing arc，节点的前向路径inarc和后向路径outarc都存放在节点的数据结构当中，节点存放在instance的数据结构中。
节点、前向路径、后向路径说明，以图4中U1、U2为例：对于U1和U2来说，它们分别有两个节点，U1.in、U1.out和U2.in、U2.out。路径n2对于U2.in来说是它的前向路径，对于U1.out来说是后向路径，n2的起始节点是U1.out，终止节点是U2.in。
S302：遍历所有子时序网表，进行子时序网表优化；
承接上一步骤，为每个device实例化出一个实例instance，遍历子时序网表中的每一个节点，筛选出所有的输入节点inputnode，然后找inarc，遍历每一条inarc，得到inarc上的延时信息同时得到inarc的起始节点srcnode，然后再遍历输入节点inputnode的outarc，将inarc上的延时信息加到outarc上，同时更新信号的极性(上升沿or下降沿)，然后将outarc的起始节点设置为inarc的起始节点，完成上述操作后，就可以删除inputnode和inarc，同时将上述改变更新到子时序网表。
S303：各子时序网表优化完成后，连接成大时序网表；
每个子时序网表更新完后，根据端口映射，则可以连接成一个大的时序网表,整个优化示意图如图5所示。
此时针对图4中的路径：
CLK→U4.in→U4.out→FF1.CLK→FF1.Q→U1.in→U1.out→U2.in→U2.out→FF2.D；
优化步骤包括：
(1)因为优化工作是对布局布线之后所使用的device的时序网表操作的，所以当子时序网表建立完成之后，开始进行优化，首先是遍历网表中的每一个节点。
(2)过滤掉不符合要求的节点，首先过滤为输入输出端口所建立的节点，因为输入端口没有前向路径，输出端口没有后向路径；第二过滤内部时钟端口节点，因为在报告中要保留CLK信息；第三过滤所有output类型的节点，因为我们是对输入进行优化的。
(3)得到筛选后当前节点的前向路径，如果有多条，则进行遍历，通过前向路径的延时信息得到延时值以及路径上数据的触发条件(上升沿还是下降沿)。
(4)然后遍历当前节点的后向路径，得到后向路径上延时信息的延时值，加上前向路径的延时值后作为后向路径上新的延时值，同时将后向路径上的数据触发信息更新为前向路径的触发条件。
(5)将前向路径的起始节点设置为后向路径的起始节点，同时将当前后向路径加入到前向路径起始节点的后向路径当中去，将当前前向路径和后向路径从当前节点中移除。
(6)从时序网表中删除当前节点以及其前向路径，释放内存。
(7)然后对下一个节点进行步骤(1)-(6)。
经过上述优化方法，优化后的时序网表内存储的路径为：
CLK→U4.out→FF1.CLK→FF1.Q→U1.out→U2.out→FF2.D。
综上可知，通过本发明的实施，至少存在以下有益效果：
本发明提供了一种时序网表管理方法，基于静态时序分析的时序网表优化方法，优化了时序网表中时序路径的存储结构，减小内存使用，同时在保证分析结果的准确性的基础上，提高EDA软件运行效率。
以上仅是本发明的具体实施方式而已，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施方式所做的任意简单修改、等同变化、结合或修饰，均仍属于本发明技术方案的保护范围。

Claims (10)

1.一种时序网表管理方法，其特征在于，包括：
根据设计文件获取时序网表，查找所述时序网表内各设备的时序模型，为各设备建立子时序网表；所述子时序网表包括设备所有节点、各节点与其他节点的连接关系，所述节点包括所述设备的管脚；
筛选出所述子时序网表中所有的输入节点，查找所述输入节点所有前向路径，获得各前向路径的路径时延信息，将各输入节点的各前向路径的路径时延信息添加到其后向路径上，删除所述子时序网表中输入节点及其前向路径；
根据端口映射关系，利用删除输入节点及其前向路径的子时序网表生成所述设计文件的最终时序网表。
2.如权利要求1所述的时序网表管理方法，其特征在于，所述路径时延信息包括延时信息及起始节点，所述将各输入节点的各前向路径的路径时延信息添加到其后向路径上包括：将各输入节点的前向路径的延时信息添加到其后向路径上，更新触发条件的信号极性，将所述后向路径的起始节点设置为所述前向路径的起始节点，所述信号极性包括上升沿和下降沿。
3.如权利要求2所述的时序网表管理方法，其特征在于，所述筛选出所述子时序网表中所有的输入节点包括：遍历所述子时序网表中所有节点，过滤输入输出端口对应的节点、内部时钟端口对应的节点、输出节点。
4.如权利要求3所述的时序网表管理方法，其特征在于，所述将各输入节点的前向路径的延时信息添加到其后向路径上，更新触发条件的信号极性，将所述后向路径的起始节点设置为所述前向路径的起始节点包括：得到筛选后当前节点的前向路径，如果有多条，则进行遍历，通过前向路径的延时信息得到延时值以及路径上数据的触发条件；遍历当前节点的后向路径，得到后向路径上延时信息的延时值，加上前向路径的延时值后作为后向路径上新的延时值，同时将后向路径上的数据触发条件更新为前向路径的触发条件；将前向路径的起始节点设置为后向路径的起始节点，同时将当前节点的后向路径加入到其前向路径的起始节点的后向路径集合中去；从时序网表中删除当前节点以及其前向路径。
5.如权利要求1至4任一项所述的时序网表管理方法，其特征在于，所述根据端口映射关系，利用删除输入节点及其前向路径的子时序网表生成所述设计文件的最终时序网表包括：先对所述子时序网表进行删除输入节点及其前向路径的操作，然后根据端口映射关系，将删除输入节点及其前向路径的子时序网表连接生成所述最终时序网表；或者，先根据端口映射关系，将子时序网表连接生成所述设计文件的时序网表，然后对连接生成所述设计文件的时序网表进行删除输入节点及其前向路径的操作，生成所述最终时序网表。
6.一种时序网表管理装置，其特征在于，包括：
建模模块,用于根据设计文件获取时序网表，查找所述时序网表内各设备的时序模型，为各设备建立子时序网表；所述子时序网表包括设备所有节点、各节点与其他节点的连接关系，所述节点包括所述设备的管脚；
优化模块,用于筛选出所述子时序网表中所有的输入节点，查找所述输入节点所有前向路径，获得各前向路径的路径时延信息，将各输入节点的各前向路径的路径时延信息添加到其后向路径上，删除所述子时序网表中输入节点及其前向路径；
输出模块,用于根据端口映射关系，利用删除输入节点及其前向路径的子时序网表生成所述设计文件的最终时序网表。
7.如权利要求6所述的时序网表管理装置，其特征在于，所述路径时延信息包括延时信息及起始节点，所述优化模块用于：将各输入节点的前向路径的延时信息添加到其后向路径上，更新触发条件的信号极性，将所述后向路径的起始节点设置为所述前向路径的起始节点，所述信号极性包括上升沿和下降沿。
8.如权利要求7所述的时序网表管理装置，其特征在于，所述优化模块用于：遍历所述子时序网表中所有节点，过滤输入输出端口对应的节点、内部时钟端口对应的节点、输出节点。
9.如权利要求8所述的时序网表管理装置，其特征在于，所述优化模块用于：得到筛选后当前节点的前向路径，如果有多条，则进行遍历，通过前向路径的延时信息得到延时值以及路径上数据的触发条件；遍历当前节点的后向路径，得到后向路径上延时信息的延时值，加上前向路径的延时值后作为后向路径上新的延时值，同时将后向路径上的数据触发条件更新为前向路径的触发条件；将前向路径的起始节点设置为后向路径的起始节点，同时将当前节点的后向路径加入到其前向路径的起始节点的后向路径集合中去；从时序网表中删除当前节点以及其前向路径。
10.如权利要求6至9任一项所述的时序网表管理装置，其特征在于，所述输出模块用于：先触发所述优化模块对所述子时序网表进行删除输入节点及其前向路径的操作，然后根据端口映射关系，将删除输入节点及其前向路径的子时序网表连接生成所述最终时序网表；或者，先根据端口映射关系，将子时序网表连接生成所述设计文件的时序网表，然后触发所述优化模块对连接生成所述设计文件的时序网表进行删除输入节点及其前向路径的操作，生成所述最终时序网表。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106682285A (zh) * 2016-12-09 2017-05-17 深圳市紫光同创电子有限公司 一种静态时序分析方法和装置
CN107622157B (zh) * 2017-09-15 2020-07-10 北京华大九天软件有限公司 一种追踪电路时序路径连接性的方法
CN108073771B (zh) * 2017-12-25 2022-01-04 中国电子科技集团公司第四十七研究所 Fpga静态时序分析方法
CN109710998B (zh) * 2018-02-27 2021-01-05 上海安路信息科技有限公司 内存优化型静态时序分析方法及其系统
CN111428436B (zh) * 2019-01-09 2023-09-15 杭州起盈科技有限公司 一种程序化分析集成电路线路结构的方法
CN111144056B (zh) * 2019-11-13 2022-04-01 广东高云半导体科技股份有限公司 基于后端需求的技术映射控制方法及装置、系统
CN111241764B (zh) * 2020-01-02 2022-09-13 上海航天计算机技术研究所 以处理器为核心的电路时序测量方法和装置
CN115099175B (zh) * 2022-08-24 2022-11-22 中科亿海微电子科技（苏州）有限公司 一种时序网表的获取方法、装置、电子设备和存储介质
CN116029239B (zh) * 2022-12-30 2023-09-05 芯耀辉科技有限公司 静态时序分析方法及其系统、计算机可读取介质
CN118332973B (zh) * 2024-06-06 2024-08-20 英诺达(成都)电子科技有限公司 电路元件及其属性数据的处理方法、装置、设备、介质及产品

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5644498A (en) * 1995-01-25 1997-07-01 Lsi Logic Corporation Timing shell generation through netlist reduction
US6345378B1 (en) * 1995-03-23 2002-02-05 Lsi Logic Corporation Synthesis shell generation and use in ASIC design
CN105138774A (zh) * 2015-08-25 2015-12-09 中山大学 一种基于集成电路层次化设计的时序后仿真方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5644498A (en) * 1995-01-25 1997-07-01 Lsi Logic Corporation Timing shell generation through netlist reduction
US6345378B1 (en) * 1995-03-23 2002-02-05 Lsi Logic Corporation Synthesis shell generation and use in ASIC design
CN105138774A (zh) * 2015-08-25 2015-12-09 中山大学 一种基于集成电路层次化设计的时序后仿真方法

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