CN105138774A - 一种基于集成电路层次化设计的时序后仿真方法 - Google Patents
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Abstract
本发明公开了一种基于集成电路层次化设计的时序后仿真方法，通过调用已完成设计和时序仿真验证的模块A完成设计B，所述设计B为顶层设计或模块A的上一层设计；包括以下步骤：S1.导出设计B中模块A内部输入输出端口路径的延时信息；S2.在模块A的寄存器传输级电路源码设计的输入输出端口处添加所述设计B中模块A内部输入输出端口路径的延时信息；S3.读入设计B的网表和延时反标文件，将网表中的模块A用添加了设计B中模块A内部输入输出端口路径的延时信息的寄存器传输级电路源码设计表征，编译并启动设计B的时序后仿真测试。该方法可以有效地减少时序后仿真的资源占用和仿真时间，从而提高了仿真效率和节约设计成本。
Description
技术领域
本发明涉及集成电路设计领域，特别是涉及一种基于集成电路层次化设计的时序后仿真方法。
背景技术
随着半导体工艺的进步和集成电路的功能日益复杂，其电路的规模也日益庞大，导致集成电路设计工具所花费的时间越来越长，层次化设计流程应运而生。所谓层次化设计流程是指把设计对象分成多个模块分层次设计，在设计的过程中，需要考虑层次之间的关系，顶层模块和底层模块的关系，层次内部的优化等等。最终，在各个模块达到其各自设计要求的同时，满足顶层的设计要求。
层次化设计流程支持把整个设计划分为多个子模块来进行分层次设计，以便将庞大的工作量划分成几个部分同时展开设计，最后再将子模块的设计和顶层联合起来，以节省工具运行和修改所花费的时间。
集成电路仿真是集成电路设计流程的一个重要组成部分，是对设计电路系统的一种检测方法，它将设计好的电路通过仿真软件进行实时模拟以验证其逻辑与电路功能正确与否。
仿真主要分为功能前仿真和时序后仿真，其中，时序后仿真使用布局布线后器件给出的模块和连线的延时信息，在最坏的情况下对电路的行为做出实际地估价。其与功能前仿真的差别在于为时序后仿真加载到仿真器的设计还包括基于实际布局布线设计的最坏情况的布局布线延时。
集成电路仿真，尤其是时序后仿真是集成电路设计流程中主要耗时的过程之一，提高集成电路仿真效率可有效缩短集成电路的设计周期，进一步降低集成电路产品的设计成本并提高产品的竞争力。
发明内容
本发明的目的是提供一种基于集成电路层次化设计的时序后仿真方法，该方法可以有效地减少时序后仿真的资源占用和仿真时间，从而提高了仿真效率和节约设计成本。
为了达到上述目的，本发明采用如下技术方案：
一种基于集成电路层次化设计的时序后仿真方法，通过调用已经完成设计和时序仿真验证的模块A，以完成设计B，所述设计B为顶层设计或模块A的上一层设计；包括以下步骤：
S1.导出设计B中模块A内部输入输出端口路径的延时信息；
S2.在模块A的寄存器传输级电路源码设计的输入输出端口处添加所述设计B中模块A内部输入输出端口路径的延时信息；
S3.读入设计B的网表和延时反标文件，将网表中的模块A用添加了设计B中模块A内部输入输出端口路径的延时信息的寄存器传输级电路源码设计表征，编译并启动设计B的时序后仿真测试。
作为一种具体的实施例，所述设计B中模块A内部输入输出端口路径的延时信息包括数据端口的内部延时信息和时钟端口的时钟网络延时信息。
作为一种具体的实施例，所述步骤S1的具体包括以下步骤：
S11.写出模块A的约束文件：在进行设计B的时序检查时，特征化模块A，将模块A的约束信息写出，并保存至一个约束文件中；
S12.修改所述模块A的约束文件：保留模块A的外围约束中的输入端口的驱动信息、输入输出端口的负载和扇出信息，将外围约束中的输入输出外部延时约束修改为0；
S13.获取并保存数据端口的内部延时信息和时钟端口的时钟网络延时信息：将修改后的约束文件添加到模块A，报出模块A数据端口的时序，得到数据端口的内部延时信息，报出模块A时钟的时序，得到时钟端口的时钟网络延时信息。
进一步地，所述获取并保存的数据端口内部延时信息包括数据端口的延时路径的最大延时值和最小延时值。
作为一种具体的实施例，所述步骤S2具体为：
S21.对应输入端口、输出端口分别定义输入端口线信号、输出端口线信号，并将寄存器传输级电路源码设计中调用到的输入端口信号、输出端口信号替换为相应的输入端口线信号、输出端口线信号；
S22.在输入端口与输入端口线信号之间添加相应的输入数据端口的内部延时信息或时钟端口的时钟网络延时信息，在输出端口线信号与输出端口之间添加相应的输出数据端口的内部延时信息或时钟端口的时钟网络延时信息。
作为一种具体的实施例，在添加数据端口的内部延时信息时，还包括以下步骤：根据时序后仿真时考虑寄存器建立时间检查或寄存器保持时间检查以及数据端口的路径类型，对添加的数据端口的内部延时信息进行选择和修正。
作为一种具体的实施例，在添加时钟端口的时钟网络延时信息时，还包括以下步骤：若时钟网络的延时值大于对应时钟信号的周期的1/2，则将该时钟网络延时值分成多段，级联添加，每段延时值小于时钟信号的周期的1/2，总延时等于时钟网络的延时值。
与现有技术相比，本发明的有益效果在于：
本发明基于集成电路层次化设计的时序后仿真方法，通过调用已经完成设计和时序仿真验证的模块A，首先导出设计B中模块A内部输入输出端口路径的延时信息，并将导出的延时信息添加到模块A的寄存器传输级电路源码设计的输入输出端口，得到具有精确端口时序信息的模块A的时序后仿真模型。然后在对设计B进行时序后仿真验证时，将设计B的网表中的模块A用该模型进行替换，大大简化加速设计B的时序后仿真进程，模块A电路结构越复杂，所能节省的时序后仿真资源和时间就越可观。
附图说明
图1是设计B下模块A的外围约束的一种实施例的示意图。
图2是本发明的基于集成电路层次化设计的时序后仿真方法流程图。
图3是图2中步骤S2的具体方法流程图。
图4是设计B下模块A的三种数据端口内部延时的一种实施例的示意图。
具体实施方式
下面将结合附图以及具体实施方法来详细说明本发明，在本发明的示意性实施及说明用来解释本发明，但并不作为对本发明的限定。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。
如图1所示，在集成电路层次化设计流程中，将电路中率先已经完成设计与时序仿真验证的模块预先定义为模块A，在后续流程中，通过调用模块A,以完成设计B，所述设计B预先定义为顶层设计或者模块A的上一层设计。
由于模块A已经通过了时序后仿真验证，因此在对设计B进行仿真验证，尤其是时序后仿真时，可以不用再考虑模块A内部的时序问题，仅考虑模块A在设计B中的接口时序即可。
接口处连线的延时信息包括设计B中与模块A输入输出端口相连的路径的延时信息和模块A内部输入输出端口路径的延时信息。
其中，所述设计B中与模块A输入输出端口相连的路径的延时信息被保存在设计B网表相应的延时反标文件中。
所述模块A内部输入输出端口路径的延时信息可以通过电子设计自动化(Electronicdesignautomation，缩写：EDA)工具在设计B的时序检查阶段得到。
如图2所示，本发明一种基于集成电路层次化设计的时序后仿真方法，通过调用已经完成设计和时序后仿真验证的模块A，以完成设计B，所述设计B为顶层设计或模块A的上一层设计；包括以下步骤：
步骤S1：导出设计B中模块A内部输入输出端口路径的延时信息。
步骤S2：在模块A的寄存器传输级电路(RegisterTransferLevel，缩写：RTL)源码设计的输入输出端口处添加所述设计B中模块A内部输入输出端口路径的延时信息。
步骤S3：读入设计B的网表和延时反标文件，将网表中的模块A用添加了设计B中模块A内部输入输出端口路径的延时信息的RTL源码设计表征，编译并启动设计B的时序后仿真测试。
本发明基于集成电路层次化设计的时序后仿真方法，通过调用已经完成设计和时序仿真验证的模块A，首先导出设计B中模块A内部输入输出端口路径的延时信息，并将导出的延时信息添加到模块A的寄存器传输级电路源码设计的输入输出端口，得到具有精确端口时序信息的模块A的时序后仿真模型。然后在对设计B进行时序后仿真验证时，将设计B的网表中的模块A用该模型进行替换，大大简化加速设计B的时序后仿真进程，模块A电路结构越复杂，所能节省的时序后仿真资源和时间就越可观。
其中，所述设计B中模块A内部输入输出端口路径的延时信息可根据信号类型分为数据端口的内部延时信息和时钟端口的时钟网络延时信息。
如图3所示，所述步骤S1具体包括以下步骤：
步骤S11：写出模块A的约束文件。
在进行设计B的时序检查时，通过特征化工具指令(如：charaterize_context)特征化模块A，通过写出工具指令(如write_context)将模块A的约束信息写出，并保存至一个约束文件中。
步骤S12：修改所述模块A的约束文件。
保留模块A的外围约束中的输入端口的驱动信息、输入输出端口的负载和扇出信息，将外围约束中的输入输出外部延时约束修改为0。
步骤S13：获取并保存数据端口的内部延时信息和时钟端口的时钟网络延时信息。
读入模块A的网表文件和相应的寄生参数文件，并将所述修改后的约束文件添加到模块A，报出模块A数据端口的时序，得到模块A的数据端口的内部延时信息，再报出模块A时钟的时序，得到时钟端口的时钟网络延时信息。
其中，如图4所示，在模块A中，数据端口的路径类型可分为：输入数据端口到寄存器(简写：in2reg)、寄存器到输出数据端口(简写：reg2out)和输入数据端口直接到输出数据端口(简写：in2out)共三种，每种路径类型可包含多条长短不同的延时路径。
在所述获取并保存数据端口的内部延时信息的步骤中，要获取并保存的数据端口的内部延时信息包括数据端口的延时路径的最大延时值和最小延时值，也即只获取并保存各个数据端口在每种路径类型中最长的延时路径，且在最坏情况下的最大延时值；以及各个数据端口在每种路径类型中最短的延时路径，且在最好情况下的最小延时值。
具体地，如：获取并保存输入数据端口在输入数据端口到寄存器in2reg的路径类型中，最长的延时路径且在最坏情况下的最大延时值、最短的延时路径且在最好情况下的最小延时值。
获取并保存输入数据端口在输入数据端口直接到输出数据端口in2out的路径类型中，最长的延时路径且在最坏情况下的最大延时值、最短的延时路径且在最好情况下的最小延时值。
获取并保存输出数据端口在寄存器到输出数据端口reg2out的路径类型中，最长的延时路径且在最坏情况下的最大延时值、最短的延时路径且在最好情况下的最小延时值。
获取并保存输出数据端口在输入数据端口直接到输出数据端口in2out的路径类型中，最长的延时路径且在最坏情况下的最大延时值、最短的延时路径且在最好情况下的最小延时值。
所述最坏情况、最好情况包括温度、电压、工艺等情况条件。如正常情况下，温度为25摄氏度，电压为1.2V；则温度为125摄氏度、电压低于常压10％(1.08V)时，为最坏情况；温度为0摄氏度、电压高于常压10％(1.32V)时，为最好情况。需要说明的是，以上电压、温度的具体数值，只是为更好说明最好情况和最坏情况，并不代表对本发明最好情况和最坏情况的限制。
所述步骤S2，在模块A的寄存器传输级电路源码设计的输入输出端口处添加所述设计B中模块A内部输入输出端口路径的延时信息，也即添加数据端口的内部延时信息和时钟端口的时钟网络延时信息，具体包括以下步骤：
S21.对应输入端口(port_IN)、输出端口(port_OUT)分别定义输入端口线信号(port_IN_d)、输出端口线信号(port_OUT_d)，并将RTL源码设计中调用到的输入端口信号、输出端口信号替换为相应的输入端口线信号、输出端口线信号；
S22.在端口处，即输入端口(port_IN)与输入端口线信号(port_IN_d)之间添加输入端口延时信息，输出端口线信号(port_OUT_d)与输出端口(port_OUT)之间添加输出端口延时信息。也即在输入端口与输入端口线信号之间添加输入数据端口的内部延时信息和时钟端口的时钟网络延时信息，在输出端口线信号与输出端口之间添加输出数据端口的内部延时信息和时钟端口的时钟网络延时信息。
其中，在添加数据端口的内部延时信息时，根据时序后仿真时考虑寄存器建立时间检查或寄存器保持时间检查以及数据端口的路径类型，需要对添加的数据端口内部延时值进行相应的选择和修正，具体包括：
如果考虑寄存器建立时间检查，在各数据端口添加的延时为相应数据端口的路径类型的最长路径在最坏情况下的最大延时值，同时输入路径in2reg的延时值还要加上相应路径终点寄存器的建立时间。
如果考虑寄存器保持时间检查，在各数据端口添加的延时为相应数据端口的路径类型的最短路径在最好情况下的最小延时值，同时输入路径in2reg的延时值还要减去相应路径终点寄存器的保持时间。
如果考虑数据端口的路径类型，根据路径类型的不同，添加方法也有所不同，具体包括：
输入路径in2reg和输出路径reg2out直接在输入数据端口和输出数据端口处添加延时值；
输入输出路径in2out添加延时时需注意不要与输入路径in2reg和输出路径reg2out的延时值重叠，作为一种优选的方案，可将该段路径的延时值添加在相应的输出数据端口处。
在添加时钟端口的时钟网络延时信息时，要考虑时钟网络的延时值是否大于相应时钟信号的1/2周期，大于时钟1/2周期的延时值需要分成多段，级联添加，每段延时值均小于时钟的1/2周期，总延时等于时钟网络的延时值。
以上对本发明实施例所提供的技术方案进行了详细介绍，本文中应用了具体个例对本发明实施例的原理以及实施方式进行了阐述，以上实施例的说明只适用于帮助理解本发明实施例的原理；同时，对于本领域的一般技术人员，依据本发明实施例，在具体实施方式以及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (7)
1.一种基于集成电路层次化设计的时序后仿真方法，通过调用已经完成设计和时序仿真验证的模块A，以完成设计B，所述设计B为顶层设计或模块A的上一层设计；其特征在于：包括以下步骤：
S1.导出设计B中模块A内部输入输出端口路径的延时信息；
S2.在模块A的寄存器传输级电路源码设计的输入输出端口处添加所述设计B中模块A内部输入输出端口路径的延时信息；
S3.读入设计B的网表和延时反标文件，将网表中的模块A用添加了设计B中模块A内部输入输出端口路径的延时信息的寄存器传输级电路源码设计表征，编译并启动设计B的时序后仿真测试。
2.根据权利要求1所述的基于集成电路层次化设计的时序后仿真方法，其特征在于：所述设计B中模块A内部输入输出端口路径的延时信息包括数据端口的内部延时信息和时钟端口的时钟网络延时信息。
3.根据权利要求2所述的基于集成电路层次化设计的时序后仿真方法，其特征在于，所述步骤S1的具体包括以下步骤：
S11.写出模块A的约束文件：在进行设计B的时序检查时，特征化模块A，将模块A的约束信息写出，并保存至一个约束文件中；
S12.修改所述模块A的约束文件：保留模块A的外围约束中的输入端口的驱动信息、输入输出端口的负载和扇出信息，将外围约束中的输入输出外部延时约束修改为0；
S13.获取并保存数据端口的内部延时信息和时钟端口的时钟网络延时信息：将修改后的约束文件添加到模块A，报出模块A数据端口的时序，得到数据端口的内部延时信息，报出模块A时钟的时序，得到时钟端口的时钟网络延时信息。
4.根据权利要求3所述的基于集成电路层次化设计的时序后仿真方法，其特征在于，所述获取并保存的数据端口内部延时信息包括数据端口的延时路径的最大延时值和最小延时值。
5.根据权利要求2所述的基于集成电路层次化设计的时序后仿真方法，其特征在于，所述步骤S2具体为：
S21.对应输入端口、输出端口分别定义输入端口线信号、输出端口线信号，并将寄存器传输级电路源码设计中调用到的输入端口信号、输出端口信号替换为相应的输入端口线信号、输出端口线信号；
S22.在输入端口与输入端口线信号之间添加相应的输入数据端口的内部延时信息或时钟端口的时钟网络延时信息，在输出端口线信号与输出端口之间添加相应的输出数据端口的内部延时信息或时钟端口的时钟网络延时信息。
6.根据权利要求5所述的基于集成电路层次化设计的时序后仿真方法，其特征在于，在添加数据端口的内部延时信息时，还包括以下步骤：根据时序后仿真时考虑寄存器建立时间检查或寄存器保持时间检查以及数据端口的路径类型，对添加的数据端口的内部延时信息进行选择和修正。
7.根据权利要求6所述的基于集成电路层次化设计的时序后仿真方法，其特征在于，在添加时钟端口的时钟网络延时信息时，还包括以下步骤：若时钟网络的延时值大于对应时钟信号的周期的1/2，则将该时钟网络延时值分成多段，级联添加，每段延时值小于时钟信号的周期的1/2，总延时等于时钟网络的延时值。
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