CN114626324B - Fpga电路后仿真验证方法、装置、电子设备及存储介质 - Google Patents

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CN114626324B CN202210176508.1A CN202210176508A CN114626324B CN 114626324 B CN114626324 B CN 114626324B CN 202210176508 A CN202210176508 A CN 202210176508A CN 114626324 B CN114626324 B CN 114626324B
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Abstract

本发明提供了一种FPGA电路后仿真验证方法、装置、电子设备及计算机可读存储介质。本发明提供的FPGA电路后仿真验证方法，包括：获取电路器件时延信息及线时延信息；根据所述电路器件时延信息及线时延信息获取时序信息文件，根据所述时序信息文件对电路进行时序反标；根据时序反标后的电路及端口信号的时延进行仿真验证，得到电路仿真验证结果。本发明提供的FPGA电路后仿真验证方法，提高了FPGA电路后仿真验证的效率。

Description

FPGA电路后仿真验证方法、装置、电子设备及存储介质
技术领域
本发明涉及FPGA电路仿真技术领域，尤其涉及一种FPGA电路后仿真验证方法、装置、电子设备及计算机可读存储介质。
背景技术
目前FPGA芯片已在通信、安防、医疗、金融、工业等领域有重要应用，随着工艺水平的逐步提升，FPGA(Field-Programmable GateArray)芯片的规模不断扩大、性能不断提升，其可应用场景及可应用环境范围也将不断扩展，市场对大规模FPGA电路的需求也在不断提高。为保证大规模FPGA电路功能和性能的完备，如何高效地对大规模FPGA电路进行功能仿真、时序验证已经成为当下FPGA芯片设计和开发的重要课题。
FPGA电路规模的扩大，意味着芯片内部各个模块的数量、电路网表的规模、电路的复杂度也在成倍增加。针对常规版图电路提取的寄生参数网表后仿真，由于仿真工具(VCS、UVM)的运行速度有限，网表规模庞大，其仿真时间一般较长。在FPGA芯片设计流程中，建立的时序模型规模越大，对时序约束的完备需求也越高，对后仿真验证的效率也越加看重。常规的后仿真流程只是单纯直接引入布局布线后的时序信息，其处理方式较为冗杂且未对端口信号等情况进行处理，使得这种后仿真验证方式效率较低。
发明内容
本发明的目的在于提供一种FPGA电路后仿真验证方法、装置、电子设备及计算机可读存储介质，以解决现有技术中FPGA电路后仿真验证的效率较低的技术问题。
本发明的技术方案如下，提供了一种FPGA电路后仿真验证方法，包括如下步骤：
获取电路器件时延信息及线时延信息；
根据所述电路器件时延信息及线时延信息获取时序信息文件，根据所述时序信息文件对电路进行时序反标；
根据时序反标后的电路及端口信号的时延进行仿真验证，得到电路仿真验证结果。
可选的，所述获取电路器件时延信息及线时延信息，具体包括：获取不同工艺、温度下的电路器件时延信息及线时延信息。
可选的，根据所述时序信息文件对电路进行时序反标，具体包括：
建立所述时序信息文件与电路网表中电路层级描述的映射关系，根据所述映射关系对电路进行时序反标。
可选的，建立所述时序信息文件与电路网表中电路层级描述的映射关系，根据所述映射关系对电路进行时序反标，具体包括：
根据所述电路器件时延信息及线时延信息生成脚本文件，通过所述脚本文件建立所述时序信息文件与电路网表中电路层级描述的映射关系，根据所述映射关系对电路进行时序反标。
可选的，所述端口信号的时延确定步骤，具体包括：
根据所述电路的输入、输出接口，分别确定电路输入端口信号时延参数及输出端口时延参数；
根据所述不同工艺、温度以及模式，获取输入端口信号时延参数值及输出端口时延参数值；
根据所述输入端口信号时延参数、输出端口时延参数、输入端口信号时延参数值及输出端口时延参数值，确定端口信号的时延。
可选的，所述FPGA电路后仿真验证方法还包括，将所述电路仿真验证结果与真实电路仿真结果进行时延比对，判断所有时延误差是否均在对应的预设误差范围内，若在，则判定电路仿真验证成功。
可选的，所述FPGA电路后仿真验证方法还包括，若有时延误差不在对应的预设误差范围，则判定电路仿真验证不成功。
本发明的另一技术方案如下，提供了一种FPGA电路后仿真验证装置，包括时延信息获取模块、电路反标模块及仿真验证模块；
所述时延信息获取模块，用于获取电路器件时延信息及线时延信息；
所述电路反标模块，用于根据所述电路器件时延信息及线时延信息获取时序信息文件，根据所述时序信息文件对电路进行时序反标；
所述仿真验证模块，用于根据时序反标后的电路及端口信号的时延进行仿真验证，得到电路仿真验证结果。
本发明的另一技术方案如下，提供了一种电子设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如上述任一技术方案所述的FPGA电路后仿真验证方法。
本发明的另一技术方案如下，提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现如上述任一技术方案所述的FPGA电路后仿真验证方法。
本发明的有益效果在于：获取电路器件时延信息及线时延信息；根据所述电路器件时延信息及线时延信息获取时序信息文件，根据所述时序信息文件对电路进行时序反标；根据时序反标后的电路及端口信号的时延进行仿真验证，得到电路仿真验证结果；通过上述方式，提高了FPGA电路后仿真验证的效率。
附图说明
图1为本发明第一实施例的FPGA电路后仿真验证方法的流程示意图；
图2为本发明第二实施例的FPGA电路后仿真验证装置的结构示意图；
图3为本发明第三实施例的电子设备的结构示意图；
图4为本发明第四实施例的存储介质的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
图1是本发明第一实施例的FPGA电路后仿真验证方法的流程示意图。需注意的是，若有实质上相同的结果，本发明的FPGA电路后仿真验证方法并不以图1所示的流程顺序为限。如图1所示，该FPGA电路后仿真验证方法，主要包括以下步骤：
S101，获取电路器件时延信息及线时延信息；
S102，根据所述电路器件时延信息及线时延信息获取时序信息文件，根据所述时序信息文件对电路进行时序反标；
S103，根据时序反标后的电路及端口信号的时延进行仿真验证，得到电路仿真验证结果。
需要说明的是，FPGA电路的仿真验证包括功能仿真及后仿真阶段，其中，功能仿真属于前仿真，此阶段的仿真验证只关注功能点设计的完备性，不考虑相应的时序问题；后仿真阶段的仿真验证，关注时序对电路的影响，在该阶段通过对电路和各个电路模块进行时序仿真，分析其时序关系，检验电路性能是否达标、检查有无竞争冒险及检测有无时序违规情况。
一个具体实施例中，时序信息文件为SDF(Standard delay file，标准延时文件)时序信息文件，其包括版图布局布线后在不同工艺及温度下提取的电路器件延时和线延时信息。SDF时序信息文件可以根据运用模式的不同，划分为不同SDF时序信息文件类型。
具体实施时，SDF时序信息文件是整个后仿真验证的基础，在获取完整的电路网表后，需要同时获取所有工艺、温度及模式(工作模式)下的相关SDF时序信息文件，然后对进行SDF时序信息文件进行分类，其中SDF时序信息文件内的时延信息一般格式为(CELL(CELLTYPE"BUF_1")(INSTANCE I1)(DELAY[ABSOLUTE(IOPATHAX(0.0194::0.0221)(0.0199::0.0227))))，该时延信息格式中，CELL表示SDF电路模块的时延信息开始标志，CELLTYPE"BUF_1"表示电路模块的名称，INSTANCE I1表示电路模块对应的编号，IOPATHA X(0.0194::0.0221)(0.0199::0.0227)表示电路模块端口A--->X的具体时延信息。该SDF时序信息文件内的时延信息一般格式中，涵盖了电路模块名BUF_1、例化名I1及从A端口到X端口的上升沿、下降沿的时延范围信息。
一个可选的实施方式中，所述获取电路器件时延信息及线时延信息，具体包括：获取不同工艺、温度下的电路器件时延信息及线时延信息。
需要说明的是，上述工艺为FPGA电路的芯片制作工艺，该工艺包括finfet工艺、euv工艺及lpp工艺等，上述温度为FPGA电路工作时的环境温度，该温度范围为-40～125℃。为了仿真验证不同工艺、温度下的电路，需要确定并获取不同工艺、温度条件下的电路器件时延信息及线时延信息。以电路中某个模块的后仿真验证为例，其总共涉及4个SDF时序信息文件，这4个SDF时序信息文件分别对应不同工艺、温度及模式，即工艺为CWT(各种工艺中的一种)、温度为40℃及模式为MODE1(模式一)，工艺为CB(与工艺CWT不同的另一种)、温度为125℃及模式为MODE1，工艺为CWT、温度为40℃及模式为MODE2(模式二)，工艺为CB、温度为125℃及模式为MODE2。
一个可选的实施方式中，根据所述时序信息文件对电路进行时序反标，具体包括：
建立所述时序信息文件与电路网表中电路层级描述的映射关系，根据所述映射关系对电路进行时序反标。
一个可选的实施方式中，建立所述时序信息文件与电路网表中电路层级描述的映射关系，根据所述映射关系对电路进行时序反标，具体包括：
根据所述电路器件时延信息及线时延信息生成脚本文件，通过所述脚本文件建立所述时序信息文件与电路网表中电路层级描述的映射关系，根据所述映射关系对电路进行时序反标。
一个具体实施例中，利用SDF时序信息文件对电路进行反标的一般格式为
其中，’ifdef CWT40表示具体的工艺、温度值，这里工艺为CWT、温度为40℃，’ifdef MODE1表示具体的模式值，$sdf_annotate("../../../../../../I1/sdf/part0_cwt40_1.sdf",u_wrap.dut.I1.par to,,"sdf.log","MAXIMUM",,)表示通过函数$sdf_annotate建立电路网表和SDF时序信息文件的映射关系，以进行时序反标，$fdisplay(handle,"-------Load the.sdf----CWT40----MODE-------")表示反标成功后输出打印信息。上述SDF时序信息文件对电路进行反标的一般格式中，“*.sdf”为选择引入的SDF时序信息文件路径，dut.I1.part0是一个电路层级描述，“sdf.log”为反标日志名，可在sdf.log中查看SDF时序信息文件反标是否完成，“MAXIMUM”表示选择最大时延值。
一个可选的实施方式中，所述端口信号的时延确定步骤，具体包括：
根据所述电路的输入、输出接口，分别确定电路输入端口信号时延参数及输出端口时延参数；
根据所述不同工艺、温度以及模式，获取输入端口信号时延参数值及输出端口时延参数值；
根据所述输入端口信号时延参数、输出端口时延参数、输入端口信号时延参数值及输出端口时延参数值，确定端口信号的时延。
一个具体实施例中，通过定义设置不同输入、输出时延值的方式分别确定输入端口信号、输出信号在不同工艺、温度以及模式下的时延，所述输入端口信号、输出信号在不同工艺、温度以及模式下的时延以及时序信息文件中不同工艺、温度下的电路器件时延信息及线时延信息，共同构成了完整的后仿真验证时序，从而可以确保后仿真验证的准确性。其中，模式为FPGA电路在使用过程中的工作模式，不同的工作模式下FPGA电路会有的功能。
需要说明的是，根据电路器件和线的时延信息对电路进行时序反标后，需要确定端口信号的时延，以确保时序验证的正确性。确定端口信号的时延包括在电路的输入端口、输出端口中进行对输入、输出端口信号进行时延参数定义，根据时序信息文件所选择的工艺、模式在顶层文件中赋于对应的延时参数值。对对输入、输出端口信号进行时延参数定义的一般格式为，
interface ilogic_agent_interface#(INPUT_DELAY＝0，OUTPUT_DELAYO＝0，OUTPUT_DELAY1＝0，OUTPUT_DELAY2＝θ，OUTPUT_DELAY3＝0)(input bit clk)；
parameter setup_time＝INPUT_DELAY,hold_time_0＝OUTPUT_DELAY0,hold_time_1＝OUTPUT_DELAY 1，hold_time_2＝OUTPUT_DELAY2,hold_time_3＝0UTPUT_DELAY3；
logic clk__stgθ；
logic di；
clocking cb_stg0_pos_2@(posedge clk_stq0)；
default input#setup_time output#hold_time_1；
output di
endclocking:cb_stgθ_pos_2
其中，ilogic_agent_interface表示接口名称，(INPUT_DELAY＝0，OUTPUT_DELAYO＝0，OUTPUT_DELAY1＝0，OUTPUT_DELA Y2＝θ，OUTPUT_DELAY3＝0)(input bit clk)表示延时参数的定义；parameter setup_time＝INPUT_DELAY,hold_time_0＝OUTPUT_DELAY0,hold_time_1＝OUTPUT_DELAY 1，hold_time_2＝OUTPUT_DELAY2,hold_time_3＝0UTPUT_DELAY3表示时延参数的赋值操作；logic clk__stgθ表示端口信号定义，logic di表示端口参数定义，default input#setup_time output#hold_time_1表示选择设置引入的输入输出延时值，output di表示输出端口名称；电路的输入具体端口di时延由hold_time_1控制，其定义来源为OUTPUT_DELAY1。
对时延参数赋值的一般格式为
’ifdefPOST_SIM
parameter INPUT_DELAY＝0,OUTPUT_DELAY＝480，OUTPUT_DELAY0＝460，OUTPUT_DELAY2＝70,OUTPUT_D ELAY3＝120；
parameter OUTPUT_DELAY1＝(CP_MODE＝＝"MODE1")？434
:(CP_MODE＝＝"MODE2")？1233
其中，’ifdefPOST_SIM表示是否有引入调用延时的判断参数，parameter INPUT_DELAY＝0,OUTPUT_DELAY＝480，OUTPUT_DELAY0＝460，OUTPUT_DELAY2＝70,OUTPUT_DELAY3＝120表示定义端口的延时值，parameter OUTPUT_DELAY1＝(CP_MODE＝＝"MODE1")？434:(CP_MODE＝＝"MODE2")？1233表示根据模式不同选择不同的延时值，OUTPUT_DELAY1可以根据SDF时序信息文件的模式选择为434ns或者1233ns。
一个可选的实施方式中，所述FPGA电路后仿真验证方法还包括，将所述电路仿真验证结果与真实电路仿真结果进行时延比对，判断所有时延误差是否均在对应的预设误差范围内，若在，则判定电路仿真验证成功。
其中，所述真实电路仿真结果是由参考模型得到的，该参考模型为根据模块设计计划书搭建的功能性对比模型。因为电路后仿真验证结果因引入SDF时序信息文件的不同而有差异，因此，所述电路仿真验证结果与真实电路仿真结果的时延比对，不能采用与功能验证一致的实时零延迟比对方式，而要比对的过程中对不同SDF时序信息文件类型对应的电路仿真验证结果加入不同的时延。
一个具体实施例中，可以搭建验证平台，对将所述电路仿真验证结果与真实电路仿真结果进行时延比对，以提高仿真验证的效率。该验证平台主要包括激励文件、电路设计网表、参考模型、比对计分板、接口文件及项层文件。其中激励文件为根据电路功能控制施加的输入信号，电路设计网表为根据电路提取的待验证网表，参考模型为根据模块设计计划书搭建的功能性对比模型，比对计分板为电路仿真验证结果与参考模型输出结果的比对的控制部分，接口文件为电路端口信号的汇总文件，顶层文件为整个验证平台的最高层次例化信息(包括对参考模型、电路网表文件的引用及仿真时长的控制信息)。
将所述电路仿真验证结果与真实电路仿真结果进行时延比对的一般格式为，
一个可选的实施方式中，所述FPGA电路后仿真验证方法还包括，若有时延误差不在对应的预设误差范围，则判定电路仿真验证不成功。
其中，forever begin表示开始比对，@(posedge mo_intf.chk_ishiftout0)表示时钟上升沿触发，mr_time_ishiftout0＝$time表示当前仿真时间赋值，@(negedge mo_intf.chk__ishiftout0)表示时钟下降沿触发，if(($time-mr_time__ishiftout0)>mo_scb_cfg.mui_delta_time)’uvm_error("",$sformatf("iol_ishiftout0 checkfailed！"))表示判断比对误差是否在误差延时参数(预设误差)mui_delta_time范围内，超出该范围，则打印错误信息。
本发明实施例提供的FPGA电路后仿真验证方法，获取电路器件时延信息及线时延信息；根据所述电路器件时延信息及线时延信息获取时序信息文件，根据所述时序信息文件对电路进行时序反标；根据时序反标后的电路及端口信号的时延进行仿真验证，得到电路仿真验证结果；通过上述方式，提高了FPGA电路后仿真验证的效率。
在后仿真电路验证中，验证只需关心时序对电路模型的影响，本发明实施例提供的FPGA电路后仿真验证方法，在后端完成布局布线后，获取各类时序信息文件，通过各类时序信息文件进行时序反标的后仿真验证，无需带寄生参数网表进行后仿。本发明实施例在仿真验证时除了涉及门级时序信息外，还涉及端口信号的时延，以确保后仿真验证的准确性。
图2是本发明第二实施例的FPGA电路后仿真验证装置的结构示意图，如图2所示，该FPGA电路后仿真验证装置20包括时延信息获取模块21、电路反标模块22及仿真验证模块23；所述时延信息获取模块21，用于获取电路器件时延信息及线时延信息；所述电路反标模块22，用于根据所述电路器件时延信息及线时延信息获取时序信息文件，根据所述时序信息文件对电路进行时序反标；所述仿真验证模块23，用于根据时序反标后的电路及端口信号的时延进行仿真验证，得到电路仿真验证结果。
进一步地，该时延信息获取模块21，还用于获取不同工艺、温度下的电路器件时延信息及线时延信息。
进一步地，该电路反标模块22，还用于建立所述时序信息文件与电路网表中电路层级描述的映射关系，根据所述映射关系对电路进行时序反标。
进一步地，该电路反标模块22，还用于根据所述电路器件时延信息及线时延信息生成脚本文件，通过所述脚本文件建立所述时序信息文件与电路网表中电路层级描述的映射关系，根据所述映射关系对电路进行时序反标。
进一步地，该电路反标模块22，还用于根据所述电路的输入、输出接口，分别确定电路输入端口信号时延参数及输出端口时延参数；根据所述不同工艺、温度以及模式，获取输入端口信号时延参数值及输出端口时延参数值；根据所述输入端口信号时延参数、输出端口时延参数、输入端口信号时延参数值及输出端口时延参数值，确定端口信号的时延。
进一步地，该仿真验证模块23，还用于将所述电路仿真验证结果与真实电路仿真结果进行时延比对，判断所有时延误差是否均在对应的预设误差范围内，若在，则判定电路仿真验证成功。
进一步地，该仿真验证模块23，还用于在存在时延误差不在对应的预设误差范围时，判定电路仿真验证不成功。
图3是本发明第三实施例的电子设备的结构示意图。如图3所示，该电子设备30包括处理器31及和处理器31耦接的存储器32。
存储器32存储有用于实现上述任一实施例的所述FPGA电路后仿真验证方法的程序指令。
处理器31用于执行存储器32存储的程序指令以进行代码测试。
其中，处理器31还可以称为CPU(Central Processing Unit，中央处理单元)。处理器31可能是一种集成电路芯片，具有信号的处理能力。处理器31还可以是通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。
参阅图4，图4为本发明第四实施例的存储介质的结构示意图。本发明实施例的存储介质存储有能够实现上述所有方法的程序指令41，所述存储介质可以是非易失性，也可以是易失性。其中，该程序指令41可以以软件产品的形式存储在上述存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器(processor)执行本发明各个实施方式所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，RandomAccess Memory)、磁碟或者光盘等各种可以存储程序代码的介质，或者是计算机、服务器、手机、平板等终端设备。
在本发明所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，在本发明各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。

Claims (9)

1.一种FPGA电路后仿真验证方法，其特征在于，包括如下步骤：
获取电路器件时延信息及线时延信息；
根据所述电路器件时延信息及线时延信息获取时序信息文件，根据所述时序信息文件对电路进行时序反标；
根据所述电路的输入、输出接口，分别确定电路输入端口信号时延参数及输出端口时延参数；
根据不同工艺、温度以及模式，获取输入端口信号时延参数值及输出端口时延参数值；
根据所述输入端口信号时延参数、输出端口时延参数、输入端口信号时延参数值及输出端口时延参数值，确定端口信号的时延，以确保时序验证的正确性；
根据时序反标后的电路及端口信号的时延进行仿真验证，得到电路仿真验证结果。
2.根据权利要求1所述的FPGA电路后仿真验证方法，其特征在于，所述获取电路器件时延信息及线时延信息，具体包括：获取不同工艺、温度下的电路器件时延信息及线时延信息。
3.根据权利要求1所述的FPGA电路后仿真验证方法，其特征在于，根据所述时序信息文件对电路进行时序反标，具体包括：
建立所述时序信息文件与电路网表中电路层级描述的映射关系，根据所述映射关系对电路进行时序反标。
4.根据权利要求3所述的FPGA电路后仿真验证方法，其特征在于，建立所述时序信息文件与电路网表中电路层级描述的映射关系，根据所述映射关系对电路进行时序反标，具体包括：
根据所述电路器件时延信息及线时延信息生成脚本文件，通过所述脚本文件建立所述时序信息文件与电路网表中电路层级描述的映射关系，根据所述映射关系对电路进行时序反标。
5.根据权利要求1所述的FPGA电路后仿真验证方法，其特征在于，还包括，将所述电路仿真验证结果与真实电路仿真结果进行时延比对，判断所有时延误差是否均在对应的预设误差范围内，若在，则判定电路仿真验证成功。
6.根据权利要求5所述的FPGA电路后仿真验证方法，其特征在于，还包括，若有时延误差不在对应的预设误差范围，则判定电路仿真验证不成功。
7.一种FPGA电路后仿真验证装置，其特征在于，包括时延信息获取模块、电路反标模块及仿真验证模块；
所述时延信息获取模块，用于获取电路器件时延信息及线时延信息；
所述电路反标模块，用于根据所述电路器件时延信息及线时延信息获取时序信息文件，根据所述时序信息文件对电路进行时序反标；
所述电路反标模块，还用于根据所述电路的输入、输出接口，分别确定电路输入端口信号时延参数及输出端口时延参数；根据不同工艺、温度以及模式，获取输入端口信号时延参数值及输出端口时延参数值；根据所述输入端口信号时延参数、输出端口时延参数、输入端口信号时延参数值及输出端口时延参数值，确定端口信号的时延，以确保时序验证的正确性；
所述仿真验证模块，用于根据时序反标后的电路及端口信号的时延进行仿真验证，得到电路仿真验证结果。
8.一种电子设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求1至6任一项所述的FPGA电路后仿真验证方法。
9.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1至6任一项所述的FPGA电路后仿真验证方法。
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