CN112100959A - 基于eda工具的时序分析方法、装置及存储介质 - Google Patents
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- 238000013461 design Methods 0.000 title claims abstract description 160
- 238000000034 method Methods 0.000 title claims abstract description 74
- 238000012300 Sequence Analysis Methods 0.000 title claims abstract description 40
- 238000003860 storage Methods 0.000 title claims abstract description 17
- 238000004458 analytical method Methods 0.000 claims abstract description 306
- 238000012545 processing Methods 0.000 claims abstract description 148
- 230000008439 repair process Effects 0.000 claims abstract description 58
- 230000008569 process Effects 0.000 claims description 43
- 238000012795 verification Methods 0.000 claims description 31
- 230000015654 memory Effects 0.000 claims description 27
- 238000005457 optimization Methods 0.000 claims description 25
- 230000008859 change Effects 0.000 claims description 23
- 230000003068 static effect Effects 0.000 claims description 10
- 238000011084 recovery Methods 0.000 claims description 8
- 230000006870 function Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 16
- 238000013439 planning Methods 0.000 description 10
- 238000004590 computer program Methods 0.000 description 7
- 238000012937 correction Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 238000012384 transportation and delivery Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000004088 simulation Methods 0.000 description 5
- 238000011960 computer-aided design Methods 0.000 description 4
- 238000012938 design process Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 238000007689 inspection Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
- 239000013598 vector Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000006399 behavior Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000012356 Product development Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000002372 labelling Methods 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000003012 network analysis Methods 0.000 description 1
- 238000011022 operating instruction Methods 0.000 description 1
- 238000012772 sequence design Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3315—Design verification, e.g. functional simulation or model checking using static timing analysis [STA]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
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- Computer Networks & Wireless Communication (AREA)
- Architecture (AREA)
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Abstract
本申请实施例公开了一种基于EDA工具的时序分析方法、装置及存储介质，包括：获取待设计芯片对应的预配置库文件、门级网表以及时序约束；根据预配置库文件、门级网表以及时序约束进行布局布线处理，得到初始设计电路；对初始设计电路进行电压降分析处理，得到第一电压降分析结果；若第一电压降分析结果表示初始设计电路中存在第一电压降违例单元，则获取第一电压降违例单元对应的第一电压降值；根据第一电压降值对第一电压降违例单元进行时序分析处理，得到第一电压降违例单元对应的第一延迟变化值；基于第一延迟变化值生成初始设计电路对应的目标时序分析报告；其中，目标时序分析报告用于实现初始设计电路的时序修复处理。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种基于EDA工具的时序分析方法、装置及存储介质。
背景技术
当前，所有芯片在设计完成后都必须进行芯片交付验证，即基于特定的工作电压进行验证，以确保芯片功能符合预期要求。如果芯片实际工作中电源网络的电压降(IR-Drop)不满足芯片交付验证时的电压范围，那么表明该芯片不能正常的工作。
针对上述问题，相关技术中通过工程变更指令(Engineer Changing Order，ECO)流程的不断迭代来修复设计中所存在的问题。具体的，常通过对芯片电路中，电源网络结构的分析和调整去修复芯片电路中这些IR-Drop过大的点，以保证芯片能够正常工作。然而，由于出现IR-Drop违例区域的电路结构布局密度偏高，布线密度偏大，直接通过对电源网络结构的分析和调整去进行IR-Drop违例区域修复的手段，难以找到足够的空间去调整和加强电源网络结构，存在部分IR-Drop违例区域无法修复的问题，使得芯片无法符合预期功能要求，极端情况下甚至存在不可修复而需要重新进行电源网络结构设计的风险，极大地降低了芯片设计效率。
发明内容
本申请实施例提供了一种基于EDA工具的时序分析方法、装置及存储介质，有效克服了因布局布线密度过大而导致的IR-Drop违例区域不可修复的缺陷，提高了芯片设计效率，进一步确保了芯片功能的正确性。
本申请实施例的技术方案是这样实现的：
第一方面，本申请实施例提供了一种基于EDA工具的时序分析方法，所述方法包括：
获取待设计芯片对应的预配置库文件、门级网表以及时序约束；
根据所述预配置库文件、所述门级网表以及所述时序约束进行布局布线处理，得到初始设计电路；
对所述初始设计电路进行电压降分析处理，得到第一电压降分析结果；
若所述第一电压降分析结果表示所述初始设计电路中存在第一电压降违例单元，则获取所述第一电压降违例单元对应的第一电压降值；
根据所述第一电压降值对所述第一电压降违例单元进行时序分析处理，得到所述第一电压降违例单元对应的第一延迟变化值；
基于所述第一延迟变化值生成所述初始设计电路对应的目标时序分析报告；其中，所述目标时序分析报告用于实现所述初始设计电路的时序修复处理。
第二方面，本申请实施例提供了一种基于EDA工具的时序分析装置，所述时序分析装置包括：获取单元，第一处理单元，第二处理单元，第三处理单元以及生成单元，
所述获取单元，用于获取待设计芯片对应的预配置库文件、门级网表以及时序约束；
所述第一处理单元，用于根据所述预配置库文件、所述门级网表以及所述时序约束进行布局布线处理，得到初始设计电路；
所述第二处理单元，用于对所述初始设计电路进行电压降分析处理，得到第一电压降分析结果；
所述获取单元，还用于若所述第一电压降分析结果为所述初始设计电路中存在第一电压降违例单元，则获取所述第一电压降违例单元对应的第一电压降值；
所述第三处理单元，用于根据所述第一电压降值对所述第一电压降违例单元进行时序分析处理，得到所述第一电压降违例单元对应的第一延迟变化值；
所述生成单元，用于基于所述第一延迟变化值生成所述初始设计电路对应的目标时序分析报告；其中，所述目标时序分析报告用于实现所述初始设计电路的时序修复处理。
第三方面，本申请实施例提供了一种基于EDA工具的时序分析装置，所述时序分析装置包括处理器、存储有所述处理器可执行指令的存储器，当所述指令被所述处理器执行时，实现如上所述的时序分析方法。
第四方面，本申请实施例提供了一种计算机可读存储介质，其上存储有程序，应用于时序分析装置中，所述程序被处理器执行时，实现如上所述的时序分析方法。
本申请实施例提供了一种基于EDA工具的时序分析方法、装置及存储介质，时序分析装置可以通过EDA工具获取待设计芯片对应的预配置库文件、门级网表以及时序约束；根据预配置库文件、门级网表以及时序约束进行布局布线处理，得到初始设计电路；对初始设计电路进行电压降分析处理，得到第一电压降分析结果；若第一电压降分析结果表示初始设计电路中存在第一电压降违例单元，则获取第一电压降违例单元对应的第一电压降值；根据第一电压降值对第一电压降违例单元进行时序分析处理，得到第一电压降违例单元对应的第一延迟变化值；基于第一延迟变化值生成初始设计电路对应的目标时序分析报告；其中，目标时序分析报告用于实现初始设计电路的时序修复处理。也就是说，在本申请的实施例中，时序分析装置在通过EDA工具进行芯片电路设计时，可以在进行布局布线处理得到待设计芯片对应的初始设计电路之后，先对初始设计电路进行IR-Drop分析处理，如果分析结果表征该电路中存在电压降违例单元，那么可以提取电压降违例单元所对应的电压降值并进行时序分析处理，确定出电压降违例单元对应的延迟变化值，进而根据延迟变化值生成可以用于实现待设计芯片电路时序修复处理的目标时序分析报告。可见，在本申请中，待设计芯片电路的ECO修正处理方式，不在是直接根据电压变化调整电源网络结构以修复违例区域，而是通过将引起的电压变化即电压降值反标至时序分析环境，以更加准确可靠的找出违例区域，将较难处理的电压降ECO修复问题转化为时序ECO修复问题，有效克服了因布局布线密度过大而导致的IR-Drop违例区域不可修复的缺陷，提高了芯片设计效率，进一步确保了芯片功能的正确性。
附图说明
图1为相关技术中ECO修复流程示意图；
图2为本申请实施例提出的时序分析方法的实现流程示意图一；
图3为本申请实施例提出的时序分析方法的实现流程示意图二；
图4为本申请实施例提出的时序分析方法的实现流程示意图三；
图5为本申请实施例提出的ECO修复流程示意图；
图6为本申请实施例提出的时序分析装置的组成结构示意图一；
图7为本申请实施例提出的时序分析装置的组成结构示意图二。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
对本发明实施例进行进一步详细说明之前，对本发明实施例中涉及的名词和术语进行说明，本发明实施例中涉及的名词和术语适用于如下的解释。
1)电子设计自动化(Electronics Design Automation，EDA)，是指利用计算机辅助设计(Computer Aided Design，CAD)软件，来完成超大规模集成电路(Very Large ScaleIntegration Circuit，VLSI)芯片的功能设计、综合、验证、物理设计(包括布局、布线、版图、设计规则检查等)等流程的设计方式。
2)门级网表(Gate-Level netlist)，在电路设计中，网表(netlist)是用于描述电路元件相互之间连接关系的，一般来说是一个遵循某种比较简单的标记语法的文本文件。门级(gate-level)指的是网表描述的电路综合级别。顾名思义，门级网表中，描述的电路元件基本是门(gate)或与此同级别的元件。
3)时序约束：在绝大多数的数字电路中，都是依靠时钟来驱动各种电路工作的，具体的，该时钟是有先后顺序的。因此，在进行电路布局布线时，时序约束用于规范电路设计过程中的时序行为。其中，主要时序约束包括周期约束、偏移约束以及静态路径约束。
4)IR-Drop：数字电路后端设计过程中的电压降，指出现在集成电路中电源和地网络上电压下降或升高的一种现象。随着半导体工艺的演进金属互连线的宽度越来越窄，导致它的电阻值上升，所以在整个芯片范围内将存在一定的IR压降。IR压降的大小决定于从电源PAD到所计算的逻辑门单元之间的等效电阻的大小。具体的，IR-Drop的分析包括静态IR-Drop分析和动态IR-Drop分析。
5)时序分析：包括静态时序分析(Static Timing Analysis，STA)和动态时序分析(Dynamic Timing Analysis，DTA)。其中，
一方面，静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些时序路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误(即时序违例)。静态时序分析不需要输入向量就能够穷尽所有的路径，且运行速度很快、占用内存较少；不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，使得它已经越来越多地被用到数字集成电路设计的验证中。
另一方面，动态时序分析通常是所有的输入信号都会给一个不同时刻的激励，通过设置一段仿真时间，最后对仿真结果进行时序和功能分析；这里的仿真可以是门级或者晶体管级。因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径；使得在动态时序分析中，无法暴露一些路径上可能存在的时序问题。这样，虽然动态时序仿真的优点是比较精确，而且同静态时序相比较，它适用于更多的设计类型；但是动态时序分析的速度比较慢，而且它需要使用输入矢量，使得它在分析的过程中有可能会遗漏一些关键路径，关键路径无法检查全意味着可能有失败(fail)的路径，导致所设计出的芯片无法工作。
6)工程变更指令(Engineer Changing Order，ECO)，通常使用于新产品开发完成后的工程变更，工程部门确认必要的变更后，发出文件交相关单位会签，以确保库存品、在制品被妥善处理，是立即变更、使用完毕后变更等，销售单位、制造单位、物料单位都要同意且采取必要行动，通常ECO牵涉范围大，导入时程长，需要严谨之系统管理之。
现今，在芯片制作过程中，芯片设计无疑是最重要一步，主要包括前端设计和后端设计。其中前端主要负责逻辑实现，通常是使用verilog、超高速集成电路硬件描述语言(Very-High-Speed Integrated Circuit Hardware Description，VHDL)之类语言，进行行为级的描述。而后端主要负责将前端的设计变成真正的原理图和布局(schematic&layout)、流片、量产。打个比喻来说，前端就像是做蓝图的，可以为功能性、结构性的东西。而后端则是将蓝图变成真正的高楼。
当前，在芯片的后端设计过程中，所有芯片在设计完成后都必须进行芯片交付验证，即基于特定的工作电压进行验证，以确保芯片功能符合预期要求。如果芯片实际工作中电源网络的电压降不满足芯片交付验证时的电压范围，那么表明该芯片不能正常的工作。
针对上述问题，相关技术中通过ECO流程的不断迭代来修复设计中所存在的问题。具体的，常通过对芯片电路中，电源网络结构的分析和调整去修复芯片电路中这些IR-Drop过大的点，以保证芯片能够正常工作。具体地，图1为相关技术中ECO修复流程示意图，如图1所示，目前，常规的ECO修复流程主要可以包括以下步骤：
步骤101、数据准备。
对于CDN的Silicon Ensemble而言后端设计所需的数据主要有是Foundry厂提供的标准单元、宏单元和I/O Pad的库文件，它包括物理库、时序库及网表库，分别以.lef、.tlf和.v的形式给出。前端的芯片设计经过综合后生成的门级网表，具有时序约束和时钟定义的脚本文件和由此产生的.gcf约束文件以及定义电源Pad的DEF(Design ExchangeFormat)文件。(对Synopsys的Astro而言，经过综合后生成的门级网表，时序约束文件SDC是一样的，Pad的定义文件--tdf，.tf文件--technology file，Foundry厂提供的标准单元、宏单元和I/O Pad的库文件就与FRAM，CELL view，LM view形式给出(Milkway参考库and DB，LIB file)。
步骤102、布局规划。
主要是标准单元、I/O Pad和宏单元的布局。I/O Pad预先给出了位置，而宏单元则根据时序要求进行摆放，标准单元则是给出了一定的区域由工具自动摆放。布局规划后，芯片的大小，Core的面积，Row的形式、电源及地线的Ring和Strip都确定下来了。如果必要在自动放置标准单元和宏单元之后，可以先做一次PNA(power network analysis)--IR dropand EM。
步骤103、电源网络设计。
布局规划后，基于确定出来的电源及地线的Ring和Strip进行电源网络的设计，以实现最终为芯片进行供电，确保芯片实现其功能。
步骤104、布局布线。
布局规划后，宏单元、I/O Pad的位置和放置标准单元的区域都已确定，这些信息SE(Silicon Ensemble)会通过DEF文件传递给PC(Physical Compiler)，PC根据由综合给出的DB文件获得网表和时序约束信息进行自动放置标准单元，同时进行时序检查和单元放置优化。同时在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下，根据电路的连接关系将各单元和I/O Pad用互连线连接起来，这些是在时序驱动(Timing driven)的条件下进行的，保证关键时序路径上的连线长度能够最小。--Timing report clear。
步骤105、IR-Drop分析。
由于芯片实际工作中电源网络的电压降如果超过芯片交付验证时的范围，则逻辑门就有可能出现功能故障，使芯片不能正常的工作，因此在完成芯片布局布线之后会进行IR-Drop的分析处理，即后仿真过程。
步骤106、判断是否存在IR-Drop违例区域，如果存在，则执行步骤107，否则执行步骤108。
IR-Drop分析处理用于确定出电源网络中，电压降不满足芯片交付验证合格压降范围的违例单元。如果存在违例区域，那么执行步骤107，通过ECO流程来实现IR-Drop违例区域的修复；如果不存在违例区域，则表明电路正常工作，执行步骤108，芯片设计电路进入其他验证阶段。
步骤107、ECO修复。
通过ECO去寻找足够的空间疏散高密度逻辑单元，或者寻找足够的布线空间去加强电源网络。进行ECO修复处理之后，接着返回步骤105，继续针对修复后芯片设计电路进行下一次IR-Drop分析。
步骤108、其他验证阶段。
布局布线验证以及电气性能验证。
步骤109、签核。
当芯片设计的无IR-Drop违例区域、时序收敛，符合物理检查的全部要求，也符合工程预期添加的特殊要求，则达到最终签核标准。
步骤110、流片。
将最终所有检查和验证都正确无误的达到最终签核标准的最后的版图GDSⅡ文件传递给Foundry厂进行掩膜制造。
然而，由于出现IR-Drop违例区域的电路结构布局密度偏高，布线密度偏大，直接通过对电源网络结构的分析和调整去进行IR-Drop违例区域修复的手段，难以找到足够的空间去调整和加强电源网络结构，存在部分IR-Drop违例区域无法修复的问题，使得芯片无法符合预期功能要求，极端情况下甚至存在不可修复而需要重新进行电源网络结构设计的风险，极大地降低了芯片设计效率。
为了解决相关技术中针对芯片设计的ECO修复处理过程所存在的问题，本申请实施例提供了一种基于EDA工具的时序分析方法、装置及存储介质。具体的，时序分析装置在通过EDA工具进行芯片电路设计时，可以在进行布局布线处理得到待设计芯片对应的初始设计电路之后，先对初始设计电路进行IR-Drop分析处理，如果分析结果表征该电路中存在电压降违例单元，那么可以提取电压降违例单元所对应的电压降值并进行时序分析处理，确定出电压降违例单元对应的延迟变化值，进而根据延迟变化值生成可以用于实现待设计芯片电路时序修复处理的目标时序分析报告。可见，在本申请中，待设计芯片电路的ECO修正处理方式，不在是直接根据电压变化调整电源网络结构以修复违例区域，而是通过将引起的电压变化即电压降值反标至时序分析环境，以更加准确可靠的找出违例区域，将较难处理的电压降ECO修复问题转化为时序ECO修复问题，有效克服了因布局布线密度过大而导致的IR-Drop违例区域不可修复的缺陷，提高了芯片设计效率，进一步确保了芯片功能的正确性。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
需要说明的是，本申请的技术方案主要涉及芯片设计过程中的后端设计领域；且具体涉及芯片设计过程中的IR-Drop分析、时序分析以及ECO修复等过程。
本申请一实施例提供了一种计算方法，图2为本申请实施例提出的时序分析方法的实现流程示意图一，如图2所示，在本申请的实施例中，时序分析装置进行时序分析的方法可以包括以下步骤：
步骤201、获取待设计电路对应的预配置库文件、门级网表以及时序约束。
在本申请的实施例中，时序分析装置可以先获取待设计电路对应的设计参数，包括预配置库文件、门级网表以及时序约束。
需要说明的是，在本申请的实施例中，时序分析方法是基于EDA工具实现的，即执行时序分析方法的主体为基于EDA工具的时序分析装置。可以理解的是，EDA工具可以是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术而研制成的计算机辅助设计(Computer Aided Design，CAD)通用软件包。
需要说明的是，在本申请的实施例中，时序分析装置在利用EDA工具进行待设计芯片的后端版图设计时，需要先获取到待设计芯片所对应的设计参数，而设计参数的获取则需要先启动后端设计流程。
具体的，时序分析装置可以基于用户在EDA工具栏的相关操作接收到版图设计启动指令，进而响应该指令启动待设计芯片后端设计流程，同时解析该版图设计启动指令，获取到待设计芯片所对应的相关设计参数。
需要说明的是，在本申请的实施例中，待设计芯片所需要的设计参数，包括预配置库文件、门级网表以及时序约束；其中，预配置库文件可以为芯片代工厂(Foundry厂)提供的标准单元、宏单元和I/O Pad的库文件，它包括物理库、时序库及网表库，分别以.lef、.tlf和.v的形式给出。门级网表和时序约束分别为经芯片前端设计产生的电路网表以及具有时序约束和时钟定义的脚本文件和由此产生的.gcf约束文件。
进一步地，在本申请的实施例中，时序分析装置在响应版图设计启动命令，获取到待设计芯片电路所需要的预配置库文件、门级网表以及时序约束等电路设计参数之后，时序分析装置可以进一步基于这些设计参数进行电路布局布线处理。
步骤202、根据预配置库文件、门级网表以及时序约束进行布局布线处理，得到初始设计电路。
在本申请的实施例中，时序分析装置在获取到待设计电路所需的预配置库文件、门级网表以及时序约束等设计参数之后，时序分析装置便可以根据上述设计参数进行待设计芯片的电路布局布线处理，从而得到初始设计电路。
需要说明的是，在本申请的实施例中，时序分析装置可以先基于预配置库文件、门级网表以及时序约束进行布局规划，即确定出待设计芯片中标准单元、I/O Pad以及宏单元等多个电路单元cell的摆放位置，进而基于布局规划结果完成多个电路单元cell的布局布线。
具体的，在布局规划后，待设计芯片的大小，Core的面积，Row的形式、电源及地线的Ring和Strip以及多个电路单元cell位置都被确定，时序分析装置可以基于布局规划结果，自动在确定出的待设计芯片所占的面积区域内放置待设计芯片中的多个电路单元cell，且同时进行时序检查和单元放置优化，即时序分析装置可以利用EDA工具，根据布局规划结果完成待设计芯片电路的自动布局。
在完成待设计芯片电路的布局之后，时序分析装置可以继续利用EDA工具，在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下，基于布局后各电路单元cell的位置以及相互之间的连接关系，将各相关电路单元cell用互连线连接起来。即在完成自动布局后基于布局结果完成待设计芯片电路的自动布线。
进一步地，时序分析装置在利用EDA工具完成待设计芯片的自动布局布线之后，便可以得到待设计芯片对应的初始设计电路。
可以理解的是，由于EDA工具自动布局布线后得到的初始设计电路不一定能够正常工作，因此，在完成待设计芯片电路的布局布线处理之后，得到初始设计电路之后，时序分析装置可以利用EDA工具对初始设计电路进行验证处理，以确保设计出来的芯片能够满足预期功能需求。具体地，可以对该初始设计电路进行IR-Drop分析处理，已验证其电压降变化。
步骤203、对初始设计电路进行电压降分析处理，得到第一电压降分析结果。
在本申请的实施例中，时序分析装置在完成布局布线处理，得到初始设计电路之后，可以进一步对该初始设计电路进行IR-Drop分析处理，从而得到初始设计电路对应的电压降分析结果，即第一电压降分析结果。
需要说明的是，在本申请的实施例中，随着半导体工艺的演进金属互连线的宽度越来越窄，电源网络中电阻值上升，或者芯片电路中逻辑门单元的偏转都会导致整个芯片电路将存在一定的IR压降，将严重影响芯片的正常工作。时序分析装置可以对待设计芯片的初始设计电路进行IR-Drop分析处理，以检测出电路中存在IR压降过大的部分。
具体地，在本申请的实施例中，待设计芯片电路可以包括多个功能模块组，各功能模块组所对应的IR压降存在差异，EDA工具可以对待设计芯片电路中每个功能模块组进行IR-Drop分析处理，以获得多个功能模块组分别对应的压降值变化。
可见，时序分析装置对初始设计电路进行IR-Drop分析处理的过程，诣在找出初始电路中电压降值不符合合格压降值范围的局部违例点或者全局违例点，也就是确定出初始设计电路中存在的电压降违例单元。
可以理解的是，在进行IR-Drop分析处理后得到的第一电压降分析结果，则用于表征该初始电路中是否存在有电压降违例单元。
可选的，在本申请的实施例中，IR-Drop分析结果可以是仅包括初始设计电路中电压降违例单元相关的信息，即IR压降范围过大的、超过预期要求的功能模块组相关信息，也可以为了方便对比，包括有初始设计电路中所有功能模块组(违例单元和非违例单元)的相关信息。
进一步地，在本申请的实施例中，时序分析装置在对初始设计电路进行IR-Drop分析处理，并得到电压降分析结果之后，可以进一步根据第一电压降分析结果确定出初始设计电路中存在的电压降违例单元。
步骤204、若第一电压降分析结果表示初始设计电路中存在第一电压降违例单元，则获取第一电压降违例单元对应的第一电压降值。
在本申请的实施例中，时序分析装置在对初始设计电路进行IR-Drop分析处理，并得到电压降分析结果之后，如果电压降分析结果表征初始设计电路中存在电压降违例单元，那么时序分析装置可以进一步提取出该电压降违例单元对应的电压降值，即第一电压降值。
可选的，如果第一电压降分析结果中仅包括电压降违例单元相关信息，时序分析装置可以将其功能模块组所在位置和标识信息、对应的当前工作电压以及电压降值在分析结果中以列表形式进行展示；如果包括所有功能模块组(违例单元和非违例单元)，第一电压降分析结果可以将其电压降违例单元对应的功能模块组所在位置、标识信息、对应的当前工作电压以及电压降值，和非电压降违例单元的上述信息分别在分析结果中以独立列表形式进行展示，且电压降违例单元可显著标注，以方便对比。
进一步地，如果第一电压降分析结果表征初始设计电路中存在电压降违例单元，也就是说可能存在芯片不能正常工作，或者可以正常工作但是芯片性能可能达不到预期功能需求，那么需要对这些电压降违例单元进行ECO修复处理。
需要说明的是，在本申请的实施例中，并不是所有电压降违例单元处的功能模块组均不能满足预期功能要求，直接基于第一电压降分析结果对初始设计电路中所有电压降违例单元进行ECO修复处理的话，违例修复点过多，极大地增加了修复迭代周期，导致芯片设计效率低。
进一步地，在本申请的实施例中，时序分析装置可以先基于第一电压降分析结果获得所有电压降违例单元对应的电压降值，从而基于这些电压降值进行后续其他分析处理，以更加准确的确定出电路中的违例单元。
可以理解的是，如果第一电压降分析结果表征初始设计电路中并不存在电压降违例单元，也就是说可以待设计芯片能够正常工作，且性能能够在满足预期功能需求，那么可以对待设计芯片对应的初始设计电路进行其他验证处理，如布局布线验证，以确保电路单元cell之间的连线间距、连线宽度满足工艺要求；以及电气性能验证，以检查电路短路和开路等电气规则违例。
进一步地，在本申请的实施例中，时序分析装置在确定初始设计电路中存在电压降违例单元，并获取所有电压降违例单元对应的电压降值之后，可以进一步基于电压降值对所有电压降违例单元做时序分析处理。
步骤205、根据第一电压降值对第一电压降违例单元进行时序分析处理，得到第一电压降违例单元对应的第一延迟变化值。
在本申请的实施例中，时序分析装置在获取到所有电压降违例单元对应的电压降值之后，可以根据电压降值对所有电压降违例单元进行时序分析处理，以确定出所有电压降违例单元对应的延迟变化值。
需要说明的是，在本申请的实施例中，存在有电压违例单元对应的功能模块组的工作频率可能是符合预期标准工频的情况，也就是说，功能模块组虽然存在一定幅度的电压波动问题，但是并不影响其工作频率。针对此情况，时序分析装置可以利用EDA工具将电压降引起的变化反标到时序分析环境中。
具体地，EDA工具可以基于电压降值对所有电压降违例单元进行时序分析处理，以对电压降引起的时序变化进行分析，更加准确的确定出初始设计电路中的时序违例单元。也就是说，将电压问题转换为时序问题，以更加准确可靠的找出违例区域。
可选的，EDA工具可以利用静态时序分析(Static Timing Analysis，STA)元件对电压降违例单元做STA时序分析处理。具体的，EDA工具可以先利用STA时序分析元件计算出电压违例单元对应的延迟变化值。
更具体的，EDA工具中预先设置有计算电压降违例单元延迟变化值即cell_delay值，的公式代码文件，EDA工具可以将根据IR-Drop分析结果得到的电压违例单元对应的电压降值反标至STA时序分析元件，此时，STA时序分析元件可以调用计算延迟变化值的公式代码文件，计算出每个电压降违例单元所对应的延迟变化值。
进一步地，在本申请的实施例中，时序分析装置在进行时序分析处理得到所有电压降违例单元对应的延迟变化值之后，可以进一步基于延迟变化值生成初始设计电路对应的时序分析报告。
步骤206、基于第一延迟变化值生成初始设计电路对应的目标时序分析报告；其中，目标时序分析报告用于实现初始设计电路的时序修复处理。
在本申请的实施例中，时序分析装置在进行时序分析处理，得到所有电压降违例单元对应的延迟变化值之后，时序分析装置可以进一步基于延迟变化值生成初始设计电路对应的时序分析报告。
需要说明的是，在本申请的实施例中，时序分析装置在利用EDA工具经STA时序分析得到电压违例单元对应的延迟值之后，可以进一步利用利用EDA工具中的STA时序分析元件生成初始设计电路对应的时序分析报告。
具体的，EDA工具继续将计算出的延迟变化值再次反标至STA时序分析元件，STA时序分析元件可以基于该延迟变化值确定电压违例单元对应的时序余量，进而基于时序余量，按照预先设置生成目标时序分析报告。
可选的，在本申请的实施例中，目标时序分析报告中可以包含有每个电压违例单元对应的时序路径，时序余量(slack)，且报告中时序余量可以按照预先设置的从大到小输出。可见，基于目标时序分析报告可以确定待设计芯片电路中的时序违例单元，以实现初始设计电路的时序修复处理，
进一步地，在本申请的实施例中，基于目标时序分析报告实现初始设计电路的修复处理时，如果存在电压违例单元不满足预期时序设计要求，则驱使设计人员对其时序违例单元进行时序修复处理；如果电压违例单元均满足预期时序设计要求，则认为电压降之后，待设计芯片对应的初始设计电路的时序均满足要求，则可以对待设计芯片对应的初始设计电路进行布局布线验证，以及电气性能验证。
可见，在本申请的实施例中，为了更加准确可靠的确定出电路中存在的违例单元，时序分析装置能够在进行IR-Drop分析处理之后，将电压降引起的变化反标到时序分析环境中，对所有电压降违例单元进行时序分析处理，实现对电压降引起的时序变化进行分析，将电压问题转换为时序问题，以更加准确可靠的找出待设计芯片电路中的违例单元，进而实现对违例单元的时序修复处理，减少违例修复点，降低修复迭代周期，进一步提升了芯片设计效率。
本申请实施例提供了一种基于EDA工具的时序分析方法，时序分析装置可以通过EDA工具获取待设计芯片对应的预配置库文件、门级网表以及时序约束；根据预配置库文件、门级网表以及时序约束进行布局布线处理，得到初始设计电路；对初始设计电路进行电压降分析处理，得到第一电压降分析结果；若第一电压降分析结果表示初始设计电路中存在第一电压降违例单元，则获取第一电压降违例单元对应的第一电压降值；根据第一电压降值对第一电压降违例单元进行时序分析处理，得到第一电压降违例单元对应的第一延迟变化值；基于第一延迟变化值生成初始设计电路对应的目标时序分析报告；其中，目标时序分析报告用于实现初始设计电路的时序修复处理。也就是说，在本申请的实施例中，时序分析装置在通过EDA工具进行芯片电路设计时，可以在进行布局布线处理得到待设计芯片对应的初始设计电路之后，先对初始设计电路进行IR-Drop分析处理，如果分析结果表征该电路中存在电压降违例单元，那么可以提取电压降违例单元所对应的电压降值并进行时序分析处理，确定出电压降违例单元对应的延迟变化值，进而根据延迟变化值生成可以用于实现待设计芯片电路时序修复处理的目标时序分析报告。可见，在本申请中，待设计芯片电路的ECO修正处理方式，不在是直接根据电压变化调整电源网络结构以修复违例区域，而是通过将引起的电压变化即电压降值反标至时序分析环境，以更加准确可靠的找出违例区域，将较难处理的电压降ECO修复问题转化为时序ECO修复问题，有效克服了因布局布线密度过大而导致的IR-Drop违例区域不可修复的缺陷，提高了芯片设计效率，进一步确保了芯片功能的正确性。
基于上述实施例，在本申请的另一实施例中，图3为本申请实施例提出的时序分析方法的实现流程示意图二，如图3所示，在本申请的实施例中，时序分析装置对初始设计电路进行电压降分析处理，得到第一电压降分析结果的方法可以包括以下步骤：
步骤203a、检测初始设计电路中全部功能模块组对应的全部电压降值；其中，一个功能模块组对应一个电压降值。
步骤203b、若全部电压降值中的至少一个电压降值不满足合格压降范围，则确定第一电压降分析结果为存在电压降违例单元。
步骤203c、若电压降值均满足合格压降值范围，则确定第一电压降分析结果为不存在电压降违例单元。
在本申请的实施例中，在本申请的实施例中，时序分析装置在利用EDA工具在完成布局布线处理，得到初始设计电路之后，可以进一步对该初始设计电路进行IR-Drop分析处理，以找出初始设计电路中存在的电压降违例单元。
需要说明的是，在本申请的实施例中，为了找出待设计芯片电路中存在的电压降违例点，时序分析装置可以先利用EDA工具对初始设计电路中全部功能模块组对应的全部电压降值进行检测，以基于电压降值进一步确定出初始设计电路中存在的电压降违例单元；其中，每个功能模块组分别对应一个电压降值。
具体地，时序分析装置可以预先根据实际需要适应性的设置待设计芯片对应的标准工作电压，然后在完成布局布线得到初始设计电路之后，利用EDA工具实时检测各功能模块组对应的当前工作电压，当前工作电压与标准工作电压的差值即为电压降值。
进一步地，EDA工具可以对得到的全部功能模块组的电压降值进行判断处理，以确定其是否满足预先设置的合格压降范围，从而得到第一电压降分析结果。
可选的，如果得到的全部功能模块对应的全部电压降值中存在至少一个不满足合格压降范围的电压降值，即表明待设计芯片不能满足预期功能要求，第一电压降分析结果为初始设计电路中存在电压降违例单元，芯片可能不能正常工作。
可选的，如果得到的所有功能模块对应的电压降值均满足合格压降范围，即表明待设计芯片满足预期功能要求，第一电压降分析结果为初始设计电路中不存在电压降违例单元，芯片能够正常工作。
示例性的，假定待设计芯片标准工作电压为0.8V，合格压降值范围为-0.05，利用EDA工具在进行初始设计电路的IR-Drop分析处理时，如果EDA工具检测到待设计芯片电路中的某一局部区域，或者全局区域的当前工作电压均小于0.75V，即存在电压降值并不满足合格压降值范围，那么第一电压降分析结果为初始设计电路中存在电压降违例单元，芯片可能不能正常工作；否则，第一电压降分析结果为并不存在电压降违例单元。
进一步的，如果基于IR-Drop分析处理得出初始设计电路中并不存在电压降违例单元，那么表明待设计芯片的电压变化满足要求，这时候可以结束IR-Drop分析流程，然后执行其他检查；如，进行所述初始设计电路的布局布线验证和电气性能验证处理(步骤207)。
本申请实施例提供了一种基于EDA工具的时序分析方法，时序分析装置再利用EDA工具在进行电路布局布线处理得到芯片初始设计电路之后，可以通过对初始设计电路进行IR-Drop分析处理，准确的找出该电路中存在的电压降违例单元，以通过对违例单元的修正处理使芯片满足预期功能要求。
基于上述实施例，在本申请的另一实施例中，图4为本申请实施例提出的时序分析方法的实现流程示意图三，如图4所示，在本申请的实施例中，时序分析装置基于第一延迟变化值生成初始设计电路对应的目标时序分析报告之后，即步骤206之后，时序分析装置进行时序分析的方法可以包括以下步骤：
步骤208、根据目标时序分析报告判断初始设计电路中是否存在时序违例单元。
在本申请的实施例中，在生成初始设计电路对应的目标时序分析报告之后，时序分析装置可以基于目标时序分析报告判断初始设计电路中是否存在时序问题，即是否存在时序违例单元。
需要说明的是，在本申请的实施例中，为了找出待设计芯片电路中存在的时序违例点，时序分析装置可以利用EDA工具先获取目标时序分析报告中所有电压降违例单元对应的时序余量，以基于时序余量进一步确定出初始设计电路中存在的时序违例单元。
具体地，EDA工具可以获取待设计芯片对应的合格时序范围，然后对全部电压违例单元对应的全部时序余量进行判断，以确定其是否满足预先设置的合格时序范围。
需要说明的是，在本申请的实施例中，合格时序范围表示预先设定的用于判断电压降违例单元是否还存在时序问题的衡量指标。可选的，合格时序范围也可以设定为一个大于零的预设阈值。例如，预设阈值的典型值可以设置为1纳秒(ns)，本申请实施例不作具体限定。
可选的，当全部时序余量都大于预设阈值时，意味着全部时序余量均满足合格时序范围，表示该电压违例单元所对应的时序路径满足时序约束条件，即初始设计电路中并不存在时序违例单元，芯片能够满足预期功能要求。
可选的，当全部时序余量中存在至少一个时序余量小于预设阈值时，意味着存在时序余量不满足合格时序范围，表示存在电压违例单元所对应的时序路径不满足时序约束条件，即表明初始设计电路中存在时序违例单元。
进一步地，在本申请的实施例中，时序分析装置可以进一步根据时序违例单元的判定结果确定是否进行时序修正处理。
步骤209、若判定存在时序违例单元，则根据时序违例单元生成时序优化信息。
步骤210、接收工程变更指令，并响应工程变更指令，根据时序优化信息对初始设计电路进行时序修复处理，得到修正后设计电路。
在本申请的实施例中，时序分析装置在根据时序余量对初始设计电路是否存在时序违例单元进行判断处理之后，如果判定存在时序违例单元，那么可以进一步基于时序违例单元生成时序优化信息，并基于时序优化信息对初始设计电路进行时序修复处理。
需要说明的是，在本申请的实施例中，如果初始设计电路中存在时序违例单元，那么表明待设计芯片的时序变化不满足预期功能要求，那么便需要对初始设计电路进行修复处理。具体的，时序分析装置可以根据时序违例单元生成时序优化信息，进而利用时序优化信息进行时序修复处理。
可以理解的是，时序优化信息可以用于快速进行时序优化操作。在本申请的实施例中，时序分析装置利用EDA工具可以先确定出所有时序违例单元对应的时序余量(slack)，进而根据时序余量确定出时序违例单元对应的时序优化信息。
进一步地，在本申请的实施例中，在基于时序余量确定出时序优化信息之后，EDA工具便可以执行工程变更ECO指令，利用时序优化信息对初始设计电路中的时序违例单元进行时序修复处理。
具体的，在得到时序优化信息之后，时序分析装置可以基于用户在EDA工具栏的相关操作接收到工程变更ECO指令，进而响应该ECO指令，利用时序优化信息对初始设计电路进行时序修复处理，进而得到修正后设计电路。
可以理解的是，时序分析装置对初始设计电路的修复处理为物理修复，即利用EDA工具对时序违例单元的布局布线进行适应性的自动重新调整，以得到满足预期功能要求的待设计芯片。
进一步地，在本申请的实施例中，时序分析装置在利用EDA工具进行STA时序分析处理之后，如果基于目标时序分析报告得出初始设计电路中并不存在时序违例单元，那么表明待设计芯片的时序变化满足时序要求，这时候可以结束时序分析流程，然后执行其他检查；如，进行所述初始设计电路的布局布线验证和电气性能验证处理。
可见，通过目标时序分析报告，可以准确快速定位初始设计电路中的时序违例的根源，以快速进行电路优化调整，修复迭代周期短，进一步节约了整个芯片设计的时间。
进一步地，在本申请的实施例中，EDA工具在执行ECO指令对初始设计电路进行时序修复处理，得到待设计芯片对应的修正后设计电路之后，时序分析装置可以利用EDA工具对新得到的修正后设计电路再次进行IR-Drop分析处理和STA时序分析处理，以确定修正后设计电路时序是否还存在时序违例单元，判断待设计芯片是否满足预期功能要求。
具体的，EDA工具对修正后设计电路再次进行IR-Drop分析处理，得到第二IR-Drop分析结果，如果第二IR-Drop分析结果为所述初始设计电路中存在第二电压降违例单元，则继续对第二电压降违例单元对应的第二电压降值进行时序分析处理，得到第二电压降违例单元对应的第二延迟变化值；如果第二IR-Drop分析结果为所述初始设计电路中不存在第二电压降违例单元，则进行其他验证处理。
进一步地，基于第二延迟变化值更新目标时序分析报告，得到更新后时序分析报告，如果根据更新后时序分析报告判定待设计芯片不存在时序违例单元，则对修正后设计电路进行版图显示。
可见，在完成一次ECO时序修复处理之后，后端设计工具便可以迭代至下一轮继续进行IR-Drop分析处理和STA时序分析。如果基于修正后设计电路对应的时序分析报告判定仍然存在时序违例单元，那么便继续进行ECO时序修复处理，直到获得的时序报告表明不存在时序违例单元为止，此时便可以对最终得到的修正后设计电路进行显示，即输出版图。
示例性的，图5为本申请实施例提出的ECO修复流程示意图，如图1所示，时序分析装置按照常规流程先执行：数据准备(步骤301)；布局规划(步骤302)；电源网络设计(步骤303)；布局布线(步骤304)；IR-Drop分析(步骤305)以及判断是否存在IR-Drop违例区域(步骤306)；进一步地，如果判定存在电压降违例区域，则先获取电压降违例单元对应的实际电压降值(步骤307)；并将电压降值反标至STA时序分析元件进行静态时序分析，最终生成目标时序分析报告(步骤308)；从而基于目标静态时序分析报告对时序违例进行ECO(步骤309)；经过对修正后芯片电路反复的IR-Drop分析和STA时序分析，直至最终得到的电路不再存在及时序问题，则进入后端设计常规流程中的其他验证阶段(步骤310)、后续签核(步骤311)以及流片(步骤312)。
本申请实施例提供了一种基于EDA工具的时序分析方法，时序分析装置在通过EDA工具进行芯片电路设计时，可以在进行布局布线处理得到待设计芯片对应的初始设计电路之后，先对初始设计电路进行IR-Drop分析处理，如果分析结果表征该电路中存在电压降违例单元，那么可以提取电压降违例单元所对应的电压降值并进行时序分析处理，确定出电压降违例单元对应的延迟变化值，进而根据延迟变化值生成可以用于实现待设计芯片电路时序修复处理的目标时序分析报告。可见，在本申请中，待设计芯片电路的ECO修正处理方式，不在是直接根据电压变化调整电源网络结构以修复违例区域，而是通过将引起的电压变化即电压降值反标至时序分析环境，以更加准确可靠的找出违例区域，将较难处理的电压降ECO修复问题转化为时序ECO修复问题，有效克服了因布局布线密度过大而导致的IR-Drop违例区域不可修复的缺陷，提高了芯片设计效率，进一步确保了芯片功能的正确性。
基于上述实施例，在本申请的另一实施例中，图6为本申请实施例提出的时序分析装置的组成结构示意图一，如图6所示，本申请实施例提出的时序分析装置10可以包括获取单元11，第一处理单元12，第二处理单元13，第三处理单元14，生成单元15，判断单元16，第四处理单元17，第五处理单元18以及显示单元19，
所述获取单元11，用于获取待设计芯片对应的预配置库文件、门级网表以及时序约束；
所述第一处理单元12，用于根据所述预配置库文件、所述门级网表以及所述时序约束进行布局布线处理，得到初始设计电路；
所述第二处理单元13，用于对所述初始设计电路进行电压降分析处理，得到第一电压降分析结果；
所述获取单元11，还用于若所述第一电压降分析结果为所述初始设计电路中存在第一电压降违例单元，则获取所述第一电压降违例单元对应的第一电压降值；
所述第三处理单元14，用于根据所述第一电压降值对所述第一电压降违例单元进行时序分析处理，得到所述第一电压降违例单元对应的第一延迟变化值；
所述生成单元15，用于基于所述第一延迟变化值生成所述初始设计电路对应的目标时序分析报告；其中，所述目标时序分析报告用于实现所述初始设计电路的时序修复处理。
进一步地，在本申请的实施例中，所述第二处理单元13，具体用于检测所述初始设计电路中全部功能模块组对应的全部电压降值；其中，一个功能模块组对应一个电压降值；以及若所述全部电压降值中的至少一个电压降值不满足合格压降范围，则确定所述第一电压降分析结果为存在所述电压降违例单元；以及若所述电压降值均满足所述合格压降范围，则确定所述第一电压降分析结果为不存在所述电压降违例单元。
进一步地，在本申请的实施例中，所述第三处理单元14，具体用于将所述第一电压降值反标至STA元件；以及利用所述STA元件对所述第一电压降违例单元进行所述时序分析处理，得到所述第一延迟变化值。
进一步地，在本申请的实施例中，所述判断单元16，用于在基于所述第一延迟变化值生成所述初始设计电路对应的目标时序分析报告之后，根据所述目标时序分析报告判断所述初始设计电路中是否存在时序违例单元。
进一步地，在本申请的实施例中，所述生成单元15，还用于若判定存在所述时序违例单元，则根据所述时序违例单元生成时序优化信息。
进一步地，在本申请的实施例中，所述第四处理单元17，用于响应所述工程变更指令，根据所述时序优化信息对所述初始设计电路进行所述时序修复处理，得到修正后设计电路。
进一步地，在本申请的实施例中，所述判断单元16，具体用于基于所述目标时序分析报告确定全部电压降违例单元对应的全部时序余量；其中，一个电压降违例单元对应一个时序余量；以及若所述全部时序余量中的至少一个时序余量不满足合格时序范围，则判定存在所述时序违例单元；以及若所述时序余量均满足所述合格时序范围，则判定不存在所述时序违例单元。
进一步地，在本申请的实施例中，所述生成单元15，还具体用于获取所述时序违例单元对应的所述至少一个时序余量；以及根据所述至少一个时序余量确定所述时序优化信息。
进一步地，在本申请的实施例中，所述第五处理单元18，用于在根据所述目标时序分析报告判断所述初始设计电路中是否存在时序违例单元之后，若判定不存在所述时序违例单元，则继续进行所述初始设计电路的布局布线验证处理和电气性能验证处理。
进一步地，在本申请的实施例中，所述第二处理单元13，还用于在根据所述时序优化信息对所述初始设计电路进行所述时序修复处理，得到修正后设计电路之后，对所述修正后设计电路再次进行所述电压降分析处理，得到第二电压降分析结果。
进一步地，在本申请的实施例中，所述第三处理单元14，还用于若所述第二电压降分析结果为所述修正后设计电路中存在第二电压降违例单元，则继续基于所述第二电压降值对所述第二电压降违例单元进行所述时序分析处理，得到所述第二电压降违例单元对应的第二延迟变化值。
进一步地，在本申请的实施例中，所述生成单元15，还用于基于所述第二延迟变化值更新所述目标时序分析报告，得到更新后时序分析报告。
进一步地，在本申请的实施例中，所述显示单元19，用于若所述更新后时序分析报告中不存在所述时序违例单元，则对所述修正后设计电路进行版图显示。
进一步地，在本申请的实施例中，所述第五处理单元18，还用于在对所述初始设计电路进行电压降分析处理，得到第一电压降分析结果之后，若所述第一电压降分析结果表示不存在所述电压降违例单元，则继续进行所述初始设计电路的布局布线验证处理和电气性能验证处理。
在本申请的实施例中，进一步地，图7为本申请实施例提出的时序分析装置的组成结构示意图二，如图7所示，本申请实施例提出的时序分析装置10还可以包括处理器110、存储有处理器110可执行指令的存储器111，进一步地，时序分析装置10还可以包括通信接口112，和用于连接处理器110、存储器111以及通信接口112的总线113。
在本申请的实施例中，上述处理器110可以为特定用途集成电路(ApplicationSpecific Integrated Circuit，ASIC)、数字信号处理器(Digital Signal Processor，DSP)、数字信号处理装置(Digital Signal Processing Device，DSPD)、可编程逻辑装置(ProgRAMmable Logic Device，PLD)、现场可编程门阵列(Field ProgRAMmable GateArray，FPGA)、中央处理器(Central Processing Unit，CPU)、控制器、微控制器、微处理器中的至少一种。可以理解地，对于不同的设备，用于实现上述处理器功能的电子器件还可以为其它，本申请实施例不作具体限定。时序分析装置10还可以包括存储器111，该存储器111可以与处理器110连接，其中，存储器111用于存储可执行程序代码，该程序代码包括计算机操作指令，存储器111可能包含高速RAM存储器，也可能还包括非易失性存储器，例如，至少两个磁盘存储器。
在本申请的实施例中，总线113用于连接通信接口112、处理器110以及存储器111以及这些器件之间的相互通信。
在本申请的实施例中，存储器111，用于存储指令和数据。
进一步地，在本申请的实施例中，上述处理器110，用于获取待设计芯片对应的预配置库文件、门级网表以及时序约束；根据预配置库文件、门级网表以及时序约束进行布局布线处理，得到初始设计电路；对初始设计电路进行电压降分析处理，得到第一电压降分析结果；若第一电压降分析结果表示初始设计电路中存在第一电压降违例单元，则获取第一电压降违例单元对应的第一电压降值；根据第一电压降值对第一电压降违例单元进行时序分析处理，得到第一电压降违例单元对应的第一延迟变化值；基于第一延迟变化值生成初始设计电路对应的目标时序分析报告；其中，目标时序分析报告用于实现初始设计电路的时序修复处理。
在实际应用中，上述存储器110可以是易失性存储器(volatile memory)，例如随机存取存储器(Random-Access Memory，RAM)；或者非易失性存储器(non-volatilememory)，例如只读存储器(Read-Only Memory，ROM)，快闪存储器(flash memory)，硬盘(Hard Disk Drive，HDD)或固态硬盘(Solid-State Drive，SSD)；或者上述种类的存储器的组合，并向处理器110提供指令和数据。
另外，在本实施例中的各功能模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。
集成的单元如果以软件功能模块的形式实现并非作为独立的产品进行销售或使用时，可以存储在一个计算机可读取存储介质中，基于这样的理解，本实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或processor(处理器)执行本实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read OnlyMemory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
本申请实施例提供了一种基于EDA工具的时序分析装置，该时序分析装置在通过EDA工具进行芯片电路设计时，可以在进行布局布线处理得到待设计芯片对应的初始设计电路之后，先对初始设计电路进行IR-Drop分析处理，如果分析结果表征该电路中存在电压降违例单元，那么可以提取电压降违例单元所对应的电压降值并进行时序分析处理，确定出电压降违例单元对应的延迟变化值，进而根据延迟变化值生成可以用于实现待设计芯片电路时序修复处理的目标时序分析报告。可见，在本申请中，待设计芯片电路的ECO修正处理方式，不在是直接根据电压变化调整电源网络结构以修复违例区域，而是通过将引起的电压变化即电压降值反标至时序分析环境，以更加准确可靠的找出违例区域，将较难处理的电压降ECO修复问题转化为时序ECO修复问题，有效克服了因布局布线密度过大而导致的IR-Drop违例区域不可修复的缺陷，提高了芯片设计效率，进一步确保了芯片功能的正确性。
本申请实施例提供一种计算机可读存储介质，其上存储有程序，该程序被处理器执行时实现如上所述的时序分析方法。
具体来讲，本实施例中的时序分析方法对应的程序指令可以被存储在光盘，硬盘，U盘等存储介质上，当存储介质中的与计算方法对应的程序指令被一电子设备读取或被执行时，包括如下步骤：
获取待设计芯片对应的预配置库文件、门级网表以及时序约束；
根据所述预配置库文件、所述门级网表以及所述时序约束进行布局布线处理，得到初始设计电路；
对所述初始设计电路进行电压降分析处理，得到第一电压降分析结果；
若所述第一电压降分析结果表示所述初始设计电路中存在第一电压降违例单元，则获取所述第一电压降违例单元对应的第一电压降值；
根据所述第一电压降值对所述第一电压降违例单元进行时序分析处理，得到所述第一电压降违例单元对应的第一延迟变化值；
基于所述第一延迟变化值生成所述初始设计电路对应的目标时序分析报告；其中，所述目标时序分析报告用于实现所述初始设计电路的时序修复处理。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用硬件实施例、软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的实现流程示意图和/或方框图来描述的。应理解可由计算机程序指令实现流程示意图和/或方框图中的每一流程和/或方框、以及实现流程示意图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在实现流程示意图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在实现流程示意图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在实现流程示意图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。以上所述，仅为本申请的较佳实施例而已，非用于限定本申请的保护范围。
Claims (12)
1.一种基于电子设计自动化EDA工具时序分析方法，其特征在于，所述方法包括：
获取待设计芯片对应的预配置库文件、门级网表以及时序约束；
根据所述预配置库文件、所述门级网表以及所述时序约束进行布局布线处理，得到初始设计电路；
对所述初始设计电路进行电压降分析处理，得到第一电压降分析结果；
若所述第一电压降分析结果表示所述初始设计电路中存在第一电压降违例单元，则获取所述第一电压降违例单元对应的第一电压降值；
根据所述第一电压降值对所述第一电压降违例单元进行时序分析处理，得到所述第一电压降违例单元对应的第一延迟变化值；
基于所述第一延迟变化值生成所述初始设计电路对应的目标时序分析报告；其中，所述目标时序分析报告用于实现所述初始设计电路的时序修复处理。
2.根据权利要求1所述的方法，其特征在于，所述对所述初始设计电路进行电压降分析处理，得到第一电压降分析结果，包括：
检测所述初始设计电路中全部功能模块组对应的全部电压降值；其中，一个功能模块组对应一个电压降值；
若所述全部电压降值中的至少一个电压降值不满足合格压降范围，则确定所述第一电压降分析结果为存在所述电压降违例单元；
若所述电压降值均满足所述合格压降范围，则确定所述第一电压降分析结果为不存在所述电压降违例单元。
3.根据权利要求1所述的方法，其特征在于，所述根据所述第一电压降值对所述第一电压降违例单元进行时序分析处理，得到所述第一电压降违例单元对应的第一延迟变化值，包括：
将所述第一电压降值反标至静态时序分析STA元件；
利用所述STA元件对所述第一电压降违例单元进行所述时序分析处理，得到所述第一延迟变化值。
4.根据权利要求1所述的方法，其特征在于，所述基于所述第一延迟变化值生成所述初始设计电路对应的目标时序分析报告之后，所述方法还包括：
根据所述目标时序分析报告判断所述初始设计电路中是否存在时序违例单元；
若判定存在所述时序违例单元，则根据所述时序违例单元生成时序优化信息；
接收工程变更指令，并响应所述工程变更指令，根据所述时序优化信息对所述初始设计电路进行所述时序修复处理，得到修正后设计电路。
5.根据权利要求4所述的方法，其特征在于，所述根据所述目标时序分析报告判断所述初始设计电路中是否存在时序违例单元，包括：
基于所述目标时序分析报告确定全部电压降违例单元对应的全部时序余量；其中，一个电压降违例单元对应一个时序余量；
若所述全部时序余量中的至少一个时序余量不满足合格时序范围，则判定存在所述时序违例单元；
若所述时序余量均满足所述合格时序范围，则判定不存在所述时序违例单元。
6.根据权利要求5所述的方法，其特征在于，所述根据所述时序违例单元生成时序优化信息，包括：
获取所述时序违例单元对应的所述至少一个时序余量；
根据所述至少一个时序余量确定所述时序优化信息。
7.根据权利要求4所述的方法，其特征在于，所述根据所述目标时序分析报告判断所述初始设计电路中是否存在时序违例单元之后，所述方法还包括：
若判定不存在所述时序违例单元，则继续进行所述初始设计电路的布局布线验证处理和电气性能验证处理。
8.根据权利要求4所述的方法，其特征在于，所述根据所述时序优化信息对所述初始设计电路进行所述时序修复处理，得到修正后设计电路之后，所述方法还包括：
对所述修正后设计电路再次进行所述电压降分析处理，得到第二电压降分析结果；
若所述第二电压降分析结果为所述修正后设计电路中存在第二电压降违例单元，则继续基于所述第二电压降值对所述第二电压降违例单元进行所述时序分析处理，得到所述第二电压降违例单元对应的第二延迟变化值；
基于所述第二延迟变化值更新所述目标时序分析报告，得到更新后时序分析报告；
若所述更新后时序分析报告中不存在所述时序违例单元，则对所述修正后设计电路进行版图显示。
9.根据权利要求2所述的方法，其特征在于，所述对所述初始设计电路进行电压降分析处理，得到第一电压降分析结果之后，所述方法还包括：
若所述第一电压降分析结果表示不存在所述电压降违例单元，则继续进行所述初始设计电路的布局布线验证处理和电气性能验证处理。
10.一种基于EDA工具的时序分析装置，其特征在于，所述时序分析装置包括获取单元，第一处理单元，第二处理单元，第三处理单元以及生成单元，
所述获取单元，用于获取待设计芯片对应的预配置库文件、门级网表以及时序约束；
所述第一处理单元，用于根据所述预配置库文件、所述门级网表以及所述时序约束进行布局布线处理，得到初始设计电路；
所述第二处理单元，用于对所述初始设计电路进行电压降分析处理，得到第一电压降分析结果；
所述获取单元，还用于若所述第一电压降分析结果表示所述初始设计电路中存在第一电压降违例单元，则获取所述第一电压降违例单元对应的第一电压降值；
所述第三处理单元，用于根据所述第一电压降值对所述第一电压降违例单元进行时序分析处理，得到所述第一电压降违例单元对应的第一延迟变化值；
所述生成单元，用于基于所述第一延迟变化值生成所述初始设计电路对应的目标时序分析报告；其中，所述目标时序分析报告用于实现所述初始设计电路的时序修复处理。
11.一种基于EDA工具的时序分析装置，其特征在于，所述时序分析装置包括处理器、存储有所述处理器可执行指令的存储器，当所述指令被所述处理器执行时，实现如权利要求1-9任一项所述的方法。
12.一种计算机可读存储介质，其上存储有程序，应用于时序分析装置中，其特征在于，所述程序被处理器执行时，实现如权利要求1-9任一项所述的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202010997267.8A CN112100959A (zh) | 2020-09-21 | 2020-09-21 | 基于eda工具的时序分析方法、装置及存储介质 |
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| CN202010997267.8A CN112100959A (zh) | 2020-09-21 | 2020-09-21 | 基于eda工具的时序分析方法、装置及存储介质 |
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Family
ID=73756402
Family Applications (1)
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| CN202010997267.8A Pending CN112100959A (zh) | 2020-09-21 | 2020-09-21 | 基于eda工具的时序分析方法、装置及存储介质 |
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| CN (1) | CN112100959A (zh) |
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| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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