TWI813401B - 靜態時序分析方法及靜態時序分析系統 - Google Patents

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Abstract

本發明公開一種靜態時序分析方法及靜態時序分析系統。靜態時序分析方法包括：取得描述多個標準元件的一標準元件庫檔案；對標準元件庫檔案進行電路結構分析以從該些標準元件中找出一目標序向元件，該目標序向元件包括邏輯閘、選擇電路及暫存器電路；執行邏輯測試程序以找出存在非互相可控制關係的腳位組合，並將該標準元件庫檔案中與腳位組合相關的該些時序限制視為冗餘時序限制以從標準元件庫檔案中移除，以產生優化標準元件庫檔案；以及依據優化標準元件庫檔案對目標電路設計進行靜態時序分析。

Description

靜態時序分析方法及靜態時序分析系統
本發明涉及一種靜態時序分析方法及靜態時序分析系統，特別是涉及一種可減少冗餘時序限制的靜態時序分析方法及靜態時序分析系統。
靜態時序分析(Static Timing Analysis, STA)在積體電路(Integrated Circuit, IC)量產中可用於評估正確的晶片操作速度及確認晶片是否可正常使用與量產。然而，錯誤的STA將對晶片運作影響。
例如，當為了符合STA中錯誤的時序限制而對晶片設計進行修改時，將造成晶片在效能、功耗及面積(Performance-Power-Area, PPA)下降，影響晶片競爭力，更浪費了修正晶片設計所需的成本。
此外，不論是使用電腦輔助或人工偵錯方法，只能從輸入STA的電路架構中判斷是否有任何腳位關係造成冗餘時序限制(Redundant Timing Constraint)，對於具有上千顆電路的標準元件庫檔案而言將非常耗時，且不易發現。
本發明所要解決的技術問題在於，針對現有技術的不足提供一種可減少冗餘時序限制的靜態時序分析方法及靜態時序分析系統。
為了解決上述的技術問題，本發明所採用的其中一技術方案是提供一種靜態時序分析方法，其包括：取得描述多個標準元件(standard cell)的一標準元件庫(standard cell library)檔案，其中，該標準元件庫檔案定義與該些標準元件相關的多個時序限制(timing constrain)；對該標準元件庫檔案進行電路結構分析(Topology Mapping)，以從該些標準元件中找出至少一目標序向元件，其中，該至少一目標序向元件各包括依序連接的一邏輯閘、一選擇電路及一暫存器電路，該邏輯閘具有多個第一輸入端，該選擇電路具有一選擇端；針對該至少一目標序向元件中的每一個，執行一邏輯測試程序，以找出該些第一輸入端與該選擇端之間存在一非互相(Mutual Non-controllable)可控制關係的至少一腳位組合；根據所得到的該至少一腳位組合，將該標準元件庫檔案中與該至少一腳位組合相關的該些時序限制視為冗餘時序限制，並從該標準元件庫檔案中移除，以產生一優化標準元件庫檔案；以及依據該優化標準元件庫檔案對一目標電路設計進行一靜態時序分析，以得到該目標電路設計之一關鍵路徑的資料。
為了解決上述的技術問題，本發明所採用的另外一技術方案是提供一種用於積體電路佈局的時序分析系統，包括記憶體及處理器。記憶體經配置以儲存複數電腦可執行指令。處理器電性耦接於該記憶體，且經配置以擷取並執行該等電腦可執行指令，以執行靜態時序分析方法，該靜態時序分析方法包括：取得描述多個標準元件(standard cell)的一標準元件庫(standard cell library)檔案，其中，該標準元件庫檔案定義與該些標準元件相關的多個時序限制(timing constrain)；對該標準元件庫檔案進行電路結構分析(Topology Mapping)，以從該些標準元件中找出至少一目標序向元件，其中，該至少一目標序向元件各包括依序連接的一邏輯閘、一選擇電路及一暫存器電路，該邏輯閘具有多個第一輸入端，該選擇電路具有一選擇端；針對該至少一目標序向元件中的每一個，執行一邏輯測試程序，以找出該些第一輸入端與該選擇端之間存在一非互相(Mutual Non-controllable)可控制關係的至少一腳位組合；根據所得到的該至少一腳位組合，將該標準元件庫檔案中與該至少一腳位組合相關的該些時序限制視為冗餘時序限制，並從該標準元件庫檔案中移除，以產生一優化標準元件庫檔案；以及依據該優化標準元件庫檔案對一目標電路設計進行一靜態時序分析，以得到該目標電路設計之一關鍵路徑的資料。
本發明的其中一有益效果在於，本發明所提供的靜態時序分析方法及靜態時序分析系統，能有效找出先前電路設計中因冗餘時序限制導致需要修正的電路元件，進而減少偵錯及反覆修改電路的時程，因此可加速開發時程，兼具高可靠度與高效率。
此外，可避免為了冗餘時序限制進行修正導致的效能、功耗及面積(Performance-Power-Area, PPA)下降，更可避免浪費了修正晶片設計所需的成本。
另一方面，在移除冗餘時序限制後得到的優化標準元件庫將可以提供給所有使用相同標準元件庫的電路設計來重複使用，使資料具備可重複使用性。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
以下是通過特定的具體實施例來說明本發明所公開有關“靜態時序分析方法及靜態時序分析系統”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不背離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
圖1為本發明一實施例的靜態時序分析系統的功能方塊圖。參閱圖1所示，本發明一實施例提供一種靜態時序分析系統1，其包括記憶體10、處理器11、網路單元12、儲存單元13及輸入輸出介面14。上述的元件可藉由例如，但不限於匯流排15與彼此進行通訊。
記憶體10為可用以儲存資料的任何儲存裝置，可例如為但不限於隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read only memory；ROM)、快閃記憶體、硬碟或其他可用以儲存資料的儲存裝置。記憶體10配置以至少儲存複數電腦可讀取指令100。於一實施例中，記憶體10亦可用以儲存處理器11進行運算時產生的暫存資料。
處理器11電性耦接於記憶體10，配置以自記憶體10存取電腦可讀取指令100，以執行下文提到的靜態時序分析方法的各個步驟。
其中，網路單元12配置以在處理器11的控制下進行網路的存取。儲存單元13可為例如，但不限於磁碟或光碟，以在處理器11的控制下儲存資料或是指令。輸入輸出單元14為可由使用者操作以與處理器11通訊，進行資料的輸入與輸出。
圖2為本發明一實施例的靜態時序分析方法的流程圖。圖2提供一種靜態時序分析方法，其可應用於圖1所示的靜態時序分析系統1中，或由其他硬體元件如資料庫、一般處理器、計算機、伺服器、或其他具特定邏輯電路的獨特硬體裝置或具特定功能的設備來實作，如將程式碼和處理器/晶片整合成獨特硬體。更詳細地說，靜態時序分析方法可使用電腦程式實現，以控制靜態時序分析系統1的各元件。其中，電腦程式可儲存於一非暫態電腦可讀取記錄媒體中，例如唯讀記憶體、快閃記憶體、軟碟、硬碟、光碟、隨身碟、磁帶、可由網路存取之資料庫或熟悉此技藝者可輕易思及具有相同功能之電腦可讀取記錄媒體。
參閱圖2所示，本發明一實施例提供一種用於靜態時序分析的餘量校正方法，其包括下列步驟：
步驟S20：取得描述多個標準元件(standard cell)的一標準元件庫(standard cell library)檔案。其中，標準元件庫檔案101可儲存於記憶體10中，且用於定義與該些標準元件相關的多個時序限制(timing constrain)。
詳細而言，標準元件庫中的標準元件可分為兩大類，一類用來組成電路（如AND、OR等元件），另一類則在晶片實體佈局（Physical layout）時做輔助之功能。在電路設計流程中，標準元件庫提供使用者及積體電路設計自動化軟體必要的資訊，一般標準元件庫包括元件實體佈局（Physical layout）、邏輯（Logic）、時序（Timing）及功率（Power）等資訊。標準元件庫的時序資訊還進一步為包括元件延遲（Cell Delay）及時序限制（Timing Constraint）。
為了確保元件能夠正確的動作，序向元件（Sequential Cell）的輸入信號必須維持一段時間的穩定。而需要維持穩定的時間就是由時序限制來規範的，且時序限制將在靜態時序分析（Static Timing Analysis）中扮演重要的角色。
步驟S21：對標準元件庫檔案進行電路結構分析(Topology Mapping)，以從該些標準元件中找出至少一目標序向元件。
詳細而言，此步驟是通過電路檢查的方式，以結構分析找出具有特定特徵的目標序向元件，例如，具有多端輸入的暫存器電路。選擇此類暫存器電路的原因在於，其電路架構中的某些腳位可能存在非互相(Mutual Non-controllable)可控制關係，進而這些腳位對應於可能存在的部分冗餘時序限制。
可進一步參考圖3，其為本發明實施例的目標序向元件的功能方塊圖。如圖3所示，在本實施例中所提到的目標序向元件3包括依序連接的邏輯閘30、選擇電路32及暫存器電路34。其中，邏輯閘30具有第一輸入端301至30n，以及第一輸出端300，選擇電路32具有第二輸入端321、第三輸入端322、第二輸出端323及選擇端324，暫存器電路34具有第四輸入端341、時脈端342及輸出端out。
如圖3所示，第一輸出端300連接於第二輸入端321，第三輸入端322連接於掃描訊號SI，選擇電路32的選擇端324連接於一選擇訊號SE，暫存器電路34的時脈端342連接於時脈訊號CK。
在圖3的實施例中，暫存器電路34為一正反器(flip-flop, FF)，選擇電路32為多工器(multiplexer, mux)，邏輯閘30為反及閘(NAND gate)。但上述僅為舉例，本發明不限於此。邏輯閘30也可例如為實現其他數位邏輯的及閘、或閘、反閘、反或閘或互斥或閘。
此外，所謂的電路結構分析(Topology Mapping)，是先從標準元件庫檔案中找出元件實體佈局（Physical layout）檔案，例如，使用電路描述語言網表(Verilog’s netlist)來描述個別標準元件(Standard cell)之間的訊號連接關係的Verilog檔案，再從該檔案中找出電路元件（或模組）名稱、與該電路元件相關的訊號、訊號方向及腳位的相關描述，以通過從該些標準元件的電路架構中辨別出具有邏輯閘30、選擇電路32及暫存器電路34的目標序向元件3。
步驟S22：針對至少一目標序向元件中的每一個，執行邏輯測試程序，以找出該些第一輸入端與該選擇電路之間存在一非互相(Mutual Non-controllable)可控制關係的至少一腳位組合。在一些實施例中，邏輯測試程序102可以軟體的形式，例如通過電腦程式實現，且可儲存於記憶體10中。
可進一步參考圖4，其為根據本發明實施例的邏輯測試程序的流程圖。其中，邏輯測試程序包括下列步驟：
步驟S220：判斷第一輸入端中的每一個與選擇端之間的邏輯關係是否造成暫存器電路的輸出端無動作。
而在此步驟中，可例如將一測試訊號組以模擬的方式輸入第一輸入端301至30n及選擇端324，並判斷暫存器電路34的輸出端out的輸出訊號Q是否產生變化。在替代實施例中，可直接針對至少一目標序向元件的電路架構進行判斷，而可省略將一測試訊號組以模擬的方式輸入的方式，本發明不限於此。
需要說明的是，在圖3的實施例中，當選擇訊號SE為第一位準，例如，高位準時，選擇電路32可選擇第二輸入端321，以將第二輸入端321接收的訊號輸出至第二輸出端321。當選擇訊號SE為第二位準時，例如，低位準時，選擇電路32選擇第三輸入端322，以將第三輸入端321接收的掃描訊號SI輸出至第二輸出端321。然而，本發明不限於此，在其他的實施例中，第一位準也可以為低位準，而第二位準也可以為高位準。
也因此，當選擇訊號SE為第二位準時，不論在第一輸入端301至30n輸入何種訊號組合，均不會對輸出端out的輸出訊號Q產生任何變化，輸出訊號Q僅會與掃描訊號SI相關。換言之，此即所謂的第一輸入端(301、302…、或30n)及選擇端324之間存在非互相可控制關係。
響應於判斷造成暫存器電路34的輸出端out無動作，則邏輯測試程序進入步驟S221：判斷對應的第一輸入端及選擇端之間存在非互相可控制關係而作為至少一腳位組合的其中之一，並回到步驟S220判斷下一個輸入端。例如，當選擇端324的選擇訊號SE為低位準時，第一輸入端301與選擇端324為存在非互相可控制關係的腳位組合。
響應於判斷造成暫存器電路34的輸出端out發生變化，則邏輯測試程序進入步驟S222：判斷對應的輸入端及選擇端之間不存在非互相可控制關係，回到步驟S220判斷下一個輸入端。
步驟S23：根據所得到的至少一腳位組合，將標準元件庫檔案中與至少一腳位組合相關的該些時序限制視為冗餘時序限制，並從標準元件庫檔案中移除，以產生優化標準元件庫檔案。
例如，當選擇端324的選擇訊號SE為低位準時，與第一輸入端301與選擇端324相關的時序限制均視為可移除的冗餘時序限制，可據此修改標準元件庫檔案101。
步驟S24：依據優化標準元件庫檔案對目標電路設計進行靜態時序分析，以得到目標電路設計之關鍵路徑的資料。
本領域具有通常知識者應理解，靜態時序分析是用於在電路設計過程中，對數位電路的時序進行計算、預計的工作流程，以測量電路在不同工作階段的延遲，並測試電路在指定速率下運行的能力。
例如，在本發明的實施例中，目標電路設計可通過電路設計描述檔105來進行描述，且目標電路設計中可包含複數個訊號傳輸路徑，而在執行靜態時序分析(例如，以處理器11執行靜態時序分析工具103，並依據經優化的標準元件庫檔案101對目標電路進行分析)後，該些訊號傳輸路徑中會造成最大訊號傳輸延遲的路徑被視為關鍵路徑。而在此步驟中，則是通過模擬的方式得到關鍵路徑的相關資訊以作為時序分析結果104，且可儲存於記憶體10中。
[實施例的有益效果]
本發明的其中一有益效果在於，本發明所提供的靜態時序分析方法及靜態時序分析系統，能有效找出先前電路設計中因冗餘時序限制導致需要修正的電路元件，進而減少偵錯及反覆修改電路的時程，因此可加速開發時程，兼具高可靠度與高效率。
此外，可避免為了冗餘時序限制進行修正導致的效能、功耗及面積(Performance-Power-Area, PPA)下降，更可避免浪費了修正晶片設計所需的成本。
另一方面，在移除冗餘時序限制後得到的優化標準元件庫將可以提供給所有使用相同標準元件庫的電路設計來重複使用，使資料具備可重複使用性。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
1:靜態時序分析系統 10:記憶體 100:電腦可讀取指令 101:標準元件庫檔案 102:邏輯測試程序 103:靜態時序分析工具 104:時序分析結果 105:電路設計描述檔 11:處理器 12:網路單元 13:儲存單元 14:輸入輸出介面 3:目標序向元件 30:邏輯閘 300:第一輸出端 301、302、…、30n:第一輸入端 32:選擇電路 321:第二輸入端 322:第三輸入端 323:第二輸出端 324:選擇端 34:暫存器電路 341:第四輸入端 342:時脈端 out:輸出端 CK:時脈訊號 SE:選擇訊號 SI:掃描訊號 Q:輸出訊號
圖1為本發明實施例的靜態時序分析系統的功能方塊圖。
圖2為本發明實施例的靜態時序分析方法的流程圖。
圖3為根據本發明實施例繪示的目標序向元件的功能方塊圖。
圖4為根據本發明實施例的邏輯測試程序的流程圖。

Claims (10)

  1. 一種靜態時序分析方法，其包括： 取得描述多個標準元件(standard cell)的一標準元件庫(standard cell library)檔案，其中，該標準元件庫檔案定義與該些標準元件相關的多個時序限制(timing constrain)； 對該標準元件庫檔案進行電路結構分析(Topology Mapping)，以從該些標準元件中找出至少一目標序向元件，其中，該至少一目標序向元件各包括依序連接的一邏輯閘、一選擇電路及一暫存器電路，該邏輯閘具有多個第一輸入端，該選擇電路具有一選擇端； 針對該至少一目標序向元件中的每一個，執行一邏輯測試程序，以找出該些第一輸入端與該選擇端之間存在一非互相可控制(Mutual Non-controllable)關係的至少一腳位組合； 根據所得到的該至少一腳位組合，將該標準元件庫檔案中與該至少一腳位組合相關的該些時序限制視為冗餘時序限制，並從該標準元件庫檔案中移除，以產生一優化標準元件庫檔案；以及 依據該優化標準元件庫檔案對一目標電路設計進行一靜態時序分析，以得到該目標電路設計之一關鍵路徑的資料。
  2. 如請求項1所述的靜態時序分析方法，其中，該邏輯測試程序包括判斷該些第一輸入端中的每一個與該選擇端之間的邏輯關係是否造成該暫存器電路的一輸出端無動作。
  3. 如請求項2所述的靜態時序分析方法，其中，響應於判斷造成該暫存器電路的該輸出端無動作，則判斷對應的該第一輸入端及該選擇端之間存在該非互相可控制關係而作為該至少一腳位組合的其中之一。
  4. 如請求項2所述的靜態時序分析方法，其中，該邏輯測試程序還包括將一測試訊號組輸入該些第一輸入端及該選擇端，並判斷該暫存器電路的該輸出端的一輸出訊號是否產生變化。
  5. 如請求項2所述的靜態時序分析方法，其中，該至少一目標序向元件中，該邏輯閘還具有一第一輸出端，該選擇電路還具有一第二輸入端、一第三輸入端及一第二輸出端，該暫存器電路具有一第四輸入端及一時脈端，該第一輸出端連接於該第二輸入端，該選擇端連接於一選擇訊號，該第二輸出端連接於該第四輸入端，且該時脈端連接於一時脈訊號。
  6. 如請求項5所述的靜態時序分析方法，其中，該選擇訊號為一第一位準時，該選擇電路選擇該第二輸入端，該選擇訊號為一第二位準時，該選擇電路選擇該第三輸入端。
  7. 如請求項6所述的靜態時序分析方法，其中，當該選擇訊號為該第二位準時，該些第一輸入端與該選擇端之間存在該非互相可控制關係。
  8. 如請求項1所述的靜態時序分析方法，其中，該暫存器電路為一正反器(flipflop, FF)，該選擇電路為一多工器。
  9. 一種用於積體電路佈局的時序分析系統，包括： 一記憶體，配置以儲存複數電腦可執行指令；以及 一處理器，電性耦接於該記憶體，且配置以擷取並執行該等電腦可執行指令，以執行一靜態時序分析方法，該靜態時序分析方法包括： 取得描述多個標準元件(standard cell)的一標準元件庫(standard cell library)檔案，其中，該標準元件庫檔案定義與該些標準元件相關的多個時序限制(timing constrain)； 對該標準元件庫檔案進行電路結構分析(Topology Mapping)，以從該些標準元件中找出至少一目標序向元件，其中，該至少一目標序向元件各包括依序連接的一邏輯閘、一選擇電路及一暫存器電路，該邏輯閘具有多個第一輸入端，該選擇電路具有一選擇端； 針對該至少一目標序向元件中的每一個，執行一邏輯測試程序，以找出該些第一輸入端與該選擇端之間存在一非互相可控制(Mutual Non-controllable)關係的至少一腳位組合； 根據所得到的該至少一腳位組合，將該標準元件庫檔案中與該至少一腳位組合相關的該些時序限制視為冗餘時序限制，並從該標準元件庫檔案中移除，以產生一優化標準元件庫檔案；以及 依據該優化標準元件庫檔案對一目標電路設計進行一靜態時序分析，以得到該目標電路設計之一關鍵路徑的資料。
  10. 如請求項9所述的靜態時序分析系統，其中，該邏輯測試程序包括判斷該些第一輸入端中的每一個與該選擇端之間的邏輯關係是否造成該暫存器電路的一輸出端無動作。
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