CN108038312A - 集成电路半定制后端设计时序预算方法 - Google Patents

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Abstract

本发明公开了一种集成电路半定制后端设计时序预算方法。步骤S1：后端设计工具获取用于时序预算优化的设计数据，上述设计数据包括初始设计数据和/或最近一次迭代设计数据。步骤S2：根据上述设计数据进行顶层简化布局，并且输出第一输出数据。步骤S3：根据上述第一输出数据进行时序预算计算，并且输出第二输出数据。步骤S4：根据上述第二输出数据进行时序预算优化，并且输出第三输出数据。本发明公开的集成电路半定制后端设计时序预算方法，提高时序预算的设计质量，进而提高半定制后端设计环节的设计效率，缩短集成芯片设计周期。

Description

集成电路半定制后端设计时序预算方法
技术领域
本发明属于集成电路设计行业设计自动化EDA技术领域，具体涉及一种集成电路半定制后端设计时序预算方法。
背景技术
目前，在集成电路设计行业设计自动化EDA技术领域，半定制后端设计分为扁平化设计方法和层次化设计方法。随着集成电路规模的不断增大，对于半定制后端设计的设计技术提出了更高的要求。
当芯片的设计规模较大时，常规的扁平化后端设计方法时间成本较为突出，同时难以获得较为满意的设计结果。因此，考虑到EDA设计的承受能力和运行时间，对于大规模的芯片设计项目，有必要使用层次化后端设计流程。
值得注意的是，集成芯片的时序预算是整个半定制后端层次化设计流程中的重要一环。然而，常规的时序预算方法存在设计质量不好，迭代时间过长等问题。
因此，有必要提出一个高级的时序预算方法来提高后端设计设计质量，从而提高整个项目的工作效率，也是半定制后端设计现状中需要迫切解决的技术问题。
发明内容
本发明针对现有技术的状况，针对上述技术问题，提供一种集成电路半定制后端设计时序预算方法。
本发明采用以下技术方案，所述集成电路半定制后端设计时序预算方法包括以下步骤：
步骤S1：后端设计工具获取用于时序预算优化的设计数据，上述设计数据包括初始设计数据和/或最近一次迭代设计数据(图1中的更新结果)；
步骤S2：根据上述设计数据进行顶层简化布局，并且输出第一输出数据；
步骤S3：根据上述第一输出数据进行时序预算计算，并且输出第二输出数据；
步骤S4：根据上述第二输出数据进行时序预算优化，并且输出第三输出数据；
步骤S5：判断上述第三输出数据是否符合预设的设计标准，如果符合则输出时序预算设计数据，否则将上述时序预算设计数据作为最近一次迭代设计数据反送至步骤S1，同时执行步骤S1。
根据上述技术方案，步骤S1中，初始设计数据包括各模块设计数据、各模块固定IO时序设计信息和各模块原始时序约束信息。
根据上述技术方案，步骤S4中，参见附图的图2和图3，时序预算优化的具体步骤为：
步骤S41：检查并且整理第三输出数据，并且将第三输出数据区分为正余量结果和负余量结果；
步骤S42：将正余量结果通过优化算法1进行优化，同时将负余量结果通过优化算法2进行优化；
步骤S43：将通过优化算法1优化得到的正余量输出结果和通过优化算法2优化得到的负余量输出结果组合输出为第三输出数据。
根据上述技术方案，步骤S42中，优化算法1的正余量算法为：
正余量输出结果＝原始IO时序约束–正余量×(1-SD/TD)，
其中，SD为时序路径的局部延时，TD为时序路径的延时总量。
根据上述技术方案，步骤S42中，优化算法2的负余量算法为：
负余量输出结果＝原始IO时序约束–负余量×SD/TD，
其中，SD为时序路径的局部延时，TD为时序路径的延时总量。
本发明公开的集成电路半定制后端设计时序预算方法，其有益效果在于，提高时序预算的设计质量，进而提高半定制后端设计环节的设计效率，缩短集成芯片设计周期。
附图说明
图1是本发明优选实施例的流程图。
图2是本发明优选实施例的时序优化部分的流程图。
图3是本发明优选实施例的时序优化部分的算法示意图。
图4是本发明优选实施例的结果输出部分的流程图。
具体实施方式
本发明公开了一种集成电路半定制后端设计时序预算方法，下面结合优选实施例，对本发明的具体实施方式作进一步描述。
参见附图的图1，图1示出了集成电路半定制后端设计时序预算方法的具体流程。优选地，集成电路半定制后端设计时序预算方法包括以下步骤：
步骤S1：后端设计工具获取用于时序预算优化的设计数据，上述设计数据包括初始设计数据和/或最近一次迭代设计数据(图1中的更新结果)；
步骤S2：根据上述设计数据进行顶层简化布局，并且输出第一输出数据；
步骤S3：根据上述第一输出数据进行时序预算计算，并且输出第二输出数据；
步骤S4：根据上述第二输出数据进行时序预算优化，并且输出第三输出数据；
步骤S5：判断上述第三输出数据是否符合预设的设计标准，如果符合则输出时序预算设计数据，否则将上述时序预算设计数据作为最近一次迭代设计数据反送至步骤S1，同时执行步骤S1。
根据上述优选实施例，与常规的时序预算方法作为开环的设计流程相比较，开环及流程的设计质量只能一步到位，如果设计质量不能达到要求，只能返工重做并且无法把以前的设计积累加入其中，这样的设计方法在大规模复杂的设计项目中已经无法满足设计质量和设计效率的要求。本发明专利公开的集成电路半定制后端设计时序预算方法，使时序预算作为通过一个闭环的设计流程，进行迭代式优化设计，提高设计效率。同时通过本专利提出的优化算法，结合每次优化设计都是基于之前的结果进行优化，从而在大规模复杂的项目中达到设计质量不断收敛的效果。
其中，步骤S1中，初始设计数据包括各模块设计数据、各模块固定IO时序设计信息和各模块原始时序约束信息。对各模块固定IO时序约束信息和各模块原始时序约束信息进行优化，达到提高时序预算的设计质量的目的。
其中，步骤S2中，通过该步骤对初始数据进行一次简单快速的布局，用于提供步骤S3的原始计算数据(第一输出数据)。
其中，步骤S3中，通过该步骤进行时序预算计算，得到可用于常规时序预算流程的最终数据(第二输出数据)。
其中，步骤S4中，参见附图的图2和图3，时序预算优化的具体步骤为：
步骤S41：检查并且整理第三输出数据，并且将第三输出数据区分为正余量结果和负余量结果；
步骤S42：将正余量结果通过优化算法1进行优化，同时将负余量结果通过优化算法2进行优化；
步骤S43：将通过优化算法1优化得到的正余量输出结果和通过优化算法2优化得到的负余量输出结果组合输出为第三输出数据。
其中，步骤S42中，优化算法1的正余量算法为：
正余量输出结果＝原始IO时序约束–正余量×(1-SD/TD)。
其中，步骤S42中，优化算法2的负余量算法为：
负余量输出结果＝原始IO时序约束–负余量×SD/TD。
其中，SD为时序路径的局部延时，TD为时序路径的延时总量。
其中，步骤S5中，该步骤将步骤4的优化结果进行比较，当结果符合要求时将结果数据进行最终的输出，供项目后续设计环节调用。如果没有达到设计质量要求，则将时序预算数据进行下一次时序预算流程的迭代优化。
对于本领域的技术人员而言，依然可以对前述各实施例所记载的技术方案进行修改，或对其中部分技术特征进行等同替换，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围。

Claims (5)

1.一种集成电路半定制后端设计时序预算方法，其特征在于，包括以下步骤：
步骤S1：后端设计工具获取用于时序预算优化的设计数据，上述设计数据包括初始设计数据和/或最近一次迭代设计数据；
步骤S2：根据上述设计数据进行顶层简化布局，并且输出第一输出数据；
步骤S3：根据上述第一输出数据进行时序预算计算，并且输出第二输出数据；
步骤S4：根据上述第二输出数据进行时序预算优化，并且输出第三输出数据；
步骤S5：判断上述第三输出数据是否符合预设的设计标准，如果符合则输出时序预算设计数据，否则将上述时序预算设计数据作为最近一次迭代设计数据反送至步骤S1，同时执行步骤S1。
2.根据权利要求1所述的集成电路半定制后端设计时序预算方法，其特征在于，步骤S1中，初始设计数据包括各模块设计数据、各模块固定IO时序设计信息和各模块原始时序约束信息。
3.根据权利要求1所述的集成电路半定制后端设计时序预算方法，其特征在于，步骤S4中，参见附图的图2和图3，时序预算优化的具体步骤为：
步骤S41：检查并且整理第三输出数据，并且将第三输出数据区分为正余量结果和负余量结果；
步骤S42：将正余量结果通过优化算法1进行优化，同时将负余量结果通过优化算法2进行优化；
步骤S43：将通过优化算法1优化得到的正余量输出结果和通过优化算法2优化得到的负余量输出结果组合输出为第三输出数据。
4.根据权利要求3所述的集成电路半定制后端设计时序预算方法，其特征在于，步骤S42中，优化算法1的正余量算法为：
正余量输出结果=原始IO时序约束–正余量×(1-SD/TD)，
其中，SD为时序路径的局部延时，TD为时序路径的延时总量。
5.根据权利要求3所述的集成电路半定制后端设计时序预算方法，其特征在于，步骤S42中，优化算法2的负余量算法为：
负余量输出结果=原始IO时序约束–负余量×SD/TD，
其中，SD为时序路径的局部延时，TD为时序路径的延时总量。
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