CN1281254A - 超大规模集成电路的制造方法 - Google Patents

Abstract

本发明的VLSI制造方法,包括综合优化、布局布线输出制掩膜版格式,制作芯片的步骤,其中还包括建立均衡时钟树和产生数据树步骤;埋设多个延迟单元和检测电路的预埋步骤;定位具有时序冲突的宏模块及库单元的检测步骤;以及调整时序步骤。本方法不需要将布局布线的全部环境纳入前端设计中,不需要庞大的数据处理及强大的硬件支持,从而降低了集成电路制造成本。

Description

超大规模集成电路的制造方法

本发明涉及一种超大规模集成电路的制造方法，特别是，涉及芯片设计中具有时序调整匹配的互补场效应晶体管超大规模集成电路的制造方法。

超大规模集成电路(以下简称为VLSI)广泛地应用于通讯、计算机、网络等高科技领域。在国外，VLSI设计及制造技术已经成熟，但涉及到几十万门、几百万门的超大规模集成电路芯片设计时，由于综合优化中，互连线的延迟是采用预估的数值，因此综合时的时序冲突与布局布线完成后的时序冲突必然会造成一定差异，如何才能使这两者时序的冲突一致起来是一个非常热门的技术，也是解决时序冲突的一个难题。因此，各个公司把解决时序冲突的技术作为核心的绝密技术，密而不宣。

益华(Cadence)公司于2000年4月19日，宣布它们发明的PKS(EnvisiaTMPhysically Knowledgeable Synthesis)物理综合产品获得了1999年EDNS公布的发明大奖。该PKS的方法所解决的核心问题实质上是在综合时就把布局布线中的互连线延迟时间考虑进去，从而减少了为优化时序需要不断叠代的过程。为此，将综合优化，布局布线生成在统一的物理数据库中，以便综合优化后的时序能与布局布线后的时序一致，从而同时实现优化综合、布局和布线。由于这种PKS的方法，需要将布局布线的全部环境纳入前端设计中，因此需要庞大的数据处理及强大的硬件支持。

现有的技术的集成电路开发流程，以近50万门的DSP(即，数字信号处理器)设计为例，如图1所示。常规开发流程包括下列步骤：整体设计；功能仿真；根据标准单元时序生成的综合库进行综合优化；判断满足时序与否，不满足时返回整体设计步骤，满足时进入第1静态时序分析和根据仿真库进行门级仿真；判断静态时序分析和门级仿真正确与否；正确时根据布局布线库进行布局布线；然后第2静态时序分析和后仿真并判断正确与否；正确时生成制作掩膜的数据格式(GDSII)，并进行逻辑图对版图一致性检查(LVS)、设计规则检查(DRC)和电学规则检查(ERC)。通过后即可进入芯片制造。

上面所述的布局布线步骤，以现有的深亚微米硅标准单元布局布线器(Silicon Ensemble)的布局布线流程为例，如图2所示，它主要包括下列步骤：通过规划整体电源、配置单元等进行布局；产生时钟树；检查静态时序；当静态时序满足时，在布局优化器中进行布局优化；布局优化后，依次进行电源布线、时钟布线和单元布线，从而形成全芯片最终版图的布线。

目前，时钟树可采用时钟树生成器(益华公司产品：CT-Gen)来生成。该时钟树生成器是根据布局的数据，使用预估的引线延迟时间，再加上插入的缓冲器，来减少时钟达到时序元件的时间差(clock skew)的流程。这样的时钟树生成流程，对带不同负载的时钟，其所生成的插入延迟时间值也不同。另外，当时钟树产生后，若静态时序检查，其时序达不到要求时，立即进行布局优化器(Placemud Based Optimigation)进行优化，这样会大量增加优化时的附加缓冲器，而且往往一次达不到时序要求，还需要反复叠代。

另外，该PKS综合产品价格昂贵，详细技术内容也不可能公开。国内有关综合后的时序与布局布线后的时序不一致问题的解决方案尚未看到类似报导文章。

本发明的目的是提供一种大规模集成电路的制造方法，用以消除数拾万门级乃至数百万门级电路中可能涉及的多种时钟情况下，由于每一种时钟所带的时序元件数量不同而导致插入时钟的延时不同，以至在不同模式工作情况下，通过多路器电路时形成的时序冲突。

为达到上述目的，本发明的超大规模集成电路的制造方法，包括整体设计、功能仿真、综合优化、静态时序分析与门级仿真、布局布线并输出制掩膜版格式，制作芯片的步骤，其特征是：所述的综合优化步骤包括建立均衡时钟树的步骤和产生数据树的步骤；所述的布局布线步骤包括预埋步骤，用于分别埋设多个延迟单元和多个检测电路；一检测步骤，对检测电路进行检测，确定是否存在时序冲突，并定位具有时序冲突的宏模块及库单元；以及一调整时序的步骤，用于将所述预埋步骤埋入的至少一个延迟单元插入所述具有时序冲突的宏模块及库单元的附近。

根据本发明的制造方法，进而提供一种生成均衡时钟树的方法，包括分析多个具有时序延迟冲突的时钟，把多个时钟的插入延迟转换为1种时钟的插入延迟，并根据集成电路的延迟时间约束条件，定义时钟树结构。

 本发明的生成数据树方法，用以解决时钟树生成后与相关数据延迟的矛盾，从而达到了使综合优化后的时序冲突能与布局布线后的时序冲突接近一致，避免了为优化时序要不断叠代优化的过程，实现了一步优化的设计流程。因此本方法不同于PKS，它不需要将布局布线的全部环境纳入前端设计中，不需要庞大的数据处理及强大的硬件支持从而降低了成本。本发明仅在使用静态时序分析器(Pearl)及深亚微米布局布线器的基础上，根据产生均衡时钟树程序和数据树程序而达到目的，无需花费大量的经费，从而加速了设计的过程，节省了时间，优化了面积，增强了产品的市场竞争能力。

下面，结合各个附图，详细说明本发明的实施例子，使本发明的发明目的和优点变得更清楚。

图1是现有技术的VLSI开发流程图；

图2是现有技术的上述VLSI的布局布线流程图；

图3是本发明的VLSI开发流程图；

图4是本发明的布局布线流程图；

图5是一种产生均衡时钟树程序的框图；

图6是一种产生数据树程序的框图。

首先，参照图3，说明本发明的VLSI开发流程。本发明的开发流程与现有技术的开发流程如图1所示比较，同样具有步骤：整体设计；功能仿真；根据综合库进行综合优化；判断满足时序与否，不满足时返回整体设计步骤，满足时进入第1静态时序分析和根据仿真库进行门级仿真；判断第1静态时序分析和门级仿真正确与否；正确时根据布局布线库进行布局布线；然后第2静态时序分析和后仿真并判断正确与否；正确时生成GDSII、进行LVS、DRC和ERC；以及用以制造芯片。此外，不同处有以下方面。

在布局布线步骤中增加了埋设多个检测电路和预埋设各种延迟单元及缓冲器的预埋步骤。检测电路包括各种存储器、寄存器、计数器、分频器、触发器等之类并写出其测试端口。延迟单元包括电阻、电容、缓冲器、延迟线等。

并且，在芯片制造出来后，经过中测，若发现时序不正确或不对时，通过检测该检测电路，找出或定位失效时序元件，即反馈到检测电路定位失效时序元件而不是反馈到整体设计步骤。接着，通过修改2-3块掩膜版，增加4-5步工艺加工工序，即可达到修正该失效时序的元件。

进而，布局布线流程中，除同样包括：实施规划整体电源、配置单元等的布局；产生时钟树；检查静态时序；当静态时序满足时，在布局优化器进行布局优化；布局优化后，依次进行电源布线、时钟布线和单元布线形成全芯片最终版图布线外，在布局步骤之后还具有产生均衡时钟树的步骤，另外，在检查静态时序的步骤之后增加产生数据树程序、产生数据树和另一次静态时序检查步骤。

 更详细地说，主要步骤包括：

 首先，依据CMOSFET集成电路逻辑功能及规模，确定各种MOS晶体管的宽长及元件库的类型及数量，建立相关的版图库、时序库、综合库、仿真库，对DSP中例如，SRAM进行整体设计。

在这里，该时序库是对每个单元及宏模块作SPICE模拟后得出的时序。该综合库包括逻辑综合优化时所用的标准单元，I／O单元及宏模块的功能及时序库。仿真库就是根据时序库的延迟值转化为仿真模拟时能接受的格式所形成的功能时序库。

其次，用VHDL描述电路的功能后，进行综合优化生成Verilog网表，并预埋各种延迟、缓冲器、检测电路，再用深亚微米标准单元布局器进行布局布线，写出产生均衡时钟树程序，并生成时钟树，随后进行静态时序检查，列出时序冲突的路径。进而，根据时钟树程序，产生相应的数据树，并再次优化后，即可布线，从而填平了综合与布局布线之间时序冲突的差异。

接下来，生成寄生参数文件*sdf，并反标于Verilog网表中，进行后仿真，并作设计规则检查(DRC)、电学规则检查(ERC)和逻辑图对版图一致性检查(LVS)后，输出GDSII制掩膜版格式。

然后，用上述获得的掩膜版对硅片进行工艺加工及中间测试。在测试中，一旦发现在宏模块及库单元之中有保持时间(hold time)冲突，则可根据检测电路定位有冲突的宏模块及库单元，只需改2-3块掩膜版，把预埋的延迟单元插入到宏模块及库单元之中，即可调整其延迟时间，消除其间的时间冲突。

根据本发明的布局布线流程，由于在产生时钟树(clock tree)步骤前，增加“产生均衡时钟树”的步骤，从而消除不同时钟插入延迟不同的问题。当时钟树产生后，若静态时序检查，其时序达不到要求时，不是马上进行全芯片的时序优化，而是根据有时序冲突的电路网表写出数据树的程序，按“产生时钟树”的功能实现数据树，从而最大程度上消除了时序冲突，然后再作全芯片优化，这样只要花少量的缓冲器即可满足时序要求，无须再作反复叠代的优化。

产生均衡时钟树程序，如图5所示，它包括：分析N个时钟的状况；把上述的N个时钟转换为M个时钟；给定相应的约束条件，它包括最大延迟时间、最小延迟时间和最大时钟输入斜率等；以及定义时钟树的结构，包括根、叶等，从而解决了多个时钟不同模式下工作时，形成的时序冲突，即，消除不同时钟插入延迟差别，达到集成电路中各个部分之间时序匹配。并且，N和M都是正整数且N＞M。例如N=5，M=1或2时，就是把5个时钟转换成1或2个时钟的树结构。

产生树据数程序，如图6所示，包括下列步骤：分析芯片中有冲突时序的路径；确定数据延迟时间的最大(即，最长)路径的根并定义此根为树据根；规定相应的约束条件，例如最大延迟时间、最大时钟输入斜率等；以及定义数据树的结构，包括根、叶等，从而编写出产生树据数程序，产生数据树结构。通过另一次静态时序检查后，进入布局优化步骤。

举例来说，为了设计一块大约50万门的DSP芯片，设有四个时钟源，并要求达到40兆工作频率。当采用深亚微米标准单元布局布线器进行布局布线流程设计时，因有四个时钟源，布局布线后出现大量保持时间及建立时间冲突。芯片再优化后行(Row)利用率为82％，所以建立时间及保持时间的时序冲突无法消除。

倘采用本发明的流程，通过产生均衡时钟树程序和数据树程序解决了多时钟形成的时序冲突，并填平了综合与布局布线之间时序冲突，就能在布局布线后，全面达到40兆工作频率。而且，消除了全部建立时间及保持时间的时序冲突后，行的利用率仅76％，同上述利用率82％比较减少了8％的单元，相当于大约减少了4万个门电路。

以上，虽然通过用CMOSFET集成电路技术制造DSP为例，具体披露了本发明的超大规模集成电路的制造方法，但是，本发明并不仅仅限定于此，显然，本半导体领域的普通技术人员，在了解上述的论述之后，不难对本发明作出种种修改、替换或润饰，例如把本发明用于MOS型集成电路、双极型集成电路等，同样可以通过产生均衡时钟树程序和数据树程序填平综合与布局布线之间时序冲突，从而优化超大规模集成电路。因此，对本发明的任何这样的修改、替换或润饰，都不应认为已经脱离了本发明的构思和权利要求书限定的专利保护范围。

Claims (8)

1、一种超大规模集成电路的制造方法，包括整体设计、功能仿真、综合优化、静态时序分析与门级仿真、布局布线并输出制掩膜版格式，制作芯片的步骤，其特征是：

所述的综合优化步骤包括建立均衡时钟树的步骤和产生数据树的步骤；

所述的布局布线步骤包括预埋步骤，用于分别埋设多个延迟单元和多个检测电路；

一检测步骤，对检测电路进行检测，确定是否存在时序冲突，并定位具有时钟冲突的宏模块及库单元；以及

一调整时序的步骤，用于将所述预埋步骤埋入的至少一个延迟单元插入所述具有时钟冲突的宏模块及库单元中。

2、根据权利要求1所述的集成电路的制造方法，其特征是所述建立均衡时钟树的步骤包括分析多个具有时钟延迟冲突的时钟，把多个时钟转换为少数个时钟，并根据集成电路的延迟时间约束条件，定义时钟树结构。

3、根据权利要求2所述的集成电路的制造方法，其特征是所述延迟时间约束条件包括最大延迟时间、最小延迟时间和最大时钟输入斜率中的至少一个。

4、根据权利要求2或3所述的集成电路的制造方法，其特征是所述产生数据树步骤包括根据芯片中有冲突时序的路径确定数据延迟时间的最大路径的根，并定义所述的根为树据根；规定相应的约束条件；以及定义数据树的结构，从而编写出产生据数树程序。

5、根据权利要求4所述的集成电路的制造方法，其特征是所述产生数据树步骤的约束条件包括最大延迟时间和最大时钟斜率。

6、根据权利要求1、2、3和5任一项所述的集成电路的制造方法，其特征是所述埋设的延迟单元包括电阻、电容、缓冲器、延迟线构成的组中至少一种。

7、根据权利要求1、2、3和5任一项所述的集成电路的制造方法，其特征是所述埋设的检测电路包括存储器、寄存器、计数器、分频器的电路组中至少一种电路，并设置其相应的检测端口。

8、根据权利要求6所述的集成电路的制造方法，其特征是所述埋设的检测电路包括存储器、寄存器、计数器、分频器的电路组中至少一种电路，并设置其相应的检测端口。

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