CN114186523A - 基于异步电路的数模混合设计方法及工艺移植方法 - Google Patents
基于异步电路的数模混合设计方法及工艺移植方法 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 130
- 238000013461 design Methods 0.000 title claims abstract description 99
- 230000008569 process Effects 0.000 title claims abstract description 80
- 238000013508 migration Methods 0.000 title claims abstract description 17
- 230000005012 migration Effects 0.000 title claims abstract description 17
- 238000004088 simulation Methods 0.000 claims abstract description 84
- 230000006870 function Effects 0.000 claims abstract description 23
- 238000010586 diagram Methods 0.000 claims description 25
- 208000036829 Device dislocation Diseases 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 238000012938 design process Methods 0.000 abstract description 5
- 230000001360 synchronised effect Effects 0.000 description 14
- 230000009977 dual effect Effects 0.000 description 4
- 230000003542 behavioural effect Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- OUXCBPLFCPMLQZ-WOPPDYDQSA-N 4-amino-1-[(2r,3s,4s,5r)-4-hydroxy-5-(hydroxymethyl)-3-methyloxolan-2-yl]-5-iodopyrimidin-2-one Chemical compound C[C@H]1[C@H](O)[C@@H](CO)O[C@H]1N1C(=O)N=C(N)C(I)=C1 OUXCBPLFCPMLQZ-WOPPDYDQSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000002054 transplantation Methods 0.000 description 2
- 238000012300 Sequence Analysis Methods 0.000 description 1
- 238000013475 authorization Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
- 238000012549 training Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/38—Circuit design at the mixed level of analogue and digital signals
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2111/00—Details relating to CAD techniques
- G06F2111/04—Constraint-based CAD
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
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- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
本发明公开了一种基于异步电路的数模混合设计方法及工艺移植方法，可应用于电路设计技术领域。本发明的数模混合设计方法，包括以下步骤：确定异步电路的设计指标；构建数字电路和模拟电路；根据所述数字电路和所述模拟电路构建待仿真混合电路；构建层次化文件；根据所述层次化文件对所述待仿真混合电路配置仿真环境，以及对所述待仿真混合电路进行功能仿真；根据所述仿真环境、所述设计指标和所述功能仿真的仿真结果对所述混合电路进行性能仿真；根据所述性能仿真的仿真结果确定目标模数混合电路。本发明无需设计师另外花费过多的时间学习异步电路的设计过程，即能快速完成异步电路的模数混合电路的设计，以有效降低电路设计难度。
Description
技术领域
本发明涉及电路设计技术领域，尤其是一种基于异步电路的数模混合设计方法及工艺移植方法。
背景技术
相关技术中，集成电路根据实现风格的不同可以分为异步电路和同步电路。在同步电路中，系统采用一个全局时钟来控制各功能部件，以实现必要的同步操作，其所有的触发器的状态变化均与输入的脉冲信号同步。在异步电路中，系统采用握手协议来实现各功能部件的同步、时序及操作，其所有的触发器的状态变化均与输入的脉冲信号同步，电路的状态直接由输入信号决定。握手协议是保证异步电路各个组件之间数据流动并且不发生冲突的一种机制。异步电路中的数据传输通信都是通过握手协议来实现的，一个握手信号包含有两部分：第一部分是请求信号，请求信号是用来启动握手过程的；第二部分是应答信号，应答信号用来结束信号传输过程的。握手协议有两种：四相握手协议和两相握手协议。
随着电路规模的不断增大，同步电路中的功耗和时钟偏斜等问题日趋严重。与同步电路相比，异步电路具有无时钟偏移、模块化程度高、功耗低、延时速度低等优势。然而，由于存在以下原因导致异步电路的设计比较困难：第一，异步电路没有广泛地被工业界采用，所以没有成熟的商业EDA工具支持异步电路的设计，尽管存在许多开源的EDA异步设计工具可供使用，但采用这些EDA工具设计得到的异步电路难以得到更高的性能，目前高性能的异步电路需要借助手动布局布线的全定制设计方法实现；第二，同步电路具有成熟的设计流程，众多的集成电路数字工程师接受的都是同步电路设计的训练，在设计上存在从同步电路设计思维向异步电路设计思维上的转换问题；第三，异步电路的种类较多，不同类型的异步电路在设计方法上也存在差异，这在一定程度上提高了异步电路设计的门槛。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出一种基于异步电路的数模混合设计方法及工艺移植方法，能够有效降低电路设计难度，并提高电路的性能。
一方面，本发明实施例提供了一种基于异步电路的数模混合设计方法，包括以下步骤：
确定异步电路的设计指标；
构建数字电路和模拟电路；
根据所述数字电路和所述模拟电路构建待仿真混合电路；
构建层次化文件；
根据所述层次化文件对所述待仿真混合电路配置仿真环境，以及对所述待仿真混合电路进行功能仿真；
根据所述仿真环境、所述设计指标和所述功能仿真的仿真结果对所述混合电路进行性能仿真；
根据所述性能仿真的仿真结果确定目标模数混合电路。
本实施例提供的一种基于异步电路的数模混合设计方法，具有如下有益效果：
本实施例通过先确定异步电路的设计指标，接着构建数字电路和模拟电路，并根据数字电路和模拟电路构建待仿真混合电路，同时构建层次化文件，并根据层次化文件对待仿真混合电路配置仿真环境，以及对待仿真混合电路进行功能仿真，然后根据仿真环境、设计指标和功能仿真的仿真结果对混合电路进行性能仿真后，根据性能仿真的仿真结果确定目标模数混合电路。本实施例无需设计师另外花费过多的时间学习异步电路的设计过程，即能快速完成异步电路的模数混合电路的设计，以有效降低电路设计难度。
在一些实施例中，所述异步电路包括运算逻辑单元，所述运算逻辑单元的逻辑功能包括或、与、异或、非、左移、右移、加法和减法；所述设计指标包括功耗、延时和芯片面积。
在一些实施例中，所述根据所述数字电路和所述模拟电路构建待仿真混合电路，包括：
根据所述模拟电路确定所述待仿真混合电路的关键路径；
根据所述数字电路确定所述待仿真混合电路的非关键路径；
根据所述模拟电路和所述关键路径、以及所述数字电路和所述非关键路径构建待仿真混合电路。
在一些实施例中，所述构建层次化文件，包括：
构建与所述待仿真混合电路同名的第一电路图；
将所述第一电路图对应的视图设置为所述层次化文件；将所述第一电路图对应的工具设置为层次编辑器；将待仿真混合电路中的模拟电路和数字电路的视图设置为原始视图类型；采用晶体管生成模拟电路的电路图，采用Verilog HDL对数字电路做行为描述。
在一些实施例中，所述根据所述层次化文件对所述待仿真混合电路配置仿真环境，包括：
在库路径编辑器内添加连接库，根据所述层次化文件，确定所述待仿真混合电路的数字电路和模拟电路的接口电平。
在一些实施例中，所述根据所述仿真环境、所述设计指标和所述功能仿真的仿真结果对所述混合电路进行性能仿真，包括：
确定所述功能仿真的仿真结果均满足所述设计指标，根据所述仿真环境对所述混合电路进行性能仿真。
另一方面，本发明实施例提供了一种基于异步电路的工艺移植方法，包括以下步骤：
确定源工艺、目标工艺、源库和目标库，所述源库下包括所述的基于异步电路的数模混合设计方法得到的模数混合电路；
确定所述源库和所述目标库的第一对应关系，以及确定所述源工艺与所述目标工艺的第二对应关系；
获取所述源工艺和所述目标工艺的器件移植参数；
构建所述器件移植参数的第三对应关系；
确定模数混合电路与移植电路的第四对应关系，所述第四对应关系包括所述源工艺的晶体管的原始视图类型与所述目标工艺的晶体管的原始视图类型的对应关系；
确定所述源库下的模数混合电路已打开，控制启动移动功能并调用移植代码，在所述目标库中生成所述目标工艺下的电路。
在一些实施例中，所述源工艺下的模拟电路对应的晶体管所属电路工艺尺寸为180nm，所述目标工艺下的模拟电路对应的晶体管所属电路工艺尺寸为55nm。
在一些实施例中，所述器件移植参数包括晶体管重复数、晶体管的栅的个数、晶体管的长度和晶体管的宽度。
在一些实施例中，在所述确定源工艺、目标工艺、源库和目标库时，所述方法还包括：
确定常用元件的共用库。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
下面结合附图和实施例对本发明做进一步的说明，其中：
图1为本发明实施例的一种基于异步电路的数模混合设计方法的流程图；
图2为本发明实施例的非流水线双轨ALU的电路示意图；
图3为本发明实施例的一种基于异步电路的工艺移植方法的流程图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，若干的含义是一个以上，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
本发明的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
集成电路的设计流程主要分为两种：全定制设计和半定制设计，还有一种全定制/半定制混合设计，混合设计由于使用工具较多，一般较少使用。
半定制设计方法是指大量地复用标准单元(standardcell)，如D触发器、NAND、NOR、INV、RAM、DSP等这些基本电路单元的版图是预先设计好的(一般由全定制方法设计出来)，并放在EDA工具的版图库中，由于部分版图无需由设计者自行设计，因此称为“半定制”。半定制与全定制方法相比，基于标准单元库，实现逻辑功能的到门级的自动映射(综合)，自动布局布线，生成版图，自动化程度较高，由于其成本低、周期短、芯片利用率低而适合于小批量、速度快的芯片。半定制设计多用于超大规模数字集成电路，由于电路规模巨大，很难人力完成，所以，一般只进行行为级描述(写Verilog HDL)和仿真，之后使用EDA工具在特定约束下直接综合得到电路及版图。
但是，目前基于同步电路的半定制设计存在诸多问题，比如：第一点、为了尽量满足各类应用需求，标准单元库和标准IO库的设计成本、试错成本、纠错成本、测试成本昂贵，故授权费也相对较高，对于量不大，但却有市场需求的产品，只能望而却步；第二点、在多电压域的应用需求中，一般只提供最低电压域的标准单元库，无法满足其他电压域的标准单元库需求；第三点、对于特殊应用需求，仅需要相对较少的逻辑单元和IO单元即可，但由于标准单元库和标准IO库的不可更改性，导致其不可灵活应用；第四点、半定制设计是基于同步电路设计方法，通过编译器来综合出满足约束的电路，并结合自动布局布线工具，完成布图设计，对时序同步要求较高。
全定制设计方法是指基于晶体管级，所有器件和互连版图都用手工生成的设计方法，这种方法比较适合大批量生产、要求集成度高、速度快、面积小、功耗低的通用IC或ASIC。优秀的全定制电路可以达到极致的优化，因此在性能，功耗，面积等指标会超过用半定制流程做的电路，但是付出的人力和时间成本也会远高于后者。全定制设计方法适合做小规模、高性能的集成电路设计。
全定制和半定制混合设计在一般的设计流程中，数字电路和模拟电路是分开设计的，但是，有些时候希望能将数字电路和模拟电路放在一起仿真来验证设计，这就需要用到混合电路的仿真方法。在电路设计工具中有专门用作混合电路仿真的仿真器(AMS)，其实现方法是首先将模拟模块与数字模块区分开设计并仿真，然后在原理图中把模拟模块与数字模块放在一起，调用AMS并设置接口电平后对混合电路进行整体仿真，最后将结果汇总输出。全定制和半定制混合设计中模拟部分对关键的模块进行全定制设计，数字部分对次关键模块进行半定制设计，关键模块是指对性能有直接影响的部分，次关键模块是指对性能有间接影响的部分。全定制和半定制混合设计可以在设计周期、性能二者达到最优，适合中规模集成电路设计。
NCL(NULL convention logic)是一种异步电路设计系统，其使用传统集成电路设计流程设计准延迟无关(QDI：Quai-delay Insensitive)异步电路。该电路中组合逻辑部分和时序逻辑部分是显式分离的，这和同步电路十分类似，正是由于NCL电路具有这样的性质，因此可以用同步设计工具对其进行半定制设计。NCL一步电路绝大多数采用半定制设计流程、全定制设计流程，除此之外，还可以采用全定制和半定制混合设计流程(数模混合设计流程)。
基于上述异步电路设计的问题，参照图1，本发明实施例提供了一种基于异步电路的数模混合设计方法。本实施例可以应用于电路设计软件对应的后台控制器或处理器。在应用过程中，以NCL异步电路数模混合设计为例，本实施例包括以下步骤：
S11、确定异步电路的设计指标。异步电路是运算逻辑单元ALU。运算逻辑单元ALU的逻辑功能包括或、与、异或、非、左移、右移、加法和减法。设计指标包括功耗、延时和芯片面积。
具体地，以2 4位运算逻辑单元ALU电路图为例。非流水线双轨ALU的整体电路结构图如图2所示，ALU的功能有8种。双轨特性是指数据信号采用双轨编码，00表示NULL,01表示0，10表示1,11非法。NCL异步电路中完成检测电路的特性为：NCL寄存器不会请求NULL直到当前的DATA(0或1)已经收到；下一个DATA(0或1)不会被请求直到当前为NULL已收到
非流水线双轨ALU的工作原理如下：
假设A＝A3A2A1A0＝0001,对应双轨值01010110；B＝B3B2B1B0＝0001，对应双轨值01010110；S0＝S2S1S0＝000，对应双轨值010101，此时，ALU进行A与B的或运算，F＝A或B＝(0001)或(0001)＝0001，对应双轨值01010110。
当Reset输入为高电平时，9bit双轨寄存器和3bit双轨寄存器输出为低电平，即ALU不工作。
当Reset输入为低电平时，A和B的值可以通过9bit双轨寄存器，S先通过3bit双轨寄存器，3bit双轨寄存器再通过8轨MEAG转换器使得多路选择器1选通或功能，其它功能不选通，接下来，A和B相或的结果依次通过多路选择器2、5bit双轨寄存器，5bit双轨寄存器输出ALU运算结果F。当F输出的同时，5bit双轨寄存器通过完成检测电路2输出高电平，高电平信号同时置位9bit双轨寄存器和3bit双轨寄存器，使得9bit双轨寄存器和3bit双轨寄存器输出为低电平，即ALU停止工作。
S12、构建数字电路和模拟电路。数字电路包括或、与、异或、非、左移、右移、加法和减法扥电路，模拟电路包括寄存器、完成检测电路、8轨MEAG转换器、进位逻辑等电路。模拟电路按NCL异步电路全定制设计流程，数字电路模块按半定制设计流程。
S13、根据数字电路和模拟电路构建待仿真混合电路。
在本实施例中，NCL电路中需要区分关键路径和非关键路径，关键路径指的是整个电路中输入信号到输出信号路径必须涉及的电路模块，关键路径影响整个电路的延时及功耗；非关键路径指的是整个电路中输入信号到输出信号路径可以替换的电路模块，非关键路径对整个电路的延时及功耗的影响相对较弱。具体地，本实施例通过根据模拟电路确定待仿真混合电路的关键路径，以及根据数字电路确定待仿真混合电路的非关键路径，然后根据模拟电路和关键路径、以及数字电路和非关键路径构建待仿真混合电路。例如，数模混合电路中关键路径涉及的电路采用模拟电路，非关键路径涉及的电路采用数字电路，以发挥全定制和半定制设计的优势，不仅缩短设计周期，而且提升整个混合电路的性能，进一步还可以通过图3所示实施例的工艺移植方法，使得电路性能进一步提升。
模拟电路的设计和NCL异步电路全定制设计前仿流程一样，确定异步电路模拟电路模块原理图及对应原始视图类型(symblo)，模拟电路的性能仿真可以直接调用电子自动化设计软件内的快捷键，例如，Cadence平台上的Virtuoso工具。数字电路的设计和目前半定制设计流程一样，可通过调用电子自动化设计软件内的快捷键，获取相应的代码来实现数字电路的设计。例如，通过Cadence平台的Virtuoso，获取Verilog HDL代码以及均为Verilog HDL行为级描述。然后通过调用电子自动化设计软件仿真工具对异步电路的数字电路原理图进行性能仿真。例如，调用Cadence平台的NClaunch工具对异步电路数字电路模块原理图进行性能仿真。其中，性能仿真包括功能检查、延时。再用Virtuoso确定异步电路数字电路模块原理图及对应视图(symbol)。
S14、构建层次化文件。
在本实施例中，可以通构建与待仿真混合电路同名的第一电路图，然后将第一电路图对应的视图设置为层次化文件、将第一电路图对应的工具设置为层次编辑器、将待仿真混合电路中的模拟电路和数字电路的视图设置为原始视图类型、采用晶体管生成模拟电路的电路图，采用硬件描述语言(Verilog HDL)对数字电路做行为描述。例如，使用数模混合仿真软件(AMS：Analog Mixed Siganl)进行数模混合仿真，建立和混合电路图同名的电路图，文件类型改为层次文件(config)，应用改为层次编辑器(Hierarchy Editor)。模拟电路模块和数字电路模块的视图均为symbol，模拟电路用晶体管做电路图，数字电路用Verilog HDL做行为级描述。其中，Verilog HDL是硬件描述语言，可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析。
S15、根据层次化文件对待仿真混合电路配置仿真环境，以及对待仿真混合电路进行功能仿真。
在本实施例中，可在库路径编辑器内添加连接库，并根据层次化文件，确定待仿真混合电路的数字电路和模拟电路的接口电平。例如，当使用AMS进行数模混合仿真时，AMS混合仿真需要在library path editor中添加connectLib(用于数字/模拟模块接口规则设定)的链接库，先建立层次化文件config，再定义好数字电路和模拟电路的接口电平，最后对整体电路进行功能仿真。
S16、根据仿真环境、设计指标和功能仿真的仿真结果对混合电路进行性能仿真。
具体地，功能仿真是指电路通过输入信号产生正确的输出信号，性能仿真是测出电路所需要的延时及功耗，区别在于：功能仿真验证电路的逻辑功能是否正确，性能仿真在功能仿真基础上测电路完成一次操作需要的延时及功耗。
在本实施例中，确定功能仿真的仿真结果均满足设计指标，根据仿真环境对混合电路进行性能仿真。可以理解的是，判断整体电路图是否符合异步电路的所有设计指标，若否，则需要回到第一步，重新开始前仿设计，即重新开始性能仿真设计；若是，则继续执行下一步，以对整体电路图进行后仿，即进行性能仿真。
S17、根据性能仿真的仿真结果确定目标模数混合电路。可以理解的是，在完成性能仿真之后，可以得到符合当前需求的模数混合电路。
综上可知，本实施例无需设计师另外花费过多的时间学习异步电路的设计过程，即能快速完成异步电路的模数混合电路的设计，以有效降低电路设计难度。
参照图3，本发明实施例提供了一种基于异步电路的工艺移植方法，包括以下步骤：
S31、确定源工艺、目标工艺、源库和目标库。其中，还需要确定常用元件的共用库。具体地，本实施例的源库下包括图1所示的基于异步电路的数模混合设计方法得到的模数混合电路。源工艺下的模拟电路对应的晶体管所属电路工艺尺寸为180nm，目标工艺下的模拟电路对应的晶体管所属电路工艺尺寸为55nm。其中，电路工艺尺寸也可以理解为集成电路的工艺节点。例如，当源工艺是SMIC 180nm,对应smic18mmrf，目标工是艺SMIC 55nm，对应smic55ll_121825，源库lib是ALUMIX2，目标是ALUMIX3，共用库是analogLib；代码示例如下：
loSrcLibrary＝list("源工艺""源库lib""目标库lib""目标工艺""共用库lib")
loSrcLibrary＝list("smic18mmrf""ALUMIX2""ALUMIX3""smic55ll_121825""analogLib")。
S32、确定源库和目标库的第一对应关系，以及确定源工艺与目标工艺的第二对应关系。可以理解为确定转换库lib和转换工艺之间的对应关系。例如以如下代码为例：
loLibraryMap["源工艺"]＝"目标工艺"
loLibraryMap["源库"]＝"目标库"。
S33、获取源工艺和目标工艺的器件移植参数。具体地，器件包括NMOS和PMOS。器件移植参数包括晶体管重复数(m)、晶体管的栅的个数(fingers)、晶体管的长度(l)和晶体管的宽度(fw)。
S34、构建器件移植参数的第三对应关系。可以理解的是，本实施例通过构建MOS器件移植参数对应关系mosMap。例如，由SMIC 180nm工艺移植到SMIC 55nm工艺，MOS管主要参数包括m、l、fw、fingers。其代码如下
S35、确定模数混合电路与移植电路的第四对应关系，其中，第四对应关系包括源工艺的晶体管的原始视图类型与目标工艺的晶体管的原始视图类型的对应关系。例如，源工艺的MOS管相应的symbol对应目标工艺MOS管对应的symbol。代码如下最后保存移植代码。
loPcellMap＝list("源工艺/PMOS/symbol""*""*""目标工艺/PMOS/symbol""mosMap""R0""None")。
S36、确定源库下的模数混合电路已打开，控制启动移动功能并调用移植代码，在目标库中生成目标工艺下的电路。例如，以终端设备操作为例，打开源电路图，启动移动功能Migrate,加载移植代码，在目标库lib中即可生成目标工艺下的电路。例如，在Cadence平台，打开源lib下面的源电路，启动Latch/Plugins/Migrate,点击Migrate,加载移植代码，即可实现源电路到目标电路的工艺移植。
综上可知，上述实施例的总体过程为先将数字电路和模拟电路进行混合，得到混合电路；然后在将混合电路进行工艺移植，其中模拟电路的180nm工艺移植到55nm工艺，数字电路使用原有Verilog HDL。由此可知，本实施例能快速实现混合电路的设计和移植过程。
上面结合附图对本发明实施例作了详细说明，但是本发明不限于上述实施例，在所属技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化。此外，在不冲突的情况下，本发明的实施例及实施例中的特征可以相互组合。
Claims (10)
1.一种基于异步电路的数模混合设计方法，其特征在于，包括以下步骤：
确定异步电路的设计指标；
构建数字电路和模拟电路；
根据所述数字电路和所述模拟电路构建待仿真混合电路；
构建层次化文件；
根据所述层次化文件对所述待仿真混合电路配置仿真环境，以及对所述待仿真混合电路进行功能仿真；
根据所述仿真环境、所述设计指标和所述功能仿真的仿真结果对所述混合电路进行性能仿真；
根据所述性能仿真的仿真结果确定目标模数混合电路。
2.根据权利要求1所述的一种基于异步电路的数模混合设计方法，其特征在于，所述异步电路包括运算逻辑单元，所述运算逻辑单元的逻辑功能包括或、与、异或、非、左移、右移、加法和减法；所述设计指标包括功耗、延时和芯片面积。
3.根据权利要求1所述的一种基于异步电路的数模混合设计方法，其特征在于，所述根据所述数字电路和所述模拟电路构建待仿真混合电路，包括：
根据所述模拟电路确定所述待仿真混合电路的关键路径；
根据所述数字电路确定所述待仿真混合电路的非关键路径；
根据所述模拟电路和所述关键路径、以及所述数字电路和所述非关键路径构建待仿真混合电路。
4.根据权利要求1所述的一种基于异步电路的数模混合设计方法，其特征在于，所述构建层次化文件，包括：
构建与所述待仿真混合电路同名的第一电路图；
将所述第一电路图对应的视图设置为所述层次化文件；将所述第一电路图对应的工具设置为层次编辑器；将待仿真混合电路中的模拟电路和数字电路的视图设置为原始视图类型；采用晶体管生成模拟电路的电路图，采用Verilog HDL对数字电路做行为描述。
5.根据权利要求1所述的一种基于异步电路的数模混合设计方法，其特征在于，所述根据所述层次化文件对所述待仿真混合电路配置仿真环境，包括：
在库路径编辑器内添加连接库，根据所述层次化文件，确定所述待仿真混合电路的数字电路和模拟电路的接口电平。
6.根据权利要求1所述的一种基于异步电路的数模混合设计方法，其特征在于，所述根据所述仿真环境、所述设计指标和所述功能仿真的仿真结果对所述混合电路进行性能仿真，包括：
确定所述功能仿真的仿真结果均满足所述设计指标，根据所述仿真环境对所述混合电路进行性能仿真。
7.一种基于异步电路的工艺移植方法，其特征在于，包括以下步骤：
确定源工艺、目标工艺、源库和目标库，所述源库下包括权利要求1-6任一项所述的基于异步电路的数模混合设计方法得到的模数混合电路；
确定所述源库和所述目标库的第一对应关系，以及确定所述源工艺与所述目标工艺的第二对应关系；
获取所述源工艺和所述目标工艺的器件移植参数；
构建所述器件移植参数的第三对应关系；
确定模数混合电路与移植电路的第四对应关系，所述第四对应关系包括所述源工艺的晶体管的原始视图类型与所述目标工艺的晶体管的原始视图类型的对应关系；
确定所述源库下的模数混合电路已打开，控制启动移动功能并调用移植代码，在所述目标库中生成所述目标工艺下的电路。
8.根据权利要求7所述的一种基于异步电路的工艺移植方法，其特征在于，所述源工艺下的模拟电路对应的晶体管所属电路工艺尺寸为180nm，所述目标工艺下的模拟电路对应的晶体管所属电路工艺尺寸为55nm。
9.根据权利要求8所述的一种基于异步电路的工艺移植方法，其特征在于，所述器件移植参数包括晶体管重复数、晶体管的栅的个数、晶体管的长度和晶体管的宽度。
10.根据权利要求7所述的一种基于异步电路的工艺移植方法，其特征在于，在所述确定源工艺、目标工艺、源库和目标库时，所述方法还包括：
确定常用元件的共用库。
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| Application Number | Priority Date | Filing Date | Title |
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Country Status (1)
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