JP2005512237A - タイミングモデル抽出のためのアサーションハンドリング - Google Patents
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Abstract
Description
本願は、2001年12月7日に出願された米国仮出願番号第60/339,235号の優先権を主張し、その全体において参考として援用される。
(著作権表示)
本発明文書の一部の開示には、著作権保護の対象になる資料を含む。著作権所有者は、特許商標局の特許ファイルおよび記録に記載されるように特許文書および特許開示の、誰かによる複製に反対はないが、さもなければ、全ての他の著作権を確保する。
本発明の開示される実施形態は、タイミンググラフを縮小することによってタイミングモデルを生成するための方法およびシステムに向けられる。本方法は、明確な許容内にある正確さがあり、かつ極めて効率的であるモデルを生成し得る。タイミング制約/アサーションをモデルに対して持続し、適用するためのアプローチがさらに開示される。ある実施形態において、タイミング制約/アサーションは、一部のモデルとして観測され、新しいタイミング制約のセットは、一部のモデル抽出プロセスとして自動的に生成され得る。オリジナルアサーションのアプリケーションに対するラッチタイム借用およびサポートは、いくつかの中間ピンによって達成され得る。
(モデルグラフビルダ)
このセクションは、モデルグラフを構築するためのプロセスおよびメカニズムの実施形態を記載する。このアプローチでは、オリジナルタイミンググラフにおける全てのチェックアークは、新しいモデルグラフに追加される。オリジナルタイミンググラフにおける遅延アークのほとんどまたは全ては、モデルグラフに複製される。例えば、(a)ラッチD−>Qフラッシュアーク、および(b)クロックゲーティングアーク(クロックゲート入力ピンからクロックゲート出力ピンまでの全てのアーク)。この実施形態において、例えば、set_disable_timingといった遅延アークおよびチェックアークは、モデルグラフに含まれない。
(モデルグラフリデューサ)
図4aは、グラフ縮小を実行するためのプロセスおよびメカニズムの実施形態について擬似コードを示す。このアプローチにおいて、タイミンググラフは、幅優先検索(BFS)順序において各中間ピンにアクセスすることによって時間におけるあるピンを縮小させる。縮小は、さらなる変化が可能にならなくなるまで繰り返される。BFSトラバーサルを用いるための理由は、ピンが取り除かれる以前に、ピンに遅延アークを入来することがすでに処理されたこと、および遅延アークが入力スルー値の最小数に関して特徴付けられることを保証することを含む。removePin()は、マージ動作を実行するメインルーチンである。postProcess()ルーチンは、初期入力ピン(または持続された中間ピン)から始まり、かつ初期出力ピン(または持続された中間ピン)で終端する遅延アークまたはチェックアークを管理する。このようなアークについて、値rン計算ルーチンは、ピンの移動がこのようなアークに対して実行されないので、明白になり得る。
(縮小するか、縮小から排他するためのタイミンググラフエレメントを識別すること)
このセクションは、特定のタイミンググラフエレメントがモデル縮小プロセスに含まれるか、またはモデル縮小プロセスから排他されるかどうかを決定するためのプロセスおよび機構の実施形態を記載する。
ゲイン=(#入来遅延アークの数 × #出て行く遅延アークの数)−#入来遅延アークの数−#出て行く遅延アークの数
この値は、ピンが移動される場合、遅延アークの数において増大を表す。ある実施形態において、ポジティブゲインを有し、かつ、観察可能である任意のピンは、アンカーポイントに対する候補である。ピンから初期の出力または持続されたピンへのパスがある場合、ピンは観察可能である。このアプローチにおいて、可観測性により、アンカーポイントは、最終的に移動されるピンの推移的ファンイン(fanin)錐体に形成されることが防止される。例えば、レジスタ入力ピンは、観測されず、最終的に移動され得る。
(組み合わせモデルの縮小)
このセクションは、組み合わせモードを処理するために図4bのセクション474を実施するためのアプローチの実施形態を記載する。タイミンググラフを縮小するためのこのアプローチにおける2つの操作は、シリアル−マージ(「sマージ」)およびパラレル−マージ(「pマージ」)操作である。
(シーケンシャルモデル)
このセクションは、シーケンシャルモデルを処理するために、図4bのセクション476および478をインプリメントするためのアプローチの実施形態を記載する。チェックアークは、少なくとも2つのメイングループに分類化され得る。あるグループは、「セットアップ」グループと呼ばれる、ここではデータ信号が基準またはクロック信号より以前に到達するように予測される。「セットアップ」グループの例は、セットアップ、リカバリ、スキュー、クロック分離などである。他のグループは、「ホールド」グループと呼ばれ、ここでは、基準信号がデータ信号より以前に到達するように予測される。「ホールド」グループの例は、ホールド、および移動である。
(セルフループチェックアーク)
信号端および基準端が共に同様のピンを差す場合、ある「セルフループ」チェックアークがある。このようなタイミングチェックは、限定されないが、クロック上に最小パルス幅(MPW)および最小周期(MP)チェックを含む。前方および後進sマージ操作を用いることによって、このようなセルフ−ループチェックアークは、正確なクロックパス遅延(非対称の起伏/落ち込みを含む)およびスルー伝播を用いてかたどられ得る。
(遅延計算およびロード特徴付け)
一実施形態において、遅延計算は、sマージおよびpマージ操作の間に実行される。この操作中に、スルー、ロード、および/またはデータ値の固定レンジを越えて計算される。例えば、ロードレンジは、出力ポートで終端する遅延アークに利用され得る。レンジは、ある遅延アークまたはチェックアークから他のものへ変化し得る。
(Splin
(Input_Slew_Axis
0.0500,0.3000,0.5500,0.8000,1.0500)
(Load_Axis
0.0820,0.1639,0.3279,0.6557.1.3115,2.6230,5.2459)
data()
)
)
このテンプレートの初期のロードレンジは、以下の7つの値、0.0820、0.1639、0.3279、0.6557、1.3115、2.6230、5.2459からなる。
(複数のファンインおよびファンアウトの考慮)
入力ポートは、再改装パスにつながり得、これは、pマージにおいて問題を生じ得、再改装パスが異なるスルー値と共に関連付けられる。同様に、出力ポートは、マルチプレクサを含む設計から生じる複数のファンインパスを有し得る。この理由のため、全ての遅延アークおよび入力ポートから発散するチェックアークに対して同様のスルーレンジおよび出力ポートを終端する全ての遅延アークに対する同様の出力ロードレンジを用いることは適切である。レンジは、入力/出力ポートによって異なり得る。これを適応させるために、スルー(ロード)範囲は、入力ポートから発散する(出力ポートで終端する)全ての遅延アークおよびチェックアークに対して特徴付けられる。その後、全てのスルー/ロード値は、各入力/出力ポートに対するリストにマージされる。
(チェックアークの考慮)
本発明の実施形態のBFSトラバーサルアプローチは、ピンへの遅延アークの入力が全て、ピンが移動される前に処理されることを確実にする。しかし、チェックアークは、時として、特別な考慮を必要とする。なぜなら、完全にチェックアークを特徴付けるために、スルー値のレンジが信号端および基準端において共に利用可能にされるからである。いくつかの場合において、BFSトラバーサルは、全てのチェックアークの信号端および基準端が共に、前方sマージまたは後進sマージ操作以前に処理されることを保証しない。
(挿入遅延)
挿入遅延は、クロックソースポートからレジスタおよびラッチに属する内部クロックピンまでの遅延について言う。挿入遅延は、セル内に組み込まれるクロックツリーを介するファースト(早い)パスおよびスロー(遅い)パスの特徴付けをイネーブルにする。挿入遅延を計算するために、さらなる計算が、内部クロックピンにおいて実行され得る。一実施形態において、プロセスがレジスタまたはラッチにおいてクロックピンに遭遇するときに、挿入遅延は計算される。下記は、本発明の一実施形態において挿入遅延を計算するための擬似コードである。
computeInsertionDelay(pin){
Paths=tracePathsToClockSourcePin(pin);
for each path in paths{
addInsertionDelay(src pin of path,path);
}
}
パスは、遅延アークのリストである。addInsertionDelay()の手続は、パス遅延を計算し、かつ、クロックソースポートであるパス発生ピンにそのパス遅延を格納する。前述したsマージおよびpマージ操作は、このルーチンにおいて用いられ得る。実質的に、ラッチまたはレジスタのクロックピンに遭遇するとき、プロセスは、オリジナルクロックソースまでさかのぼってパスをトレースし、かつ、最悪の挙動を有するあるピンをトラッキングする。
(縮小の例示)
図14は、2つのレジスタ1350、1352、および1つのラッチ1354を有する回路上のグラフ縮小の例示を示す。この例示おいて、アーク1306および1307は、後進sマージ操作を用いてチェックアーク1308にマージされる。アーク1301、1302、1303、1304、および1305は、sマージ、後進sマージ、および前方sマージ操作の組み合わせを用いてセルフループチェックアーク1300にマージされる。アーク1309および1310は、前方sマージ操作を用いてアーク1311にマージされる。アーク1305、1312、および1313は、sマージ操作を用いてアーク1314にマージされる。アーク1305が、最終タイミングモデルにおいて、結果としてアーク1300および1314を共に生じる、2つの個々の操作のセットにかかわることに留意されたい。アーク1310および1313は、sマージ操作を用いてアーク1319にマージされる。
(モデルライタ)
このセクションは、タイミングモデルを書き込むためのプロセスおよびメカニズムの実施形態を記載する。モデルライタは、所望のフォーマットにおけるピン、遅延アーク、およびチェックアークを外へ放出するために縮小したモデルグラフを越えるか、または渡る。
(アサーションハンドラ)
このセクションは、本発明の一実施形態においてどのようにアサーションがモデル抽出に対して処理されるかを記載する。説明のため、アサーションの扱いは、モデル抽出のグラフ縮小のコンテキストおよび内部ピンのコンテキストに記載される。しかし、アサーションを扱うための本発明のコンセプトは、他のモデル抽出アプローチおよび非内部ピンに対して等しく利用可能であり(例えば、ブラックボックスモデルのパストレーシングに対するアサーションを扱う)、故に、説明のため、かつ、データの異なるソースからの抽出(例えば、ネットリスト、タイミンググラフなどからのタイミングモデルの抽出)のために本明細書中に開示される特定の実施形態に限定されるべきでないことに留意されたい。
・クロック到達時刻
・クロック必要時間
・データ到達時刻
・データ必要時間
・スルー時間
・一定のタイミング
・駆動抵抗
・駆動セル
・入力遅延
・出力(外部)遅延
を含む。ユーザによるアサーションのセットである「ユーザアサーション」の例は、誤ったパス、マルチサイクルパス、またはディセーブルタイミングを含む。
回路内に見られるピンには少なくとも2つのタイプがあり得る。インスタンスピンおよび階層ピンがある。階層ピンは、階層境界を確立する。信号が階層ピンを交差する場合、ある階層から他の階層へと移動する。階層ピンは、境界交差情報のプレースホルダーであり、基礎となる物理的なピン表現を有さない。
抽出されたモデルにおいてこのアサーションを捕捉するため、2つの新たな内部ピンがモデルに導入される。これらの新たなピンは、「ダミー」内部ピンと考えることができる。この例において、a−>bおよびa−>c遅延がd−>bおよびd−>c遅延とは異なるので、2つのピンが用いられる。新たな内部ピン「h1」および「h2」を用いて伸長されたタイミンググラフを、図19cに示す。新たなピンh1およびh2が導入される場合、新たなアークa−>h1およびd−>h2も導入される。この例において、a−>h1およびd−>h2は、ゼロ遅延アークを表すことに留意されたい。h1−>cおよびh2−>b遅延は、それぞれ、元のタイミンググラフにおけるa−>cおよびd−>b遅延と同じである。
set_false_path−from a-through h2−to c
階層ピンアサーションのサポートに関わる2つのアクションは、1)タイミンググラフ伸長、および2)モデルアサーションライターである。
h2:h21,h22
h3:h31,h32
モデルアサーションライターは、モデルデータを変換し、モデル内のピンに関連付けられたアサーション情報を書き込むメカニズムのことを指す。階層ピンアサーションがサポートされていない場合、アサーションライターは、所与の階層の全てを単純に横切り、全てのモジュールポートおよび全てのインスタンスピンにおいてアサーションを書き出す。ある実施形態において、クロック定義のようなグローバルアサーションは、例えば、ある特定の状況において、モデルの構築の間このようなアサーションが有限ループにつながり得るので、書き込まれない。また、ある実施形態において、電気的ポートアサーションが書き込まれる。
アサーションライターは、このアサーションを以下のアサーションにマッピングする。
set_false_path−from a2−to b
(ポートアサーション)
空間的な考慮がI/Oポートのアサーションに対して為され得る。しばしば、モデルに関連付けられたアサーションが、モデルが用いられる場合に自動的に手に入れられ、モデルが取り除かれるか、または、交換される場合に自動的に取り除かれることが所望される。ある特定の状況において、I/Oポートのアサーションは、取り除くプロセスを困難にする。このため、ある実施形態において、I/Oポートのアサーションは、以前のセクションの類似のグラフ伸長技術を用いて内部ピンに移動される。これによって、モデルが、入力および出力ポートに直接付けられたアサーションを有さないことを可能にし、モデルをより自己充足的にする。
Claims (39)
- タイミングモデル抽出のためのアサーションハンドリングをインプリメントする方法であって、
1つ以上のピンを識別するステップであって、該1つ以上のピンはアサーションと関連付けられている、ステップと、
タイミングモデルを抽出するステップと、
該アサーションの統合性を自動的に保存するステップと
を包含する、方法。 - 前記アサーションは、前記タイミングモデルにおいて前記1つ以上のピンを保持することによって保存される、請求項1に記載の方法。
- 前記アサーションは複数ブロックにまたがる、請求項2に記載の方法。
- 前記アサーションは階層ピンアサーションを含み、アサーションは1つ以上の階層ピンに関連付けられている、請求項1に記載の方法。
- 新たな内部ピンが作製される、請求項4に記載の方法。
- ゼロ遅延アークが、該アークのソースから前記新たな内部ピンへと伸びるように作製される、請求項5に記載の方法。
- スルー保存アークが、該アークのソースから前記新たな内部ピンへと伸びるように作製される、請求項5に記載の方法。
- 前記アークと同じ遅延特徴を有する新たなアークが作製され、該新たなアークは前記新たな内部からアークのシンクへと伸びる、請求項5に記載の方法。
- マッピング構造は、階層ピンを新たな内部ピンにマッピングするように維持される、請求項5に記載の方法。
- マッピング構造は、ソースピンベースごとに、処理済の階層ピンをトラッキングするように維持される、請求項4に記載の方法。
- 前記階層アサーションは、1つ以上の新たな内部ピンに関して再表現される、請求項5に記載の方法。
- 前記1つ以上のピンは識別される、請求項1に記載の方法。
- 前記1つ以上のピンはネットリストから識別される、請求項1に記載の方法。
- 前記アサーションはポートアサーションを含む、請求項1に記載の方法。
- 前記ポートアサーションは、入力ポート、出力ポート、または双方向ポートのいずれかに関連付けられている、請求項10に記載の方法。
- 前記ポートアサーションに関連付けられている、新たな内部ピンが作製される、請求項10に記載の方法。
- ゼロ遅延アークが前記新たな内部ピンに対して作製される、請求項16に記載の方法。
- スルー保存アークが前記新たな内部ピンに対して作製される、請求項16に記載の方法。
- ロード依存性を捕捉するために三次元構造が用いられる、請求項16に記載の方法。
- アサーション情報が前記タイミングモデルに格納される、請求項1に記載の方法。
- 前記アサーション情報は、セルレベルの属性として前記タイミングモデルに格納される、請求項20に記載の方法。
- タイミングモデル抽出のためのアサーションハンドリングをインプリメントする方法であって、
アサーションに関連付けられている位置を識別するステップと、
タイミングモデルを抽出するステップであって、該タイミングモデルは、該アサーションに関連付けられる新たな位置を含む、ステップと、
該アサーションを該新たな位置に自動的に関連付けるステップと
を包含する、方法。 - 新たな内部ピンは、前記位置に関連付けられている前記位置に対応するように作製される、請求項22に記載の方法。
- ダミーアークが前記新たな内部ピンに対して作製される、請求項23に記載の方法。
- 前記ダミーアークはゼロ遅延アークである、請求項24に記載の方法。
- 前記ダミーアークはスルー保存アークである、請求項24に記載の方法。
- 前記アサーションは、前記新たな内部ピンの作製に対応するように自動的に変換される、請求項23に記載の方法。
- 前記新たな内部ピンは、前記タイミングモデルにおいて保持される、請求項23に記載の方法。
- 前記位置は階層ピンアサーションに対応する、請求項23に記載の方法。
- マッピング構造は、階層ピンを新たな内部ピンにマッピングするように維持される、請求項29に記載の方法。
- 前記位置はポートアサーションに対応する、請求項23に記載の方法。
- 前記ポートアサーションは、入力ポート、出力ポート、または双方向ポートのいずれかに関連付けられている、請求項31に記載の方法。
- ロード依存性を捕捉するために三次元マッピング構造が用いられる、請求項32に記載の方法。
- 前記タイミングモデルが抽出される、請求項22に記載の方法。
- アサーション情報が前記タイミングモデルに格納される、請求項22に記載の方法。
- タイミングモデル抽出のためのアサーションハンドリングをインプリメントするシステムであって、
1つ以上のピンを識別する手段であって、該1つ以上のピンはアサーションに関連付けられている、手段と、
タイミングモデルを抽出する手段と、
該アサーションの統合性を自動的に保存する手段と
を含む、システム。 - タイミングモデル抽出のためのアサーションハンドリングをインプリメントするプロセスを実行する実行可能なコードを有するコンピュータ使用可能媒体を含むコンピュータプログラム製品であって、該プロセスは、
1つ以上のピンを識別するステップであって、該1つ以上のピンはアサーションに関連付けられている、ステップと、
タイミングモデルを抽出するステップと、
該アサーションの統合性を自動的に保存するステップと
を含む、コンピュータプログラム製品。 - タイミングモデル抽出のためのアサーションハンドリングをインプリメントするシステムであって、
アサーションに関連付けられている位置を識別する手段と、
タイミングモデルを抽出する手段であって、該タイミングモデルは、該アサーションと関連付けられる新たな位置を含む、手段と、
該アサーションを該新たな位置に自動的に関連付ける手段と
を含む、システム。 - タイミングモデル抽出のためのアサーションハンドリングをインプリメントするプロセスを実行する実行可能なコードを有するコンピュータ使用可能媒体を含むコンピュータプログラム製品であって、該プロセスは、
アサーションに関連付けられた位置を識別するステップと、
タイミングモデルを抽出するステップであって、該タイミングモデルは、該アサーションに関連付けられる新たな位置を含む、ステップと、
該アサーションを該新たな位置に自動的に関連付けるステップと
を含む、コンピュータプログラム製品。
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