DE10100168A1 - Entwurf von Schaltungen mit Abschnitten unterschiedlicher Versorgungsspannung - Google Patents

Abstract

Bei einem Verfahren zum rechnergestützten Entwerfen einer Schaltung wird zunächst ein Hardware-Beschreibungscode der Schaltung unter Verwendung von logischen Schaltungsblöcken erstellt, wobei jedem Schaltungsblock eine Versorgungsspannung zugeteilt wird. Der Hardware-Beschreibungscode wird in eine Netzliste übertragen, welche logische Zellen und deren Verbindungen umfaßt. Durch eine eindeutige Kennung ist jeder Zelle eine bestimmte Versorgungsspannung zugeordnet. Nachfolgend wird unter Berücksichtigung der Kennungen der Zellen eine Zeitablauf-Analyse der Schaltung vorgenommen.

Description

Die Erfindung betrifft ein Verfahren zum rechnergestützten Entwerfen einer Schaltung, welche Abschnitte unterschiedli­ cher Versorgungsspannungen umfaßt.

Mit der zunehmenden Höherintegration und einer ständig stei­ genden Komplexität der Schaltkreise nehmen die Anforderungen an den Schaltungsentwurf ständig zu. Es werden leistungsfähi­ ge und flexible Entwurfswerkzeuge benötigt, die auf der Simu­ lationsebene mit den Fortschritten im Bereich der Fertigung integrierter Schaltkreise schritthalten können. Dies gilt so­ wohl für die Verifikation der Funktionalität einer Schaltung als auch für die Genauigkeit der Vorhersage von Signal-Zeit­ verzögerungen in Datenpfaden der Schaltung.

Die rechnergestützte Entwicklung von Schaltkreisen geht aus von einem gedanklichen Schaltkreiskonzept und umfaßt die Schritte des Niederschreibens dieses Schaltkreiskonzepts in einer geeigneten Hardware-Beschreibungssprache (z. B. VHDL), der Analyse des Schaltkreiskonzeptes unter dem Aspekt der Lo­ gik-Funktionalität, der Synthese eines Schaltkreis-Designs (Erstellung einer synthetisierten Netzliste), der Re-Analyse des synthetisierten Designs (Post-Layout Analyse) und der Programmierung eines geeigneten Chip-Herstellungsgerätes. Die Gesamtprozeßfolge wird als "Design Flow" bezeichnet.

Schwierigkeiten treten auf, wenn mit den bisher bekannten Entwurfswerkzeugen Schaltungen analysiert werden sollen, die Abschnitte unterschiedlicher Versorgungsspannungen umfassen. Derartige Mehrfach-Spannungs-Schaltungsentwürfe ("multivol­ tage designs") müssen gegenwärtig mit einem hohen Aufwand an Handarbeit analysiert werden. Zunächst ist es erforderlich, das Gesamt-Design in Abschnitte unterschiedlicher Versorgungsspannungen zu partitionieren. Im Anschluß daran müssen, ebenfalls in Handarbeit, sogenannte Schaltschwellen-Umsetzer ("level-shifter") an den Grenzen der Schaltungsabschnitte mit unterschiedlichen Versorgungsspannungen in die Netzliste ein­ gesetzt werden. Nach dem Erstellen der Netzliste ergibt sich ein weiteres gravierendes Problem dadurch, daß die unter­ schiedlichen Versorgungsspannungen bei der Analyse des Zeit­ verhaltens der entworfenen Schaltung zu berücksichtigen sind. Dies ist bisher nicht oder nur in sehr eingeschränktem Maße durch das sogenannte "Derating" möglich.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren anzu­ geben, welches den rechnergestützten Entwurf einer Schaltung mit Abschnitten unterschiedlicher Versorgungsspannung wesent­ lich erleichtert. Insbesondere soll eine bessere Automatisie­ rung des Syntheseschrittes und eine genauere Analyse des Zeitverhaltens der Schaltung ermöglicht werden.

Die Aufgabenstellung wird durch die Merkmale des Anspruchs 1 gelöst.

Ein wesentlicher Aspekt der Erfindung besteht darin, daß den in der Netzliste definierten logischen Zellen eine Kennung zugeordnet ist, welche eindeutig angibt, für welche Versor­ gungsspannung die jeweilige Zelle verwendet werden soll. Dies ermöglicht, Zellen gleicher logischer Funktionalität (d. h. gleichen Zellentyps) im Netzlistenformat zu unterscheiden, wodurch erreicht wird, daß sämtliche weiteren Werkzeuge im Entwurfsablauf je nach Kennung der Zelle unterschiedliche physikalische Parameter referenzieren können. Dies wird im Zusammenhang mit der Zeitablaufanalyse noch näher erläutert.

Vorzugsweise erfolgt ein Einbau einer Schaltschwellen-Um­ setzerzelle in eine Verbindung zwischen zwei Zellen mit un­ terschiedlichen Kennungen.

Eine vorteilhafte Ausgestaltung der Erfindung kennzeichnet sich dadurch, daß jedem Eingang und jedem Ausgang einer logi­ schen Zelle ein Verbindungsattribut zugeordnet wird, das bei der Synthese des Schaltungsentwurfs (d. h. dem Übertragen des Hardware-Beschreibungscodes in eine Netzliste) bewirkt, daß ein Ausgang einer ersten Zelle mit einem Eingang einer zwei­ ten Zelle nur dann (direkt) verbunden werden kann, wenn der Ausgang der ersten Zelle und der Eingang der zweiten Zelle identische Verbindungsattribute aufweisen, und daß die Zuwei­ sung von Verbindungsattributen für Ein- und Ausgänge nach ei­ ner vorgegebenen Zuordnungsvorschrift zwischen der Menge der Kennungen und der Menge der Verbindungsattribute erfolgt. Hiermit wird eine Design-Regel aufgestellt, welche im Falle eines Verbindens von Ein- und Ausgängen mit unterschiedlichen Verbindungsattributen verletzt würde.

Eine bevorzugte Zuordnungsvorschrift besteht darin, einer be­ stimmten Kennung einer Zelle genau ein nur dieser bestimmten Kennung zugeordnetes Verbindungsattribut zuzuordnen. Dadurch wird erreicht, daß eine direkte (d. h. ohne Zwischenschaltung eines Schaltschwellen-Umsetzers realisierte) Verbindung zwi­ schen dem Signalweg benachbarter Zellen nur dann möglich ist, wenn diese Zellen derselben Versorgungsspannung zugeordnet sind. Eine alternative Vorgehensweise besteht darin, in be­ stimmten Fällen zuzulassen, daß auch unterschiedlichen Ken­ nungen ein und dasselbe Verbindungsattribut zugeordnet wird. Dieser Fall wird dann von Bedeutung sein, wenn bezüglich der Verbindungsattribute eine weniger feine Differenzierungsfä­ higkeit bezüglich unterschiedlicher Versorgungsspannungen ge­ fordert ist als für verschiedene Kennungen. Da die Verbin­ dungsattribute (der Ein- und Ausgänge der Zellen) im Rahmen der Entwurfssynthese eingesetzt werden, während die Kennungen (der Zellen) der Entwurfsanalyse zugrunde gelegt werden (und deren Genauigkeit erhöhen), kann diese Maßnahme in vielen Fällen zweckmäßig sein.

Durch die Definition von Verbindungsattributen für Ein- und Ausgänge von Zellen läßt sich erreichen, daß der Einbau von Schaltschwellen-Umsetzerzellen zwischen Aus- und Eingängen mit unterschiedlichen Verbindungsattributen von benachbarten Zellen automatisch im Rahmen der rechnergestützen Erstellung der Netzliste (Schaltkreis-Synthese) erfolgt. Dadurch wird eine wesentliche Reduzierung des Entwurfaufwands erreicht.

Eine besonders bevorzugte Vorgehensweise im Entwurfsablauf kennzeichnet sich dadurch, daß es sich bei dem Analyseschritt um eine Zeitablauf-Analyse der Schaltung handelt.

In diesem Fall ist vorteilhaft, wenn die Zeitablauf-Analyse einen Berechnungsschritt zur Ermittlung von Signal-Übertra­ gungszeiten innerhalb von Zellen mit unterschiedlichen Ken­ nungen umfaßt, und hierfür auf in einer Technologie-Zellen­ bibliothek enthaltene kennungsabhängige Technologie-Infor­ mationen zu den Zellen zugegriffen wird. Dadurch wird er­ reicht, daß eine Zeitablauf-Berechnung für Zellen mit unter­ schiedlichen Kennungen durchgeführt werden kann.

Eine Möglichkeit, die Zeitablauf-Analyse weiterhin mit beste­ henden Entwurfswerkzeugen - die nicht speziell für die Be­ rechnung von Multivoltage-Schaltungen konzipiert sind - vor­ zunehmen, besteht darin, nach der Wahl einer Referenzspannung eine Tranformation der kennungsabhängigen Technologie-Infor­ mationen der Zellen in Abhängigkeit von der gewählten Refe­ renzspannung vorzusehen, und dann die Durchführung des Be­ rechnungsschrittes für Zellen mit unterschiedlichen Kennungen unter Verwendung der transformierten Technologie-Informatio­ nen und der einen gewählten Referenzspannung vorzunehmen.

In diesem Zusammenhang wird darauf hingewiesen, daß diese "kennungsbasierte" Form der Zeitanalyse der bekannten Vorge­ hensweise, die Eingangs-zu-Ausgangs-Übertragungszeiten mit­ tels eines "Derating"-Faktors zu skalieren, überlegen ist. Denn beim "Derating" wird vorausgesetzt, daß die bei einer Änderung der Versorgungsspannung auftretende Änderung der Si­ gnal-Übertragungszeit nach einer für die Analyse verwendeten vorgegebenen Beziehung (zumeist wird einfach eine lineare Be­ ziehung angenommen) beschreibbar ist. Eine solche vorgegebene Beziehung liefert - zumindest bei einem vertretbaren Parame­ terisierungsaufwand - jedoch ein der Realität entsprechendes Zeit-Spannungs-Verhalten lediglich in einem engen Spannungs­ bereich, z. B. beim linearen Derating etwa für Spannungs­ schwankungen im Bereich von +/-3% vom Sollwert. Multivol­ tage-Entwürfe sind daher allein durch Derating nicht zufrie­ denstellend in ihrem Zeitverhalten zu analysieren.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung wird nachfolgen in beispielhafter Weise unter Bezugnahme auf die Zeichnung erläutert; in dieser zeigt:

Fig. 1 eine schematische Darstellung einer komplexen elek­ trischen Schaltung, die sich aus verschiedenen Schaltungsteilen zusammensetzt;

Fig. 2 eine schematische Darstellung eines Logik-Ab­ schnitts der in Fig. 1 gezeigten Schaltung mit zwei Schaltungsabschnitten, welche mit unterschiedlichen Versorgungsspannungen betrieben werden;

Fig. 3 eine schematische Darstellung einer logischen Zel­ le;

Fig. 4 ein Ablaufdiagramm des erfindungsgemäßen Verfah­ rens;

Fig. 5 ein Schaubild zur Erläuterung des Deratings flach dem Stand der Technik, in welchem die Signal- Übertragungszeit von einem Eingang einer Zelle zu einem Ausgang dieser Zelle in Abhängigkeit von der Versorgungsspannung dargestellt ist;

Fig. 6 ein bei der Modellberechnung erhaltenes und der Analyse des Zeitverhaltens zugrunde liegendes Mo­ dell der Zelle;

Fig. 7 eine graphische Darstellung der Zeitbögen des Mo­ dells; und

Fig. 8 ein Schaubild zur Erläuterung der erfindungsgemäßen Berechnung von Signal-Übertragungszeiten von einem Eingang zu einem Ausgang einer Zelle.

Fig. 1 zeigt eine Darstellung einer elektrischen Schaltung, welche als integrierter Schaltkreis (IC) realisiert ist. Die elektrische Schaltung umfaßt einen A/D-Umsetzer, einen D/A- Umsetzer, eine Logikeinheit, einen Speicher sowie einen Mi­ kroprozessor µP oder Mikro-Controller µC.

Beim Entwurf eines derartigen ICs werden die unterschiedli­ chen Schaltungsteile zunächst in einer geeigneten Hardware- Beschreibungssprache codiert und nachfolgend zur Überprüfung des codierten Schaltungsentwurfs analysiert bzw. simuliert. Zur Codierung der Logik- und Speicherbausteine kann bei­ spielsweise die VHDL-(Very High Speed Integrated Circuits Hardware Description Language-)Hardware-Beschreibungssprache eingesetzt werden. Die Beschreibung des Mikroprozessors be­ ziehungsweise des Mikro-Controllers erfolgt üblicherweise auf Bauteilebene unter Verwendung von C-Code-Routinen, welche für die Simulation mittels eines Analog-Simulators, z. B. einem SPICE-(Simulation Program With Integrated Circuit Emphasis) ähnlichen Simulator vorgesehen sind.

A/D-Umsetzer und D/A-Umsetzer können sowohl in VHDL als auch in SPICE-Routinen beschrieben werden.

Im folgenden wird in Fig. 2 ein Logik-Schaltungsabschnitt des in Fig. 1 gezeigten ICs betrachtet. Dargestellt ist exempla­ risch ein Datenpfad DP, welcher einen ersten Schaltungsblock SB1 und anschließend einen zweiten Schaltungsblock SB2 durch­ läuft. Beide Schaltungsblöcke SB1, SB2 enthalten in nicht dargestellter Weise Logik-Bauelemente wie beispielsweise Lo­ gik-Gatter sowie z. B. Flip-Flops. Ferner können sie auch kom­ plexere Steuer-Logik enthalten.

Die Vorgehensweise beim rechnergestützten Entwerfen einer Schaltung wird anhand der Fig. 4 erläutert. In einem ersten Schritt S1 erfolgt eine Partitionierung der Schaltung in Fig. 1 unter dem Gesichtspunkt eines möglichst geringen Leistungs­ verbrauchs. Eine Optimierung des Leistungsverbrauchs läßt sich dann erreichen, wenn, wie in Fig. 2 dargestellt, unter­ schiedliche Schaltungsblöcke mit unterschiedlichen Versor­ gungsspannungen betrieben werden. Der Einsparungseffekt be­ steht darin, daß Schaltungsblöcke, die auch noch bei ver­ gleichsweise niedrigen Versorgungsspannungen einwandfrei funktionieren, nicht mit einer unnötig hohen Versorgungsspan­ nung betrieben werden. Die Bewertung einzelner Schaltungs­ blöcke hinsichtlich ihrer Leistungsaufnahme kann z. B. mit Hilfe des Entwurfswerkzeugs "WattWatcher" erfolgen. Die Schaltungsbeschreibung erfolgt durch eine geeignete Hardware- Beschreibungssprache auf der RTL-(Register Transfer Level) Ebene.

Nach der Partitionierung des Schaltungs-Layouts in Schritt S1 wird in dem Schritt S2 jedem Block eine geeignete Versor­ gungsspannung zugeteilt, siehe Fig. 2. Im Rahmen dieses Schritts S2 erfolgt auch eine Überprüfung der Funktionalität der Schaltung auf RTL-Ebene. Diese RTL-Analyse dient zur Prü­ fung, ob die entworfene Schaltung die an sie gestellten Lo­ gik-Spezifikationen erfüllt.

In dem Schritt S3 erfolgt die Synthese der Schaltung auf die Gate-Ebene. Bei der Synthese der Schaltung wird diese in Form einer Netzliste festgelegt. Die Netzliste umfaßt eine Dar­ stellung der Logik-Elemente der Schaltung, z. B. (N)AND- und (N)OR-Gates, Flip-Flops, Invertierer oder zusammengesetzte Logik-Grundelemente sowie eine Darstellung sämtlicher Verbin­ dungsleitungen zwischen diesen Logik-Elementen. Die Darstel­ lung eines Logik-Elements der Netzliste wird als logische Zelle bezeichnet und eine Verbindung zwischen den logischen Zellen wird als eine Knotenverbindung bezeichnet. Die in der Netzliste benötigten Zellen sind in Technologie-Zellenbiblio­ theken hinterlegt, auf die im Syntheseschritt und in den da­ rauffolgenden Schritten zugegriffen wird. Im folgenden wird vorausgesetzt, daß eine logische Zelle einem Logik-Element der tatsächlichen Schaltung entspricht, welches nur von einer Versorgungsspannung betrieben wird, d. h., eine logische Zelle in der Netzliste ist gemäß der zuvor erfolgten Partitionie­ rung der Schaltung stets genau einer Versorgungsspannung zu­ geordnet.

Fig. 3 zeigt eine exemplarische Darstellung eines einer ein­ zigen Versorgungsspannung zugehörigen Schaltungsabschnitts, z. B. eines der in Fig. 2 dargestellten Schaltungsblöcke SB1 beziehungsweise SB2 oder eines Teilbereichs davon, anhand der logischen Zellen und Knotenverbindungen, d. h. mit anderen Worten in Form einer Netzliste. Die Netzliste umfaßt die Ein­ gänge i3, i2, i1, clkin, clkin2 und die Ausgänge out1 und out2. Der in Fig. 3 dargestellte logische Block umfaßt sei­ nerseits logische Zellen in Form von AND-Gates 1, einem OR- Gate 2, Treibern 3, invertierenden Treibern 4 und Flip-Flops 5, welche über die Takt-Eingänge clkin und clkin2 getaktet werden. Die Knotenverbindungen der logischen Zellen 1, 2, 3, 4, 5 sind in der Fig. 3 graphisch dargestellt. Der in Fig. 3 dargestellte Schaltungsblock kann auch selbst als logische Zelle ("Makrozelle") betrachtet werden.

Erfindungsgemäß wird jeder logischen Zelle der Netzliste eine Kennung zugeordnet, welche angibt, welcher Versorgungsspan­ nung das der logischen Zelle entsprechende (tatsächliche) Logik-Element angehört. Die entsprechende Festlegung wurde, wie bereits beschrieben, im Schritt S2 durchgeführt.

Zur Kennzeichnung der logischen Zellen kann ein Zellsuffix verwendet werden. Eine Zelle AND, die sich in einer 2 Volt- (V-)Spannungsumgebung befindet, wird beispielsweise als AND_2v bezeichnet, eine Zelle AND in einer 3 V-Spannungs­ umgebung wird entsprechend als AND_3v vermerkt. Durch diese Kennung wird erreicht, daß unterschiedlichen Versorgungsspan­ nungen zugeordnete Zellen im Netzlistenformat voneinander un­ terscheidbar sind. Von nun ab können alle nachfolgenden Ent­ wurfs-Werkzeuge auf diese Kennung zurückgreifen.

Die Kennzeichnung der logischen Zellen z. B. durch Zellsuf­ fizes bedingt, daß die Technologie-Zellenbibliotheken ent­ sprechend aufgebaut werden müssen, d. h. die Kennzeichnung un­ terstützen müssen. In diesem Zusammenhang wird darauf hinge­ wiesen, daß bisherige Hardware-Beschreibungssprachen (wie beispielsweise Verilog) keine Bibliothekenverwaltung besit­ zen, welche es erlauben würde, einer logischen Zelle eine Kennung in der beschriebenen Form hinzuzufügen.

Bei dem in Fig. 3 betrachteten Beispiel, in welchem sämtli­ chen logischen Zellen 1, 2, 3, 4, 5 die gleiche Versorgungs­ spannung zugeordnet ist, ist auch die aus den genannten logi­ schen Zellen aufgebaute logische Makrozelle einer einzigen Versorgungsspannung zugeordnet. Die Makrozelle läßt sich da­ her in gleicher Weise wie die einzelnen logischen Zellen durch einen (willkürlich gewählten) Namen und ein Zellsuffix bezeichnen.

In der Netzliste sind unterschiedlichen Versorgungsspannungen zugeordnete logische Zellen beziehungsweise logische Makro­ zellen miteinander verbunden. Hierfür müssen Schaltschwellen- Umsetzer zwischen den entsprechenden Aus- und Eingängen der miteinander in Verbindung stehenden Zellen eingefügt werden.

Der Grund für dieses Erfordernis wird an einem Beispiel er­ läutert:
Eine logische "1" ergibt am Ausgang eines 1 V Logik-Elements einer Schaltung einen Spannungspegel von 1 V. Wird mit diesem Spannungspegel der Eingang eines z. B. 5 V Logik-Elements be­ aufschlagt, liegt ein unbestimmtes Eingangssignal an, da die Schaltschwelle des 5 V Logik-Elements bei etwa 1,0 V liegt. Im umgekehrten Fall würde der Eingang eines 1 V Logik-Ele­ ments mit 5 V beaufschlagt. Dies würde das 1 V Logik-Element der Schaltung zerstören.

Der Einbau von Schaltschwellen-Umsetzern erfolgt auf der Ent­ wurfsebene im Netzlistenformat durch Zwischenschaltung von logischen Schaltschwellen-Umsetzerzellen zwischen logischen Zellen unterschiedlicher Versorgungsspannungen. Die Zwischen­ schaltung erfolgt im Entwurfsablauf automatisch auf der Basis von Verbindungsattributen, welche sämtlichen Ein- und Ausgän­ gen der logischen Zellen zuvor zugeordnet wurden. Ein- und Ausgänge mit identischen Verbindungsattributen werden direkt verbunden, zwischen Ein- und Ausgängen, die unterschiedliche Verbindungsattribute aufweisen, wird eine Schaltschwellen- Umsetzerzelle eingefügt.

Die Zuweisung von Verbindungsattributen zu den Ein- und Aus­ gängen einer Zelle erfolgt in Abhängigkeit von dem Zellsuffix der Zelle. Eine erste Möglichkeit besteht darin, jedem Zell­ suffix eineindeutig ein Verbindungsattribut zuzuordnen. Dies hat zur Folge, daß in jedem Verbindungsknoten zwischen Zellen unterschiedlicher Versorgungsspannungen stets eine Schalt­ schwellen-Umsetzerzelle eingebaut wird. Eine zweite Möglich­ keit besteht darin, unterschiedlichen Zellsuffizes zumindest für einige der Zellsuffizes ein und dasselbe Verbindungsat­ tribut zuzuordnen. Dadurch kann z. B. erreicht werden, daß Zellen, deren Versorgungsspannungen nicht weit voneinander entfernt liegen, ohne die Zwischenschaltung von Schaltschwel­ len-Umsetzerzellen synthetisiert werden.

Der Einbau von Schaltschwellen-Umsetzerzellen kann ggf. auch noch im Rahmen der sogenannten "Place & Root"-Funktionalität des Synthese-Entwurfswerkzeugs erfolgen. Im Rahmen dieses Schrittes (S3) kann eine nochmalige Überprüfung und Optimie­ rung des Schaltungsdesigns in Bezug auf ihr Leistungsverhal­ ten erfolgen. Im Unterschied zu der in Schritt S1 durchge­ führten Erst-Beurteilung des Schaltungs-Layouts unter Lei­ stungsverbrauchs-Gesichtspunkten erfolgt dieser Schritt nun auf der Basis der Netzliste (d. h. auf Gate-Ebene) und durch gezielte Änderungen von Kennungen bzw. Zellsuffizes.

Ein Beispiel eines Codes im Synopsis-.lib-Format zur Zuwei­ sung von Verbindungsattributen ("connection_classes") lautet wie folgt:

Dabei wird sämtlichen Ein- und Ausgängen der logischen Zellen mit den Namen "buffer", "nand", "or", "low_voltage_cell_y" das Verbindungsattribut "vdd" zugeordnet.

Ein Beispiel für den Code einer Schaltschwellen-Umsetzerzelle liest sich folgendermaßen:

Mit diesem Code wird eine Schaltschwellen-Umsetzerzelle mit dem Namen "vdd_y_to_vdd_x_shifter" definiert, welche Aus­ gangs-Anschlüsse mit dem Verbindungsattribut "vdd_x" mit Ein­ gangs-Anschlüssen, welche dem Verbindungsattribut "vdd_y" zu­ geordnet sind, verbindet.

In dem Schritt S4 erfolgt die Analyse des Schaltungsentwurfs in Bezug auf ihr Zeitverhalten. Es wird zumeist eine stati­ sche Analyse vorgenommen. Der Schritt S4 kann sich in vier Teilschritte aufgliedern.

Der erste Teilschritt S4.1 wird als Extraktionsschritt be­ zeichnet und besteht darin, aus der Netzliste in automati­ scher Weise die RC-Werte zu den einzelnen Zellen zu gewinnen. Hierfür wird auf die Technologie-Zellenbibliotheken und den darin abgelegten Zelleninformationen zurückgegriffen.

In einem zweiten Teilschritt S4.2 wird eine Zeitverzögerungs­ berechnung ("delay-calculation") aus den beim Extraktionsschritt gewonnenen RC-Werten für sämtliche Zellen durchge­ führt. Die berechneten Zeitverzögerungen oder Signal- Übertragungszeiten werden als Zeitbögen ("timing arcs") in einem File des Formats .sdf, meist als SDF-File bezeichnet, abgelegt. Für die Berechnung der Signal-Übertragungszeiten wird auf Informationen aus der Technologie-Zellenbibliothek zurückgegriffen. Für die Berechnung der Signal-Übertragungs­ zeiten muß der entsprechenden Programmroutine eine Referenz­ spannung Uref mitgeteilt werden, bezüglich der die Berechnung durchgeführt werden soll.

Ein dritter Teilschritt S4.3 wird üblicherweise als "back­ annotation" bezeichnet. In diesem Teilschritt wird aus den zu einer Zelle berechneten Zeitbögen und aus der nochmals be­ trachteten Netzliste ein Modell generiert, welches sowohl das logische Verhalten als auch die Signal-Übertragungszeiten in dem betrachteten Schaltungsobjekt so gut wie möglich wieder­ gibt. Das Modell ist Grundlage der weiteren Analyse in Schritt S4.4.

Der Modellberechnung liegt ein Ausschnitt der Netzliste zu­ grunde, der als (logisches) Objekt bezeichnet wird. Das logi­ sche Objekt (sowie das durch dieses beschriebene Schaltungs­ objekt) ist einer oder mehreren Versorgungsspannungen zuge­ ordnet, d. h. es kann sich je nach der zu lösenden Entwurfs­ aufgabe sowohl um einen Teilabschnitt (Block) der Schaltung als auch um mehrere Blöcke oder um die Gesamtschaltung han­ deln. Das logische Objekt ist eindeutig durch die von ihm um­ faßten logischen Zellen sowie deren Knotenverbindungen defi­ niert.

Als Eingangsgrößen für die Modellberechnung wird die Netzli­ ste des zu modulierenden Objekts, Informationen aus der Tech­ nologie-Zellenbibliothek und Informationen bezüglich des zeitlichen Verhaltens der Umgebung des zu modulierenden Ob­ jekts (z. B. Taktgeber etc.) in der Schaltung verwendet.

Logische Zellen gleicher Funktionalität aber unterschiedli­ cher Kennung (d. h. z. B. AND_v2 und AND_v3) werden als ein Zellentyp bezeichnet. Allgemein gesprochen enthält die Tech­ nologie-Zellenbibliothek zu einem gegebenen Zellentyp Daten, die für den Zellentyp charakteristisch sind und zumindest zum Teil darüber hinaus auch kennungsabhängig sind. Das heißt, daß ein erster Datensatz, welcher einer logischen Zelle mit einer ersten Kennung des gegebenen Zellentyps zugeordnet ist, sich von einem zweiten Datensatz, welcher einer logischen Zelle mit einer zweiten Kennung des gleichen Zellentyps zuge­ ordnet ist, zumindest in einem Datenwert unterscheidet. Diese Bedingung muß allerdings nicht für sämtliche Zellentypen er­ füllt sein, da bei Zellentypen geringer Empfindlichkeit ge­ genüber einer Änderung der Versorgungsspannung auch geringere Anforderungen an die Genauigkeit der Analyse gestellt werden können.

Der Zweck der Erstellung von Modellen aus der Netzliste be­ steht darin, daß die spätere Gesamtanalyse der Schaltung auf der Basis der Modelle anstelle der entsprechenden Netzlisten der Objekte weitaus schneller und aufwandsgünstiger erfolgen kann. Fig. 7 verdeutlicht die Zeitbögen, welche bezüglich der Berechnung des Modells für die Signal-Übertragungszeiten zwi­ schen jeweils zwei Eingangsanschlüssen beziehungsweise Ein­ gangs- und Ausgangsanschlüssen ermittelt wurden. Fig. 6 zeigt eine schematische Darstellung einer Netzliste des Modells, dem der in Fig. 3 gezeigte Ausschnitt der Netzliste zugrunde liegt.

In einem vierten Teilschritt S4.4 erfolgt dann die eigentli­ che Analyse des Zeitverhaltens (entweder statisch oder ggf. auch dynamisch im Rahmen einer Ereignis-Simulation) des ge­ samten Schaltungsentwurfs.

Zunächst wird die Vorgehensweise zur Berechnung von Signal- Übertragungszeiten (Schritt S4.2) nach dem Stand der Technik erläutert.

Bisherige Technologie-Bibliotheken enthalten ausschließlich Parameterdaten, die sich auf eine einzige, fest vorgegebene Versorgungsspannung beziehen. Diese wird als Basisspannung Ubas der betrachteten Technologie-Zellenbibliothek bezeich­ net. Aus diesen Daten werden dann in Schritt S4.2 unter Ver­ wendung der extrahierten RC-Werte die Übertragungszeiten für die entsprechenden Eingangs-zu-Ausgangs-Verbindungen der Zel­ le berechnet. Als Referenzspannung Uref für die Berechnung wird in Schritt S4.2 üblicherweise die Basispannung Ubas ge­ wählt.

Umfaßt ein Schaltungsentwurf Zellen oder Blöcke zu unter­ schiedlichen Spannungen, werden zwangsläufig zumindest dieje­ nigen Zellen beziehungsweise Blöcke in ihrem Zeitverhalten falsch berechnet, die einer anderen Spannung zugeordnet sind.

Eine von der Basisspannung abweichende Versorgungsspannung kann in bisherigen Entwurfskonzepten durch Derating-Korrek­ turen berücksichtigt werden. Zu diesem Zweck wird ein soge­ nannter k-Faktor, der auch als Derating-Parameter bezeichnet wird, verwendet. Der k-Faktor ist ebenfalls in der betrachte­ ten Technologie-Zellenbibliothek als Parameter für die be­ trachtete Zelle (zur Basisspannung) abgespeichert.

Fig. 5 zeigt ein Schaubild zur Erläuterung des als solchen bekannten Deratings. In dem Schaubild ist die Signal-Über­ tragungszeit D für eine Eingang-zu-Ausgang-Verbindung einer logischen Zelle über der Versorgungsspannung U aufgetragen. Die tatsächlich auftretenden Übertragungszeiten sind mit D*(1,5) für eine Versorgungsspannung von 1,5 V und D*(2,0) für eine Versorgungsspannung von 2,0 V bezeichnet. Die strichpunktiert gezeichnete Linie L* läuft durch die beiden Punkte D*(1,5) und D*(2,0) und repräsentiert das Zeitverhal­ ten des tatsächlichen Schaltungsobjekts.

In dem hier dargestellten Beispiel wird von einer Basisspan­ nung Ubas = 2,0 V ausgegangen. Die ermittelte Verzögerungs­ zeit bei 2,0 V ist in Fig. 5 mit D(2,0) bezeichnet und stellt eine gute Schätzung für die tatsächlich auftretende Übertra­ gungszeit D*(2, 0) dar.

Soll bei Zugrundelegung einer Technologie-Zellenbibliothek zur Basisspannung 2,0 V die Zeitverzögerung für eine Zelle oder einen Block bei einer davon abweichenden Versorgungs­ spannung U von z. B. 1,5 V errechnet werden, erfolgt dies beim Derating z. B. gemäß der folgenden Beziehung:

D(U) = Dbas.[1 + k.(U - Ubas)]

Bei der Berechnung wird für Uref der Wert für die Versor­ gungsspannung U vorgegeben. In obiger Gleichung bezeichnet Dbas die Übertragungszeitdauer für die Basisspannung Ubas, d. h. hier Dbas = D(2,0). Dbas wird im folgenden als charakte­ ristische Zeitdauer bezeichnet.

Der k-Faktor stellt die Steigung der Tangente an die Kurve L* bei der Basisspannung Ubas dar. Wie aus Fig. 5 ersichtlich, weicht die durch Derating gemäß der obigen Gleichung berech­ nete Übertragungszeit D(1,5) für eine Versorgungsspannung von 1,5 V deutlich von dem tatsächlichen Wert D*(1,5) ab.

Auch wenn für das Derating ein Polynom höherer Ordnung mit mehreren k-Faktoren herangezogen wird, bleibt der Spannungs­ bereich, über den Derating zufriedenstellende Ergebnisse lie­ fert, beschränkt.

Der Aufbau der modifizierten Technologie-Zellenbibliothek, die dem erfindungsgemäßen Vorgehen zugrunde liegt, wird durch die folgende Tabelle verdeutlicht:

Die erste Spalte der Tabelle betrifft die Basisspannung, wo­ bei die Tabelle Zellen bezüglich mehrerer Basisspannungen Ubas umfaßt. In der zweiten Spalte der Tabelle sind die Namen (Zelltyp und Kennung) der logischen Zellen aufgelistet und die dritte Spalte der Tabelle betrifft Technologie-Parameter zu den einzelnen Zellen, wobei stellvertretend für einen Satz von Technologieparametern lediglich die charakteristische Zeitdauer und der k-Faktor für die entsprechende logische Zelle aufgeführt sind. Die Tabelle verdeutlicht beispielhaft und ausschnittsweise den Aufbau der erfindungsgemäßen Techno­ logie-Zellenbibliothek.

Bezüglich der Basisspannung von 2,0 V entspricht der Aufbau der Technologie-Zellenbibliothek dem Aufbau einer konventio­ nellen auf dieser Spannung basierenden Bibliothek. Der Dera­ ting-Parameter bzw. die charakteristische Zeitdauer für die Zelle AND sind mit k bzw. D bezeichnet und der Derating- Parameter bzw. die charakteristische Zeitdauer für die Zelle OR sind mit k' bzw. D' angegeben.

Darüber hinaus umfaßt die Tabelle die den Basisspannungen von 1,5 und 2,5 V zugeordneten Zellen AND_d, OR_d beziehungsweise AND_u, OR_u gleichen Zellentyps. Die zur Unterscheidung der Zellen verwendeten Suffizes sind u (für up) und d (für down).

Der Zelle AND_u sind die Parameter D(2,5), k(2,5) sowie wei­ tere nicht aufgeführte Parameter zugeordnet, der Zelle OR_u sind die Parameter D'(2,5), k'(2,5) sowie weitere nicht auf­ geführte Parameter zugeordnet, und so weiter.

Die Berechnung der Signal-Übertragungszeiten auf der Basis der erfindungsgemäßen Technologie-Zellenbibliothek wird fol­ gendermaßen durchgeführt.

Wie bereits erwähnt, muß im Schritt S4.2 eine bestimmte Refe­ renzspannung Uref eingestellt werden, bezüglich der die Be­ rechnung der Zeitbögen (d. h. der Signal-Übertragungszeiten) erfolgt. Erfindungsgemäß kann nur für Uref ein beliebiger Spannungswert gewählt werden. Der gewählte Wert hat keinen Einfluß auf das Berechnungsergebnis, sofern zuvor die im fol­ genden beschriebene Transformation oder Normierung der Tech­ nologie-Zellenbibliothek auf die Referenzspannung Uref durch­ geführt wird und bei der Zeitberechnung dann auf die normier­ ten Technologie-Parameter zurückgegriffen wird.

Die Normierung der Parameterdaten in der Technologie-Zellen­ bibliothek bezüglich der (beliebig gewählten) Referenzspan­ nung Uref erfolgt für die charakteristische Zeitdauer und den Derating-Parameter nach den folgenden Regeln:
Normierte charakteristische Zeitdauer D_n: In der normierten Technologie-Zellenbibliothek wird als charakteristische Zeit­ dauer D_n(Z) zu einer betrachteten Zelle Z (z. B. AND_u) ihr entsprechender Technologie-Parameter aus der Technologie- Zellenbibliothek (d. h. für AND_u der Wert D(2,5)) verwendet. Die entsprechende Normierungs-Transformation ist in Fig. 8 durch den Pfeil N1 dargestellt. Analog stellt der Pfeil N2 die Normierungs-Transformation für die Zelle AND_d dar.

Normierter Derating-Parameter k_n: In der normierten Technolo­ gie-Zellenbibliothek wird der Derating-Parameter k_n(Z) der Zelle Z durch die Normierungs-Transformation

k_n(Z) = (Ubas(Z)/Uref).k(Z)

bestimmt.

Für Z = AND_u ergibt sich beispielsweise k_n(AND_u) = (2,5 V/Uref).k(2,5). Demzufolge ist k_n(Z) von der bei der Nor­ mierung verwendeten Referenzspannung Uref abhängig. Anschau­ lich wird k_n(Z) durch die Steigung der in Fig. 8 eingezeich­ neten Geraden G1 (für die Zelle AND_u) und G2 (für die Zelle AND_d) beschrieben.

Die Zeitberechnung in Schritt S4.2 wird nun auf der Basis der normierten Technologie-Parameter durch Vorgabe der (der Nor­ mierung zugrunde liegenden aber ansonsten beliebigen) Refe­ renzspannung Uref durchgeführt. Dadurch wird erreicht, daß für jede Zelle die richtigen Technologie-Parameter bei der Berechnung in Schritt S4.2 verwendet werden, obwohl das in Schritt S4.2 verwendete Werkzeug in konventioneller Weise nur die Vorgabe einer einzigen schaltungseinheitlichen Spannung Uref ermöglicht. Mit anderen Worten wird durch die Normierung der Technologie-Zellenbibliothek erreicht, daß ein Multivol­ tage-Schaltungsentwurf mit einem herkömmlichen Zeitanalyse- Werkzeug berechnet werden kann.

Entsprechend der vorstehend geschilderten Vorgehensweise bei der Analyse des Zeitverhaltens eines Schaltungsentwurfs kann die der Erfindung zugrunde liegende Zuordnung zwischen Zellen und Versorgungsspannungen auch zur Analyse anderer physikali­ scher Größen ausgenutzt werden.

Claims (11)

1. Verfahren zum rechnergestützten Entwerfen einer Schaltung, welche Abschnitte unterschiedlicher Versorgungsspannungen um­ faßt, mit den Schritten:

• a) Erstellen eines Hardeware-Beschreibungscodes der Schal­ tung unter Verwendung von logischen Schaltungsblöcken (S1);
• b) Zuteilen einer Versorgungsspannung zu jedem Schaltungs­ block (S2);
• c) Übertragen des Hardeware-Beschreibungscodes in eine Netz­ liste, welche logische Zellen und deren Verbindungen um­ faßt, wobei eine logische Zelle einem Zellentyp ent­ spricht, dem eine eindeutige Kennung der Versorgungsspan­ nung, welcher die Zelle zugeordnet ist, hinzugefügt wird (S3); und
• d) Durchführen einer Analyse der Schaltung auf der Basis der Netzliste unter Berücksichtigung der Kennungen der Zellen (S4).

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,

• - daß ein Einbau einer Schaltschwellen-Umsetzerzelle zwi­ schen zwei Zellen mit unterschiedlichen Kennungen erfolgt.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß jedem Eingang und jedem Ausgang einer Zelle ein Verbin­ dungsattribut zugeordnet wird;
daß im Schritt (c) ein Ausgang einer ersten Zelle mit einem Eingang einer zweiten Zelle nur dann verbunden werden kann, wenn der Ausgang der ersten Zelle und der Eingang der zwei­ ten Zelle identische Verbindungsattribute aufweisen; und
daß die Zuweisung von Verbindungsattributen für Ein- und Ausgänge nach einer vorgegebenen Zuordnungsvorschrift zwi­ schen der Menge der Kennungen und der Menge der Verbin­ dungsattribute erfolgt.

4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß einer bestimmten Kennung genau ein nur dieser bestimm­ ten Kennung zugeordnetes Verbindungsattribut zuordnet wird.

5. Verfahren nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß mehreren unterschiedlichen Kennungen ein und dasselbe Verbindungsattribut zuordnet wird.

6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zwischen dem Ausgang einer ersten Zelle und dem Eingang einer zweiten Zelle beim Schritt (c) automatisch eine Schaltschwellen-Umsetzerszelle eingebaut wird, sofern das dem Ausgang der ersten Zelle zugeordnete Verbindungsattri­ but ungleich dem dem Eingang der zweiten Zelle zugeordneten Verbindungsattribut ist.

7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Schritt (d) eine Zeitablauf-Analyse der Schaltung be­ trifft.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet,
daß Schritt (d) einen Berechnungsschritt (S4.2) zur Ermitt­ lung von Signal-Übertragungszeiten innerhalb von Zellen mit unterschiedlichen Kennungen umfaßt, und
daß hierfür auf in einer Technologie-Zellenbibliothek ent­ haltene kennungsabhängige Technologie-Informationen zu den Zellen zugegriffen wird.

9. Verfahren nach Anspruch 8, gekennzeichnet durch die Schritte:

• - Wahl einer Referenzspannung (Uref);
• - Tranformieren der kennungsabhängigen Technologie-Informa­ tionen der Zellen in Abhängigkeit von der gewählten Refe­ renzspannung (Uref); und
• - Durchführen des Berechnungsschrittes für Zellen mit unter­ schiedlichen Kennungen unter Verwendung der transformierten Technologie-Informationen und der einen gewählten Referenz­ spannung (Uref).

10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß in der Technologie-Zellenbibliothek kennungsabhängige Derating-Parameter enthalten sind.

11. Verfahren nach Anspruch 9 und 10, dadurch gekennzeichnet, daß sich ein transformierter Derating-Parameter einer Zelle Z nach der Gleichung k_n(Z) = (Ubas(Z)/Uref).k(Z) berechnet, wobei Ubas die der Zelle zugeordnete Versorgungsspannung, k(Z) der Derating-Parameter der Zelle Z bei der Versor­ gungsspannung und Uref die Referenzspannung ist.