JP3171236B2 - 入力端子競合パターン検出システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する分野】本発明は、半導体集積回路の電気
特性試験、例えばＬＳＩ試験などを行なうテスターにお
ける入力端子競合パターンを検出するシステムに関す
る。

【０００２】

【従来の技術】ＬＳＩの機能試験は、ＬＳＩの回路の全
てを機能させるテストパターンの発生が非常に難しく、
複雑なタイミング条件で入力を行なう必要がある。その
ため、ＬＳＩテスタでは、入力端子側のドライブのタイ
ミングがずれると、ＬＳＩ内部の順序回路が誤動作する
ことがあり、これを防止するためには、入力のタイミン
グのずれによって動作が異なるようなテストパターンを
与えないようにしなければならない。従来、テストパタ
ーンに、こうした入力端子間競合の可能性がないかどう
かをチェックするのに、次のような手法を用いていた。

【０００３】テストパターンで、同一パターン番号で、
複数の入力パターンまたは双方向パターンが同時に変化
している部分があれば、１つずつ変化するようにパター
ン挿入を行い、ずらしていく。このずらすパターンは、
昇順、降順の２本を作成する。こうして作成したパター
ンについて、シミュレーションを行い、期待値不一致が
ないかどうかを検証する。期待値不一致があった場合、
パターンをずらしたことが原因と考えられ、すなわちそ
の元のテストパターンは、入力タイミングのずれによ
り、誤動作を起こす可能性のあるパターンであると考え
られる。原因となった端子を特定するには、元のパター
ンとずらしたパターンとのシミュレーション結果を解析
する。

【０００４】図５は従来の入力端子競合パターン検出シ
ステムの概略構成を示すブロック図である。この入力端
子競合パターン検出システムは、テストパターンファイ
ル１０１、ずらしパターン作成部１０２、ずらしパター
ンファイル１０３、ネットリスト１０４、シミュレーシ
ョン部１０５、シミュレーション結果ファイル１０６、
出力部１０７からなる。

【０００５】テストパターンファイル１０１は半導体集
積回路の電気特性試験、例えばＬＳＩ試験などを行なう
ためのテストパターンが予め記述されたファイルであ
る。ずらしパターン作成部１０２は、テストパターンフ
ァイル１０１に記述されたテストパターンについて、各
入力端子間競合の可能性をチェックし、競合の可能性の
あるテストパターンについて競合しないようにそのタイ
ミングをずらしたパターンを作成する。ここでは、複数
の外部端子間で、それぞれの端子に入力されるテストパ
ターンに同じタイミングで変化する部分があるテストパ
ターンについて、そのタイミングをずらしたテストパタ
ーン（ずらしパターン）が作成される。ずらしパターン
ファイル４は、ずらしパターン作成部１０２にて作成さ
れたずらしパターンを記述するためのファイルである。

【０００６】ネットリスト１０４は、試験対象である半
導体集積回路の回路網の構成を示すものである。シミュ
レーション部１０５は、ずらしパターンファイル４に記
述されたテストパターン（ずらしパターン）を読み込
み、ネットリスト１０４に従ってシミュレーションを実
行する部分である。シミュレーション結果ファイル１０
６は、シミュレーション部１０５にて実行された結果を
記述するためのもので、記述された内容は、出力部１０
８（プリンターやディスプレイなど）にて出力すること
ができるようになっている。

【０００７】以下、この入力端子競合パターン検出シス
テムの動作について説明する。

【０００８】まず、ずらしパターン作成部１０２がテス
トパターンファイル１０１に記述されたテストパターン
を読み込み、同時変化入力端子をずらしたパターンを作
成し、ずらしパターンファイル１０３の昇順または降順
にそのずらしたパターンを記述する。このずらしパター
ンの作成は、例えば以下のようにして行なう。

【０００９】図６（ａ）は半導体集積回路の外部端子に
入力されるに入力されるテストパターンのタイミングチ
ャート、図６（ｂ）は（ａ）に示したテストパターンか
ら作成されたずらしパターンのタイミングチャートであ
る。同図において、Ｃ１〜Ｃ３はクロック系の外部端
子、Ｄ１〜Ｄ４はデータ系の外部端子である。外部端子
Ｃ１のテストパターンは、第１番目のクロックの立上り
（変化）が外部端子Ｃ２のテストパターンの第１番目の
クロックの立上り（変化）と一致しており（破線ａ）、
第３番目のクロックの立上りが外部端子Ｃ２のテストパ
ターンの第２番目のクロックの立上りと一致しており
（破線ｃ）、第５番目のクロックの立上りが外部端子Ｃ
３のテストパターンの第２番目のクロックの立上りと一
致しており（破線ｅ）、第６番目のクロックの立上りが
外部端子Ｄ２のテストパターンの第１番目のクロックの
立下がりと一致している（破線ｇ）。外部端子Ｄ３のテ
ストパターンは、第１番目のクロックの立上りが外部端
子Ｄ４のテストパターンの第１番目のクロックの立上り
と一致しており（破線ｂ）、第１番目のクロックの立下
がりが外部端子Ｄ１，Ｄ２の各テストパターンの第１番
目のクロックの立上りと一致しており（破線ｄ）、第２
番目のクロックの立上りが外部端子Ｄ４のテストパター
ンの第１番目のクロックの立下がりと一致している（破
線ｇ）。

【００１０】図６（ｂ）に示すパターンずらし処理は、
昇順の場合で、破線ａから破線ｇまでの入力端子同時変
化パターンについては、その入力端子の属性を考慮する
ことなく、同じタイミングで変化する部分をずらしたパ
ターンを作成する。例えば、破線ａにおける入力端子同
時変化パターンについては、外部端子Ｃ２の変化を１パ
ターン後にし、これにより挿入された分パターン長は伸
びる。破線ｄにおける入力端子同時変化パターンは、デ
ータ系の端子が同時に変化している場合であるが、この
場合もずらし対象になり、各パターンで、同時変化端子
数−１パターン分パターン長が伸びることになる。

【００１１】上述のようにしてずらしパターンが作成さ
れると、シミュレーション部１０５がその作成されたず
らしパターンを用いて、ネットリスト１０４に従ってシ
ミュレーションを実行し、その結果がシミュレーション
結果ファイル１０６に記述される。設計者は、シミュレ
ーション結果ファイル１０６に記述されシミュレーショ
ン結果に基づいて、期待値不一致箇所を解析し、どの端
子のずれが期待値不一致を引き起こしたか解析できた
ら、パターンを修正する。

【００１２】

【発明が解決しようとする課題】しかしながら、上述し
た従来技術には以下のような問題がある。

【００１３】第一の問題点は、ずらしパターンを作成す
るのに、非常に多くのディスク容量を使用するという点
である。１０本の入力端子が同時に変化していた場合、
そこに追加挿入されるパターン数は９パターンになる。
特に、多ビットのデータバスが存在する場合、テストパ
ターン上ではそれが同時に変化することが一般的なの
で、挿入後のパターン長が数１０倍になることもある。
例えば、図５に示したシステムにおいては、実回路のデ
ータ系端子の動作では、同時に数十、場合によっては、
１００以上の端子が動作し、パターン長は膨大なものと
なる。また、図６に示した昇順パターンの他、降順パタ
ーン（先にＣ２を変化させ、Ｃ１を後にずらすパター
ン）も作成するので、２種類の大規模なパターンを扱わ
なければならず、これもディスク容量の増大に影響す
る。さらに加えて、タイミングのずれがあっても動作上
問題は起きないはずのデータバスのデータ同士について
もずらしパターンが作成されるといった無駄なパターン
の作成が行なわれ、これがディスク容量の増大に影響す
る。

【００１４】第二の問題点は、原因となっている端子の
特定作業が煩わしく、時間がかかることである。シミュ
レーションを行って期待値不一致がおきた場合に、その
原因となった端子の変化順をつきとめる必要があるが、
パターンをずらしているため、期待値不一致がおきたパ
ターン番号が本来のパターンでは何番目なのか対応をと
らなければならない。また、対応をとっても、そこで同
時に変化している端子が多いと、どの端子のずれが誤動
作の原因であるかの特定が難しく、その時刻付近での内
部ブロックのダンプや、トレースの処理を何度が繰り返
さないと、端子が特定できない場合も多い。回路を考慮
することなく、単に入力パターンの変化のみをキーにパ
ターンを変換し、そのパターンをもちいてシミュレーシ
ョンを行うことが、この煩雑さを招いている。

【００１５】本発明の目的は、大量のディスク容量を使
用することなく、入力端子競合の可能性のあるテストパ
ターンを容易に検出することができるシステムを提供す
ることにある。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、本発明の入力端子競合パターン検出システムは、半
導体集積回路の入力端子のそれぞれに入力される所定の
テストパターンが記述されたファイルと、前記半導体集
積回路の内部回路の接続関係を示すネットリストと、前
記内部回路を構成する各ブロックの端子のデータ系とク
ロック系を区別する端子属性ライブラリと、前記ネット
リストおよび端子属性ライブラリの内容に基づいて、各
ブロックのクロック端子からその入力を遡り、前記半導
体集積回路の入力端子のうち前記ブロックのクロック端
子と接続された入力端子をクロック系端子とし、これ以
外をデータ系端子として判別するクロック系／データ系
端子判別手段と、前記クロック系／データ系端子判別手
段にて判別された結果に基づいて、クロック系端子間お
よびクロック系端子とデータ系端子間で、テストパター
ンに同じタイミングで変化する部分があるかを調べ、同
じタイミングで変化する部分があったテストパターンを
入力端子競合パターンとする危険パターン検索手段と、
を有することを特徴とする。

【００１７】

【００１８】上記の場合、危険パターン検索手段が、入
力端子競合パターンの、クロック系端子同士あるいはク
ロック系端子とデータ系端子が同時に動作する部分を認
識した上で、これら同時に動作する端子にスキューを与
えるようなピンディレイコマンドを発生するよう構成さ
れ、前記ピンディレイコマンドを用いてネットリストに
従ってシミュレーションを実行するシミュレーション手
段をさらに備えることとしてもよい。

【００１９】（作用）内部回路の接続関係と該内部回路
を構成する各ブロックの端子のデータ系とクロック系の
区別が分かっている場合、内部回路中の各ブロックのク
ロック端子についてその入力を溯ることによって、半導
体集積回路の入力端子がクロック系であるのか、データ
系であるのかを判定することができる。

【００２０】上記の通りの本発明においては、回路の接
続関係および内部ブロックの端子属性に基づいて、クロ
ック系端子とデータ系端子を区別してから、テストパタ
ーンの競合をチェックしているので、従来のようなデー
タ同士の競合チェックが行われるといった無駄が回避さ
れる。

【００２１】また、あらかじめクロック系端子とデータ
系端子を区別することによって対象を絞り込んでおき、
それをキーにパターン上の危険箇所（競合の可能性のあ
る部分）を検索するので、必要箇所のみをチェックする
ことができ、容易に解析を行なうことができる。

【００２２】本発明のうちピンディレイコマンドを発生
するものにおいては、従来のようなずらしパターンを作
成することなく、端子への入力タイミングをずらすこと
ができるので、従来のようにディスク容量が膨大になる
ことはない。

【００２３】また、シミュレーションでチェックを行い
たい場合にも、競合が問題になる端子の組み合わせを先
に得ているので、必要箇所のみのピンディレイで解析す
ることができる。

【００２４】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。

【００２５】図１は、本発明の一実施形態の入力端子競
合パターン検出システムの概略構成を示すブロック図で
ある。この入力端子競合パターン検出システムは、半導
体集積回路の電気特性試験、例えばＬＳＩ試験などを行
なうテスターにおける入力端子競合パターンを検出する
システムである。その構成は、ネットリスト１、端子属
性ライブラリ２、クロック系／データ系端子グループ分
け部３、クロック／データ系端子名ファイル４、テスト
パターンファイル５、危険パターン検出部６、レポート
ファイル７からなる。

【００２６】ネットリスト１は、試験対象である半導体
集積回路の回路網の構成を示すもので、このリストに基
づいて内部のブロックのクロック端子からその入力を遡
ることができる。端子属性ライブラリ２は、半導体集積
回路の内部で使用しているブロックの端子について、デ
ータ系の端子であるのか、クロック系の端子であるのか
を記述したものである。これらネットリスト１および端
子属性ライブラリ２は、試験前に予め記述される。

【００２７】クロック系／データ系端子判別部３は、ネ
ットリスト１および端子属性ライブラリ２に記述された
内容に基づいて、半導体集積回路の外部端子をクロック
系端子とデータ系端子とに判別する。ここでは、内部の
ブロックのクロック端子からその入力を遡ることでクロ
ック系端子を判別することができるので、これ以外の端
子がデータ系端子とされる。

【００２８】クロック／データ系端子名ファイル４は、
クロック系／データ系端子判別部３にて判別されたクロ
ック系／データ系端子を記述するためのファイルであ
る。テストパターンファイル５は、半導体集積回路の電
気特性試験、例えばＬＳＩ試験などを行なうためのテス
トパターンが予め記述されたファイルである。

【００２９】危険パターン検出部６は、クロック／デー
タ系端子名ファイル４に記述されたクロック系端子名お
よびデータ系端子名とテストパターンファイル５に記述
されたテストパターンとに基づいて、入力端子間競合を
起こす可能性があるテストパターンを検索する。この危
険パターン検出部６にて検索された入力端子間競合を起
こす可能性があるテストパターンはレポートファイル７
に記述されるようになっている。このレポートファイル
７の記述内容は、出力部８（プリンターやディスプレイ
など）にて出力することができる。

【００３０】以下、この入力端子競合検パターン検出シ
ステムの動作について詳しく説明する。

【００３１】まず、クロック系／データ系端子判別部３
が、ネットリスト１および端子属性ライブラリ２に記述
された内容を読み込み、半導体集積回路の内部で使用し
ているブロックのクロック系端子についてその入力を遡
ることにより、半導体集積回路の外部端子についてクロ
ック系とデータ系の判別を行う。この判別結果はファイ
ルクロック／データ系端子名ファイル４に、例えば外部
端子のそれぞれをクロック系とデータ系とにグループ分
けした形で記述される。

【００３２】続いて、危険パターン検索部６がクロック
／データ系端子名ファイル４およびテストパターンファ
イル５に記述された内容を読み込み、各外部端子に入力
されるテストパターンのうちから、クロック系の外部端
子間およびクロック系の外部端子とデータ系の外部端子
の間で、それぞれの端子に入力されるテストパターンに
同じタイミングで変化する部分があるテストパターンを
検索する。この検索結果は、レポートファイル７に、例
えばその端子名と同じタイミングで動作する部分に相当
するクロック番号（パターン番号）が入力競合の可能性
のある部分として記述される。設計者は、このレポート
情報を参照してテストパターンファイル５に記述されて
いるテストパターンの必要箇所のみを修正する。

【００３３】次に、クロック系／データ系端子判定部３
における半導体集積回路の外部端子のクロック系とデー
タ系の判別について具体的に説明する。

【００３４】図２は、測定対象である半導体集積回路の
内部ブロックと外部端子の接続を示す図である。図２か
ら分かるように、内部ブロックを構成するＦＦ１のクロ
ック端子についてその入力を遡ると外部端子Ｃ１，Ｃ２
に接続され、ＦＦ２のクロック端子についてその入力を
遡ると外部端子Ｃ３に接続される。同様に、ＦＦ１のデ
ータ端子についてその入力を遡ると外部端子Ｄ１，Ｄ２
に接続され、ＦＦ２のデータ端子についてその入力を遡
ると外部端子Ｄ３，Ｄ４に接続される。このことから、
内部ブロックのクロック系端子あるいはデータ系端子に
ついてネットリストを入力方向に外部端子に到達するま
で遡れば、外部端子のクロック系、データ系について知
ることができる。本形態では、内部ブロックのクロック
系端子についてネットリストを入力方向に遡った場合に
接続される外部端子（Ｃ１〜Ｃ３）がクロック系と判別
され、この他の外部端子（Ｄ１〜Ｄ４）、すなわち内部
ブロックのクロック系端子のいずれからも到達されなか
った端子がデータ系と判別される。

【００３５】次に、危険パターン検索部６における入力
端子間競合を起こす可能性があるテストパターンの検索
について具体的に説明する。

【００３６】図３は、上述の図２に示した回路の各外部
端子に入力されるテストパターンのタイミングチャート
である。図３において、外部端子Ｃ１のテストパターン
は、第１番目のクロックの立上り（変化）が外部端子Ｃ
２のテストパターンの第１番目のクロックの立上り（変
化）と一致しており（破線ａ）、第３番目のクロックの
立上りが外部端子Ｃ２のテストパターンの第２番目のク
ロックの立上りと一致しており（破線ｃ）、第５番目の
クロックの立上りが外部端子Ｃ３のテストパターンの第
２番目のクロックの立上りと一致しており（破線ｅ）、
第６番目のクロックの立上りが外部端子Ｄ２のテストパ
ターンの第１番目のクロックの立下がりと一致している
（破線ｇ）。外部端子Ｄ３のテストパターンは、第１番
目のクロックの立上りが外部端子Ｄ４のテストパターン
の第１番目のクロックの立上りと一致しており（破線
ｂ）、第１番目のクロックの立下がりが外部端子Ｄ１，
Ｄ２の各テストパターンの第１番目のクロックの立上り
と一致しており（破線ｄ）、第２番目のクロックの立上
りが外部端子Ｄ４のテストパターンの第１番目のクロッ
クの立下がりと一致している（破線ｇ）。

【００３７】破線ａでは、クロック系の外部端子Ｃ１と
クロック系の外部端子Ｃ２のそれぞれの入力が同時に活
性になり、入力端子にスキューがあった場合には、どち
らのクロックが先に動くかのタイミングによって、動作
が変わる可能性がある。よって、外部端子Ｃ１のテスト
パターンと外部端子Ｃ２のテストパターンは、第１番目
のクロックの立上り（変化する部分）において入力端子
間競合を起こす可能性がある危険パターンとして、レポ
ートされる。同様に、破線ｃではクロック系の外部端子
Ｃ１とクロック系の外部端子Ｃ２が同時に動いており、
破線ｅではクロック系の外部端子Ｃ１とクロック系の外
部端子Ｃ３が同時に動いていおり、いずれの場合も、入
力端子にスキューがあった場合に、どちらのクロックが
先に動くかのタイミングによって動作が変わる可能性が
ある。よって、外部端子Ｃ１のテストパターンと外部端
子Ｃ２のテストパターンは、その第３番目のクロックの
立上りと第２番目のクロックの立上りにおいて入力端子
間競合を起こす可能性がある危険パターンとしてレポー
トされ、外部端子Ｃ１のテストパターンと外部端子Ｃ３
のテストパターンは、その第５番目のクロックの立上り
と第２番目のクロックの立上りにおいて入力端子間競合
を起こす可能性がある危険パターンとしてレポートされ
る。

【００３８】一方、破線ｂでは、データ系の外部端子Ｄ
３とデータ系の外部端子Ｄ４が同時に動いているが、デ
ータ系の外部端子同士であり、危険パターンとみなす必
要がないため、レポートされない。破線ｄおよび破線ｇ
も同様に、データ系の外部端子のみが同時に動いている
パターンであり、危険パターンとみなす必要がないの
で、レポートされない。

【００３９】なお、破線ｆでは、クロック系の外部端子
Ｃ１とデータ系の外部端子Ｄ２が同時に動いているが、
この場合は、データが取り込まれるかどうか、入力端子
の遅延によって変わってくるので、危険パターンとして
レポートされる。

【００４０】（他の実施形態）図４は、本発明の他の実
施形態の入力端子競合パターン検出システムの概略構成
を示すブロック図である。図中、図１に示した構成と同
じものには同じ符号を付している。

【００４１】この入力端子競合パターン検出システム
は、図１に示したシステムとほぼ同じであるが、危険パ
ターン検索部６’が、クロック系外部端子同士あるいは
クロック系外部端子とデータ系外部端子が同時に動作し
ている部分を認識した上で、同時に動作する端子にスキ
ューを与えるようなピンディレイコマンドファイル１７
を発生するところが異なっている。

【００４２】シミュレーション部１０は、危険パターン
検索部６が発生したピンディレイコマンドを用いてネッ
トリスト１に従ってシミュレーションを実行する。この
シミュレーション結果は、出力部８にて出力することが
できる。これにより、設計者がシミュレーション結果か
らスキューの影響を解析することが可能となる。

【００４３】

【発明の効果】以上説明したように構成される本発明よ
れば、従来のようなデータ系端子同士の競合チェックが
行われるといった無駄が回避でき、さらにはずらしパタ
ーンを作成する必要もないので、膨大なディスク容量を
必要としないという効果がある。

【００４４】また、入力端子間競合の可能性があるとこ
ろだけ、例えばパターン番号と端子名がレポートされ、
この情報をもとに設計者がパターン修正をチェックすれ
ばよいので、原因となっている端子の特定作業が容易
で、しかも短時間で行なえるという効果がある。

【００４５】さらに、ピンディレイをつけてシミュレー
ションを行うことができるので、どのようにずれたら期
待値不一致がおきるかのチェックも簡単に実行できると
いう効果がある。

【図面の簡単な説明】

【図１】本発明の一実施形態の入力端子競合パターン検
出システムの概略構成を示すブロック図である。

【図２】測定対象である半導体集積回路の内部ブロック
と外部端子の接続を示す図である。

【図３】図２に示した回路の各外部端子に入力されるテ
ストパターンのタイミングチャートである。

【図４】本発明の他の実施形態の入力端子競合パターン
検出システムの概略構成を示すブロック図である。

【図５】従来の入力端子競合パターン検出システムの概
略構成を示すブロック図である。

【図６】（ａ）は半導体集積回路の外部端子に入力され
るに入力されるテストパターンのタイミングチャート、
（ｂ）は（ａ）に示したテストパターンから作成された
ずらしパターンのタイミングチャートである。

【符号の説明】

１ ネットリスト ２ 端子属性ライブラリ ３ クロック系／データ系端子判別部 ４ クロック系／データ系端子名ファイル ５ テス卜パターンファイル ６，６’ 危険パターン検索部 ７ レポートファイル ８ 出力部 ９ ピンディレイコマンドファイル １０ シミュレーション部

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/3183 G01R 31/28 G06F 11/22 310 G06F 17/50

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 半導体集積回路の入力端子のそれぞれに
   入力される所定のテストパターンが記述されたファイル
   と、 前記半導体集積回路の内部回路の接続関係を示すネット
   リストと、 前記内部回路を構成する各ブロックの端子のデータ系と
   クロック系を区別する端子属性ライブラリと、 前記ネットリストおよび端子属性ライブラリの内容に基
   づいて、各ブロックのクロック端子からその入力を遡
   り、前記半導体集積回路の入力端子のうち前記ブロック
   のクロック端子と接続された入力端子をクロック系端子
   とし、これ以外をデータ系端子として判別するクロック
   系／データ系端子判別手段と、 前記クロック系／データ系端子判別手段にて判別された
   結果に基づいて、クロック系端子間およびクロック系端
   子とデータ系端子間で、テストパターンに同じタイミン
   グで変化する部分があるかを調べ、同じタイミングで変
   化する部分があったテストパターンを入力端子競合パタ
   ーンとする危険パターン検索手段と、を有することを特
   徴とする入力端子競合パターン検出システム 。
2. 【請求項２】 請求項１に記載の入力端子競合パターン
   検出システムにおいて、 危険パターン検索手段は、入力端子競合パターンの、ク
   ロック系端子同士あるいはクロック系端子とデータ系端
   子が同時に動作する部分を認識した上で、これら同時に
   動作する端子にスキューを与えるようなピンディレイコ
   マンドを発生するよう構成され、 前記ピンディレイコマンドを用いてネットリストに従っ
   てシミュレーションを実行するシミュレーション手段を
   さらに備える ことを特徴とする入力端子競合パターン検
   出システム。