JP2840169B2

JP2840169B2 - 論理回路の自動設計方法およびその装置

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Publication number: JP2840169B2
Application number: JP4348269A
Authority: JP
Inventors: 真太郎津幡; 保西山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-12-28
Filing date: 1992-12-28
Publication date: 1998-12-24
Anticipated expiration: 2013-12-24
Also published as: US5703802A; EP0605885A2; US5530664A; EP0605885A3; DE69332817T2; KR970006408B1; JPH06203098A; DE69332817D1; EP0605885B1; KR940015785A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路、特に、乗算
器、または乗算器を含む論理回路の自動設計方法および
その装置に関するものである。

【０００２】

【従来の技術】ディジタルデータを乗算する乗算器は、
単体のＬＳＩとして用いられるほか、ＤＳＰ（digital
signal processor）などのＬＳＩへの内蔵用としても多
く用いられている。この種の乗算器は、乗算ビット幅の
増大や用途の多様化等に伴い、一層の高速化や、回路規
模、チップ面積の低減が求められ、種々の乗算方法を適
用した回路方式が提案されている。

【０００３】例えば、最も高速な乗算方法の一つであ
る、２ビットブースのリコード方式を用いた乗算方法
が、「日経エレクトロニクス」（１９７８年５月２９日
号７６頁〜８９頁）に示されている。この乗算方法は、
以下のようなアルゴリズムによって乗算の高速化等を図
っている。例えば、ｍビット幅の乗数Ｙと、ｎビット幅
の被乗数Ｘとを乗算する場合、乗数Ｙは、２の補数表現
で以下のように表される。

【０００４】但し、ｙ_m＝ｙ_s ｑは、ｍが偶数の場合ｑ＝ｍ／２、奇数の場合ｑ＝（ｍ
−１）／２また、ｙ₀は、便宜上の値で、ｙ₀＝０である。

【０００５】そこで、ＸとＹの積Ｐは、となる。

【０００６】ここで、Ｙ_2i，Ｙ_2i+1，Ｙ_2i+2は、それぞ
れ０または１の値をとるから、（Ｙ _2i＋Ｙ_2i+1−２Ｙ
_2i+2）は（表１）に示すように、０、±１、または±２
になり、各部分積は、０、±Ｘ、または±２Ｘの何れか
に２²ⁱを乗じたものになる。

【０００７】

【表１】

【０００８】そこで、各部分積を生成する回路は、主と
して被乗数±Ｘを２倍するために１ビットシフトするシ
フタと、仮数（０、±Ｘ、または±２Ｘ）を２²ⁱ倍（重
み付け）するために２ビットずつシフトするシフタとか
ら構成することができる。また、部分積の総和を求める
回路の論理段数は、部分積の数が、ｑ＝ｍ／２個（ｍが
偶数）、またはｑ＝（ｍ−１）／２個（ｍが奇数）とな
るので、２入力加算器を２分木状に接続する場合、概ｌ
ｏｇ₂ｍ−１段（ｍが偶数）またはｌｏｇ ₂（ｍ−１）
−１段（ｍが奇数）になる。

【０００９】また、２ビットブースのリコード方式以外
の高速乗算器として、冗長二進数による乗算器が特許公
開平０３−０１７７３７により提案されている。上記の
ような乗算器では、例えば乗数が２４ビットの場合、部
分積数が１２個、論理段数が４段となる。一方、乗算速
度の高速化や回路規模の低減は、上記のような乗算アル
ゴリズムの性能向上によるものに限らず、論理素子レベ
ルでの回路の最適化などによっても図られている。

【００１０】すなわち、近年では、乗算器や乗算器を含
む論理回路は、多くの場合自動設計装置を用いて設計さ
れる。この種の装置においては、論理素子レベルの回路
情報をチップに実装される実装素子レベルの回路情報に
展開する際などに、回路の一部をより論理素子や論理段
数の少ない等価な回路に置換するなどして、冗長な回路
部分の削除等を行うようになっている。

【００１１】このような自動設計装置は、回路に要求さ
れる機能がハードウェア記述言語等により表された機能
記述情報が入力されると、これを、主として、機能のみ
が定義された仮想の機能素子から成る回路を表す、内部
表現形式の機能回路情報に変換し、さらに、実際に存在
する論理素子から成る回路を示す論理回路情報に変換し
た後、特定のテクノロジーで実装される実装素子が割り
付けられた回路を示す実装回路情報を生成するようにな
っている。

【００１２】また、上記機能記述情報によって示される
機能に乗算が含まれる場合には、例えば、あらかじめハ
ードウェアマクロとしてライブラリに登録された所定の
ビット幅（４、８、１７、３２ビットなど）の汎用的な
乗算器が適用可能であれば、それが割り付けられたり、
ライブラリに登録されていない乗算器が必要な場合に
は、加算シフト型の乗算器などを構成する論理回路が新
たに生成されたりするようになっている。なお、乗数、
または被乗数の何れか一方が定数で、かつ、その値が２
のべき乗の場合には、通常、シフタを用いる回路が生成
されるようになっている。

【００１３】ところで、乗数が２のべき乗でない定数で
ある場合、乗数における値が０のビットに対応する部分
積は全ビットの値が０になるので、そのような部分積を
生成する回路や、加算する回路は常に一定の信号状態に
なる。そこで、従来の自動設計装置では、一旦、乗数お
よび被乗数が変数である乗算回路と、定数を発生させる
回路とを生成した後、前述のように論理素子レベルでの
回路の最適化によって、例えば常に信号レベルが一定に
なる論理素子の削除等を行うようになっていた。

【００１４】

【発明が解決しようとする課題】しかしながら、従来の
自動設計装置においては、論理素子レベルでの回路の最
適化は、例えばあらかじめ設定された所定のパターンに
合致する回路部分だけが、より論理素子や論理段数の少
ない等価な回路に置換されることにより行われるため、
乗数または被乗数が定数である場合にこのような最適化
を行っても、必ずしも回路全体の論理素子数等が最少に
なるような回路を生成することはできないという問題点
を有していた。特に、部分積を加算するために２入力加
算器を２分木状に接続する場合、全ビットの値が０にな
る部分積の加算回路に関連する部分を省略すると、通
常、２分木のバランスが崩れるので、部分的な回路の置
換によって論理素子数や論理段数を最少にすることなど
が困難である。

【００１５】本発明は上記の点に鑑み、乗数または被乗
数が定数である乗算を行う乗算器や乗算器を含む論理回
路を示す情報を生成する場合に、論理素子数や論理段数
が少ない回路を示す情報を生成できる論理回路の自動設
計方法およびその装置の提供を目的としている。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数ビット幅の定数である乗数と、複数
ビット幅の被乗数との積を複数ビット幅の信号として出
力する論理回路を示す情報を生成する論理回路の自動設
計方法であって、乗数の値を入力し記憶装置に格納する
入力ステップと、記憶装置内に格納されている前記乗数
の情報を参照して前記乗数における値が１であるビット
を検出するビット数検出ステップと、検出結果に応じ
て、値が１であるビットに関してのみ、被乗数との部分
積を求める部分積演算回路を示す情報を生成する部分積
演算回路情報生成ステップと、乗数における値が１であ
るビットが４ビット以上ある場合に、値が１であるビッ
トをその数が略等しくなるようにグループ分けするグル
ープ分けステップと、部分積演算回路によって求められ
る部分積の部分積和を各グループ毎に加算する部分積和
演算回路を示す情報を生成する部分積和演算回路情報生
成ステップと、を演算処理装置に行わせることを特徴と
している。

【００１７】

【００１８】ここでグループ分けステップ、および部分
積和演算回路情報生成ステップでは、上記グループ内
に、乗数における値が１であるビットが４ビット以上あ
る場合に、グループ内でさらにグループ分け、および部
分積和演算回路情報の生成が再帰的に行われることを特
徴としている。また、定数である乗数と、被乗数との積
を求める論理回路を示す情報を生成する論理回路の自動
設計装置であって、乗数の値を入力する入力手段と、乗
数における値が１であるビットを検出する検出手段と、
検出結果に応じて、値が１であるビットに関してのみ、
被乗数との部分積を求める部分積演算回路を示す情報を
生成する部分積演算回路情報生成手段と、乗数における
値が１であるビットの数を検出するビット数検出手段
と、ビット数検出手段によって検出されたビット数が４
以上である場合に、値が１であるビットをその数が略等
しくなるようにグループ分けするグループ分け手段と、
部分積演算回路によって求められる部分積の部分積和を
求める部分積和演算回路を示す情報を各グル−プ毎に生
成する部分積和演算回路情報生成手段とを有することを
特徴としている。

【００１９】

【００２０】

【００２１】

【００２２】

【作用】上記の構成により、乗数における値が１である
ビットに関してのみ、被乗数との部分積を求める部分積
演算回路、および部分積和を求める部分積和演算回路を
示す情報が生成される。また、値が１であるビットに偏
りがあっても、その数が略等しくなるようにグループ分
けされて、部分積和を加算する部分積和演算回路を示す
情報が生成される。

【００２３】また、乗数における値が１であるビットの
数が、乗数の全ビット数の略１／２以上である場合に
は、乗数の論理否定数を求める論理否定回路を示す情報
が生成され、論理否定数を乗数として、すなわち、値が
１であるビットの少ない乗数を対象として乗算を行う回
路を示す情報が生成される。

【００２４】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。（実施例１）図１は論理回路の自動設計システムのハー
ドウェア構成の一例を示すブロック図である。

【００２５】同図において、入力装置１１は、自動設計
システムに設計させようとする回路についての機能記述
情報などを入力するものである。この入力装置１１とし
ては、キーボードや、マウス、ライトペン、カードリー
ダー、スケマティックエントリーシステムなどが用いら
れる。また、直接オペレータの操作によって入力するも
のに限らず、あらかじめ上記のような装置によって入力
された情報をファイルとして記憶する磁気ディスク装置
や、他の装置から送られる情報を受信するネットワーク
装置などを用いることもできる。

【００２６】中央処理装置１２は、後述する種々の処理
を実行することにより、論理合成や回路最適化処理など
の回路設計処理を行うものである。出力装置１３は、中
央処理装置１２の設計処理結果である回路情報や、処理
に関する各種情報などを出力するものである。この出力
装置１３としては、グラフィックディスプレイや、キャ
ラクタディスプレイ、プリンタ、プロッタなどが用いら
れる。また、入力装置１１と同様に、磁気ディスク装置
やネットワーク装置なども用いることができる。

【００２７】記憶装置１４は、例えば図２に示すよう
に、設計処理記憶部２１、素子ライブラリ記憶部２２、
および回路データ記憶部２３を有し、入力装置１１から
入力された情報や、回路設計処理に関するプログラムや
データなどを記憶するものである。より詳しくは、例え
ば、設計処理記憶部２１には、前記中央処理装置１２が
設計処理を実行するための種々の処理プログラムや、そ
れらの処理で適用される変換規則情報などが格納され
る。

【００２８】また、素子ライブラリ記憶部２２には、機
能素子、論理素子、および実装素子などの機能や、面
積、遅延時間、駆動力等を示す情報が素子ライブラリと
して格納される。回路データ記憶部２３には、入力装置
１１から入力される機能記述情報や、回路設計処理によ
って生成される機能回路情報、論理回路情報、および実
装回路情報などが格納される。

【００２９】ここで、上記機能記述情報は、主として、
回路に要求される機能がハードウェア記述言語等により
表された情報である。また、機能回路情報は、主とし
て、機能のみが定義された仮想の機能素子から成る回路
を内部表現形式で表す情報である。論理回路情報は、製
造プロセスや設計手法などに殆ど依存しない論理レベル
の、実際に存在する論理素子から成る回路を示す情報で
ある。また、実装回路情報は、製造プロセスや設計手法
などに密に依存し、特定のテクノロジーで実装される実
装素子（例えば、ＣＭＯＳ型トランジスタによるスタン
ダードセルや、ゲートアレイのライブラリ中のセル、あ
るいはＴＴＬ、ＥＣＬなどの製造プロセスに依存する素
子）が割り付けられた回路を示す情報である。

【００３０】上記機能素子の一例を（表２）に示す。例
えば、複数ビットの加算器等は、複数ビット幅の２数を
加算等する機能素子を表す。コンパレータは、複数ビッ
ト幅の２数を比較する機能素子を表す。複数ビットのａ
ｎｄは、複数ビット幅の２つの信号の各ビットごとの論
理積を求める機能素子を表す。また、複数ビットのｉｎ
ｖは、複数ビット幅の信号の各ビットごとの論理否定を
求める機能素子を表す。

【００３１】また、リッパ、およびミキサは、変換処理
の過程において、複数ビットの信号を便宜上まとめて扱
ったり、分割したりすることを示す機能素子で、最終的
に実装素子から成る回路に変換され、全ての信号が１ビ
ットの信号ごとに扱われる際には、削除される機能素子
である。一般に、これらの機能素子に直接対応する、実
装素子から成る回路は存在せず、一旦それらの機能を実
現する論理素子から成る回路に展開された後に、実装素
子から成る回路に置き換えられる。

【００３２】

【表２】

【００３３】また、論理素子の一例を（表３）に示す。
表３で、例えば、１ビット同士の加算器は、ビット幅が
１ビットである２つの信号を加算する素子を表す。ま
た、１ビットのａｎｄは、ビット幅が１ビットである２
つ以上の信号の論理積を求める論理素子を表す。これら
の論理素子に対応する、実装素子から成る回路は、あら
かじめ定められており、設計処理の最終段階において置
き換えが行われる。

【００３４】

【表３】

【００３５】次に、回路データ記憶部２３に格納される
機能記述情報や、機能回路情報の具体例について説明す
る。これらの情報は、例えばテキストデータとして格納
される。例えば図３（ａ）に示すような１ビット２入力
のａｎｄゲートと１ビット３入力の加算器とから成る回
路は、図３（ｂ）に示すような機能記述情報として記述
される。また、この機能記述情報は、設計処理によっ
て、例えば図３（ｃ）に示すような機能回路情報、また
は論理回路情報に変換される。なお、このように機能記
述情報が論理素子から構成される回路に直接対応する場
合には、機能回路情報と論理回路情報とは特に区別がな
い場合がある。

【００３６】この例では、機能回路情報は、個々の素子
を識別するための識別名３１、および属性コード３２と
属性値３３との複数の対を含んでいる。各対の属性コー
ド３２と属性値３３とは“：：”で対応づけられ、各対
は“；”で区切られ、識別名３１は、“：：：”によっ
て他のデータと区別されている。属性コード３２として
は、“ａ＿ｋｉｎｄ＿ｏｆ”、“ｉｎｐｕｔ”、“ｏｕ
ｔｐｕｔ”等があり、それぞれ、対応する属性値３３
が、素子の種類、入力信号、出力信号に関するものであ
ることを表している。

【００３７】すなわち、ｇａｔｅ０１の素子はａｄｄｅ
ｒ（加算器）であり、その入力信号はｓｉｇ１，ｓｉｇ
２，ｓｉｇ３、出力信号はｓｉｇ４，ｓｉｇ５である一
方、ｇａｔｅ０２の素子はａｎｄであり、その入力信号
はｓｉｇ６，ｓｉｇ７、出力信号はｓｉｇ３であること
が表されている。また、ｇａｔｅ０１とｇａｔｅ０２と
は信号ｓｉｇ３によって接続されていることが表されて
いる。

【００３８】また、同様に、図４（ａ）に示すような、
機能素子である乗算器５１と、値が１３０（１６進表記
で８２ｈ）である８ビット幅の定数の乗数が入力される
信号線５２と、８ビット幅の被乗数ａが入力される信号
線５３と、１６ビット幅の乗算結果ｂが出力される信号
線５４とから構成される回路は、図４（ｂ）に示すよう
な機能記述情報として記述され、図４（ｃ）に示すよう
な機能回路情報に変換される。なお、ここで、乗数、被
乗数の区別は変換処理における便宜上のものである。

【００３９】図４（ｂ）の機能記述情報では、被乗数ａ
は、０ビットから７ビットまでの８ビット幅の信号であ
り、変数ｂは０ビットから１５ビットまでの１６ビット
幅の信号であり、この変数ｂの値は、被乗数ａと、値が
１３０の８ビット幅の信号で表わされる乗数１３０との
積であることが示されている。また、図４（ｃ）の機能
回路情報では、１行目で、機能素子の識別名がｇａｔｅ
１であり、その機能素子がｍｕｌｔｉｐｌｉｅｒ（乗算
器）であることが示され、２、４行目の記述では、記号
ｉ１で示される信号は入力信号ａで、ビット幅が８ビッ
トであることが示され、３、５行目の記述では、記号ｉ
２で示される信号は入力信号で、ビット幅が８ビットで
値が１３０の定数であることが示され、６行目の記述で
は、記号ｏで示される信号は出力信号ｂで、ビット幅が
１６ビットであることが示されている。

【００４０】なお、以下の説明においては、簡単のため
に、情報の種類における機能記述情報、機能回路情報、
または論理回路情報の区別に関らず、図３（ａ）や図４
（ａ）のような模式図によって情報の内容を表す。ま
た、混同しない範囲で必要に応じて、乗数または被乗数
等の語は、これらの値、若しくは乗数または被乗数等を
表す信号を示す意味でも用い、回路の語は回路を示す情
報の意味でも用いる。

【００４１】また、以下の説明では、次のような表記を
用いる。数Ｘの最下位ビットから数えてａビット目から
ｂビット目（但しａ＞ｂ）から成る（ａ−ｂ＋１）ビッ
ト幅の数をＸ（ａ：ｂ）と表記する。また、数Ｘのａビ
ット目の値をＸ（ａ）と表す。さらに、関数を以下のよ
うに定義する。

【００４２】ｋビット幅で表現された信号Ｙについて、
値が１であるビットの数をｐｏｓｉｂｉｔｓ（Ｙ）、値
が０であるビットの数をｎｅｇａｂｉｔｓ（Ｙ）と定義
する。また、最下位ビットから数えて、値が１である１
のビットの数がＰ個（但し、Ｐ＜ｋ）となるビットまで
のビット数をｅｆｆｂｉｔｗｉｄｔｈ（Ｙ，Ｐ）と定義
する。また、これらの関数の値を求める処理は容易に実
現できるので、詳細な説明は省略する。

【００４３】次に、自動設計システムで行われる設計処
理について説明する。図５は設計処理のメインルーチン
を示すフローチャートである。ステップ４１は、回路の
機能設計者が機能仕様に基づいて作成した機能記述情報
を入力装置１１から入力し、回路データ記憶部２３に格
納する処理である。なお、機能記述情報に限らず、例え
ば比較的簡単な回路部分についての機能回路情報や論理
回路情報などの入力も受け付けるようにしてもよい。

【００４４】ステップ４２は、ステップ４１で入力され
た機能記述情報を解釈し、機能素子から構成され、機能
記述情報で示された機能を有する回路を内部表現形式で
表した機能回路情報を生成して回路データ記憶部２３に
格納する処理である。ステップ４３は、機能回路情報に
含まれる全ての機能素子を論理素子に変換し、論理回路
情報として回路データ記憶部２３に格納する処理であ
る。また、乗算器を含む回路に関して、機能素子レベル
での回路の最適化も行われる。このステップ４３の詳細
な処理内容については後述する。

【００４５】ステップ４４は、論理回路情報に含まれる
全ての論理素子を、所定の変換規則情報に基づく素子変
換処理によって実装素子に割り付け、実装回路情報とし
て回路データ記憶部２３に格納する処理である。また、
このステップで４４では、論理素子を実装素子に割り付
ける過程で、論理素子レベルでの回路の最適化も行われ
る。

【００４６】ステップ４５は、実装回路情報等に基づい
て、回路図やネットリストを生成し、出力装置１３に出
力する処理である。ここで、上記ネットリストは、例え
ば実装素子から構成される回路における実装素子の接続
関係を示す情報である。なお、上記ステップ４２、およ
びステップ４４で行われる処理については、それぞれ、
特開平３−１５９８４号公報、または米国特許ＵＳＰ５
０４３９１４号公報に示されているものと同様なため、
詳細な説明を省略する。

【００４７】上記ステップ４３では、詳しくは、図６に
示すような処理が行われる。ステップ８１では、機能回
路情報に含まれる機能素子を１つ選択する。ステップ８
２、およびステップ８３では、それぞれ、選択された機
能素子が加算器であるか、または乗算器であるかを判定
し、加算器であればステップ８４、乗算器であればステ
ップ８５、また、加算器でも乗算器でもなければステッ
プ８６に移行する。

【００４８】それぞれのステップ８４〜８６では、選択
された機能素子を他の機能素子、および／または論理素
子によって構成された同一の機能を有する回路の回路情
報を生成した後、ステップ８７に移行する。ステップ８
７では、回路中に機能素子が含まれているかどうかを判
定し、含まれていれば、ステップ８１に戻って同様の処
理を繰り返す一方、含まれていなければ、すなわち論理
素子だけから構成される回路に変換されていれば、メイ
ンルーチンにリターンする。

【００４９】ここで、上記ステップ８４〜８６では、必
ずしも１回の処理で論理素子だけから構成される回路に
変換されずに、一旦、他の機能素子を含む回路に変換さ
れることがある。この場合には、ステップ８７で機能素
子が含まれていると判定され、同様の変換処理が再帰的
に繰り返して行われることにより、最終的に論理回路だ
けによって構成された回路に変換される。具体的には、
例えば複数ビットの加算器は、ステップ８４によって、
よりビット数の少ない加算器（機能素子）と、１ビット
の加算器（論理素子）とへの変換が繰り返されることに
より、１ビットの加算器だけから成る回路に変換され
る。また、減算器や除算器等は、ステップ８６で加算器
等の機能素子と論理素子とから構成される回路に変換さ
れた後、加算器等がステップ８４で１ビット同士の加算
器等に変換される。このように再帰的に変換処理を行う
ことにより、各処理の簡素化を図ることが容易になる。

【００５０】上記ステップ８３で「ｙｅｓ」と判定さ
れ、ステップ８５で変換が行われる乗算器は、例えば図
７（ａ）〜（ｄ）に示すような機能を有するものであ
る。各乗算器は、共に、ｍビット幅の信号で表わされた
乗数を、ｎビット幅の信号で表わされた被乗数に乗算
し、ｎ＋ｍビット幅の信号で表わされた積Ｐを出力する
機能を有する点で共通し、入力される乗数および被乗数
が、定数Ａ、定数Ｂ、変数Ｘ、または変数Ｙの何れであ
るかが異なっている。ここで、簡単のために、定数Ａは
正数として説明する。なお、定数Ａが負数の場合、定数
Ａを符号反転したＡ’についての乗算回路及びその乗算
結果を符号反転する回路の回路情報を生成することによ
り容易に対応可能である。また、変数Ｘは正負の値をと
り得るものとして説明するが、正数に限る場合には、後
述するビット幅合わせのための符号拡張において、０拡
張を行うようにしてもよい。

【００５１】以下、上記ステップ８５で行われる変換処
理を、図７に示す乗算器を例にあげ、図８のフローチャ
ートに基づいて詳細に説明する。この処理は、乗算器を
他の機能素子（乗算器、加算器など）や、論理素子から
構成される回路に変換する処理である。ステップ１００
１では、乗数、および被乗数が何れも定数であるかどう
かを判定し、図７（ａ）に示すように何れも定数であれ
ば、ステップ１００２に移行して積を算出し、その値を
２進数で表す信号を発生する回路に変換する。具体的に
は、被乗数Ｘ＝４、乗数Ａ＝５の場合には、図９（ａ）
に示すように、値４×５＝２０（２進表現で‘１０１０
０’）を示す信号をＰ（４：０）として出力し、値０を
示す信号をＰ（ｎ＋ｍ−１：５）として出力する回路に
変換する。

【００５２】また、ステップ１００１で少なくとも何れ
か一方が変数であると判定されると、ステップ１００３
に移行して被乗数が定数であるかどうかを判定し、被乗
数が定数であればステップ１００４で乗数と被乗数とを
入れ換えてからステップ１００５に移行する一方、被乗
数が定数でなければ、そのままステップ１００５に移行
する。すなわち、図７（ｂ）に示すような乗算器の場合
には、図７（ｃ）に示すような乗算器に変換され、少な
くとも被乗数は常に変数になるようにする。

【００５３】ステップ１００５、１００７、１００９で
は、乗数が特殊な定数、すなわち、値が０、１、または
２のべき乗数であるかどうかを判定し、０であれば、図
９（ｂ）に示すように全ビットの値が０であることを示
す信号を出力する回路に変換する（ステップ１００
６）。１であれば、図９（ｃ）に示すように被乗数の値
を示す信号をそのままＰ（ｎ−１：０）として出力する
とともに値がＸ（ｎ−１）の信号をＰ（ｎ＋ｍ−１：
ｎ）として（符号拡張して）出力する回路に変換する
（ステップ１００８）。また、２のべき乗数であれば、
例えば乗数が８（＝２³）である場合には、図９（ｄ）
に示すように被乗数の値を示す信号をＰ（ｎ＋２：３）
として出力するとともに、値が０の信号をＰ（２：０）
として、また各ビットの値がＸ（ｎ−１）の信号をＰ
（ｎ＋ｍ−１：ｎ＋３）として（符号拡張して）出力す
る回路に変換する（ステップ１０１０）。なお、変数Ｘ
が正数に限定される場合には、前述のように上位ビット
を符号拡張せずに０拡張すればよい。

【００５４】ステップ１０１１では、乗数が１ビットで
あるか、または２ビット以上であるかどうかを判定し、
例えば図１０（ａ）に示すように１ビットであれば、ス
テップ１０１２に移行して、図１０（ｂ）に示すような
ＡＮＤ回路１３２…１３５から成る回路に変換する処理
を行う。なお、このステップ１０１１で１ビットである
と判定されるのは、乗数が変数である場合に限られる。
なぜならば、１ビットの定数であれば上記ステップ１０
０５、１００７で「ｙｅｓ」と判定されるからである。
一方、２ビット以上であると判定されるのは、乗数が変
数である場合と定数である場合とが含まれる。

【００５５】ここで、上記ステップ１００６、１００
８、１０１０、１０１２で行われる回路の変換は、あら
かじめ設計処理記憶部２１に記憶されている変換規則情
報に基づいて行われる。例えばステップ１０１２の変換
では、図１０（ｃ）に示す変換規則１が用いられ、図１
１に示すような処理により変換が行われる。まず、ステ
ップ７１で、変換規則情報における「＝＝＞」の前に示
される条件節と、元の回路情報とを比較し、変換適用条
件を満たしていれば、信号線の名称などの対応付けを行
う。

【００５６】ステップ７２では、元の機能素子である乗
算器を示す回路情報を回路データ記憶部２３から削除す
る。ステップ７３では、変換規則情報における「＝＝
＞」の後に示される結果節中の機能素子、または論理素
子を示す回路情報と、上記対応付けとに基づいて、変換
する回路を示す情報を生成し、回路データ記憶部２３に
登録する。

【００５７】ステップ７４では、結果節中に未処理の機
能素子や論理素子が残っているかどうかを判定し、残っ
ていれば、上記ステップ７３に戻る一方、残っていなけ
れば元の処理にリターンする。なお、上記変換規則１に
よって元の乗算器と等価な回路に変換できることの証明
については、他の変換規則についての証明とともに後に
示す。但し、このような変換規則情報に基づく具体的な
素子変換処理については、米国特許ＵＳＰ５０４３９１
４号公報に示されているので、詳細な説明は省略する。
また、変換規則情報は、実際には図１０（ｃ）に示すよ
うな内部表現形式で表されているが、以下の説明におい
ては、簡単のために原則として図１０（ａ）（ｂ）に示
すような模式図によって説明する。

【００５８】前記ステップ１０１１で、乗数が２ビット
以上であると判定された場合には、ステップ１０１３に
移行して、他の機能素子（ビット幅のより小さい乗算器
や加算器等）および／または論理素子から成る複数ビッ
ト幅の乗算器に変換する処理を行う。図１２は、上記ス
テップ１０１３で行われる詳細な処理を示すフローチャ
ートである。この処理では、概略、以下のようにして部
分積数、および部分積和を求める回路の論理段数を少な
く抑えるようになっている。

【００５９】すなわち、乗数が定数である場合には、部
分積数を少なくするために、乗数、または乗数の全ビッ
トの論理否定をとった数における、値が１であるビット
に関してのみ部分積を求める回路に変換する。また、乗
数が定数である場合および変数である場合共に、部分積
和を求める回路の論理段数を少なくするために、加算器
が２分木状に接続される回路に変換する。

【００６０】まず、ステップ１４１では、乗数が変数で
あるかどうかを判定し、変数であれば、変数同士の乗算
であるので、ステップ１４２に移行し、図１３に示す変
換規則２を適用して乗数のビット幅が約１／２の２つの
乗算器を含む回路に変換する。上記変換規則２は、ビッ
ト幅がｍの乗数Ｙをビット幅がｎの被乗数Ｘに乗算して
積Ｐを出力する乗算器１９１を、乗数Ｙの下位Ｋビット
Ｙ１、および上位ｍ−ＫビットＹ２をそれぞれ被乗数Ｘ
に乗算して部分積Ｐ１、Ｐ２を求める乗算器１９２、１
９３と、これらの部分積Ｐ１、Ｐ２を加算する回路とか
ら構成される回路に変換することを示すものである。但
し、上記加算を行う回路は、部分積Ｐ１、Ｐ２の重複す
るビット以上のビットについてだけ加算すればよいの
で、部分積Ｐ１の上位ｎビットをそれよりも下位のＫビ
ットから分割するリッパ１９４と、これを符号拡張した
信号Ｒ１を出力するミキサ１９５と、この信号Ｒ１と部
分積Ｐ２とを加算する加算器１９６とから構成される。

【００６１】より詳しくは、上記乗算器１９２は、乗数
Ｙの下位ＫビットＹ１＝Ｙ（Ｋ−１：０）を、被乗数Ｘ
（ｎ−１：０）に乗算し、部分積としてｎ＋Ｋビット幅
の信号Ｐ１（ｎ＋Ｋ−１：０）を出力する回路である。
また、乗算器１９３は、乗数Ｙの上位ｍ−ＫビットＹ２
＝Ｙ（ｍ−１：Ｋ）を、被乗数Ｘ（ｎ−１：０）に乗算
し、部分積としてｎ＋ｍ−Ｋビット幅の信号Ｐ２（ｎ＋
ｍ−Ｋ−１：０）を出力する回路である。

【００６２】リッパ１９４は、上記信号Ｐ１（ｎ＋Ｋ−
１：０）を、その上位ｎビットの信号Ｐ１（ｎ＋Ｋ−
１：Ｋ）と下位Ｋビットの信号Ｐ１（Ｋ−１：０）とに
分割する回路である。後者の信号Ｐ１（Ｋ−１：０）
は、積Ｐの下位Ｋビットを示す信号Ｐ（Ｋ−１：０）と
して出力される。ミキサ１９５は、リッパ１９４から出
力される信号Ｐ１（ｎ＋Ｋ−１：Ｋ）の上位に、各ビッ
トの値がＰ１（ｎ＋ｋ−１）であるｍ−Ｋビット幅の信
号を合成して（信号Ｐ１を符号拡張して）ｎ＋ｍ−Ｋビ
ット幅の信号Ｒ１（ｎ＋ｍ−Ｋ−１：０）を出力する回
路である。

【００６３】加算器１９６は、上記信号Ｐ２（ｎ＋ｍ−
Ｋ−１：０）と信号Ｒ１（ｎ＋ｍ−Ｋ−１：０）とを加
算し、その和であるｎ＋ｍ−Ｋビット幅の信号Ｒ２（ｎ
＋ｍ−Ｋ−１：０）を、積Ｐの上位ｎ＋ｍ−Ｋビットを
示す信号Ｐ（ｎ＋ｍ−１：Ｋ）として出力する回路であ
る。この変換規則２に基づいて変換された回路に含まれ
る乗算器１９２および／または乗算器１９３に入力され
る乗数のビット幅Ｋ、ｍ−Ｋが２以上の場合（すなわち
変換後の乗算器も機能素子である場合）には、次のルー
プの処理でステップ１４２が実行される際に、さらにビ
ット幅の小さい乗算器を含む回路に変換される。また、
乗数のビット幅Ｋ、またはｍ−Ｋが１になった場合に
は、前記ステップ１０１２（図８）の処理でＡＮＤ回路
（論理素子）から成る回路に変換される。

【００６４】ここで、上記Ｋの値は、ｍ／２以上の最小
整数、またはｍ／２以下の最大整数、すなわち、Ｋとｍ
−Ｋとの差ｍ−２Ｋの絶対値が最小になる整数に設定す
るか、若しくは、Ｋまたはｍ−Ｋがｍ／２以上の最小の
２のべき乗数となるように設定することにより、加算器
をバランスのよい２分木状に接続して部分積和を求める
回路を構成する場合の論理段数を小さく抑えることがで
きる。

【００６５】図１４は、上記ステップ１４２の処理を行
う構成をその機能に着目して示す構成図である。入力手
段２４１は、元の機能素子である乗算器１９１を示す回
路情報を回路データ記憶部２３から読み出し、乗算器１
９１の入力がｍビットの乗数Ｙ、およびｎビットの被乗
数Ｘであることを示す情報を乗数分割手段２４２に出力
する。また、乗算器１９１の出力がｍ＋ｎビットの積Ｐ
であることを示す情報を分割演算回路生成手段２４４に
出力する。

【００６６】乗数分割手段２４２は、まず、乗数Ｙを分
割するためのＫの値を求め、乗数Ｙの下位Ｋビットの信
号Ｙ１、被乗数Ｘ、および部分積Ｐ１を示す情報と、乗
数Ｙの上位ｍ−Ｋビットの信号Ｙ２、被乗数Ｘ、および
部分積Ｐ２を示す情報とを乗算モジュール生成手段２４
３に出力する。また、部分積Ｐ１、Ｐ２をそれぞれ示す
情報を分割演算回路生成手段２４４に出力する。ここ
で、上記部分積の名称Ｐ１、Ｐ２は、図示しない割り付
け手段によって割り付けられる。

【００６７】乗算モジュール生成手段２４３は、信号Ｙ
１を被乗数Ｘに乗算して部分積Ｐ１を求める乗算器１９
２、および信号Ｙ２を被乗数Ｘに乗算して部分積Ｐ２を
求める乗算器１９３を示す情報を生成し、出力手段２４
５に出力する。分割演算回路生成手段２４４は、部分積
Ｐ１、Ｐ２を示す情報と積Ｐを示す情報とに基づいて、
部分積Ｐ１の下位Ｋビットを積Ｐの下位Ｋビットとして
出力するとともに部分積Ｐ１の上位ｎ−Ｋビットと部分
積Ｐ２との和を積Ｐの上位ｎ＋ｍ−Ｋビットとして出力
するリッパ１９４、ミキサ１９５、および加算器１９６
を示す情報を出力手段２４５に出力する。

【００６８】出力手段２４５は、乗算モジュール生成手
段２４３、および分割演算回路生成手段２４４から出力
された変換後の回路を示す回路情報を回路データ記憶部
２３に格納する。なお、変数同士を乗算する乗算器の場
合には、上記のように分割によるものに限らず、従来の
自動設計システムと同様に、ライブラリに登録された汎
用的な乗算器を割り付けたり、２ビットブースのリコー
ド方式を適用した回路に変換するようにしてもよい。

【００６９】前記ステップ１４１で、乗数が定数の乗数
Ａであると判定された場合には、ステップ１４３に移行
して、次に乗数Ａにおける値が１であるビットの数ｐｏ
ｓｉｂｉｔｓ（Ａ）が２以下かどうかを判定し、２以下
であればステップ１４４に移行する。（なお、ｐｏｓｉ
ｂｉｔｓ（Ａ）が１であれば、前記ステップ１００８ま
たは１０１０で処理されるので、２以下と判定されるの
は２の場合だけである。）ここで、ステップ１４３で
は、ｍの値を判定するようにしてもよい。ｐｏｓｉｂｉ
ｔｓ（Ａ）が２であれば、被乗数Ｘをビット位置に応じ
てシフトした２つの値を加算する、すなわち値が１であ
るビットに関してのみ部分積を求める回路を構成するこ
とができる。そのような回路を１回の処理で生成するよ
うにしてもよいが、ここでは、再帰的な処理を利用して
個々の処理を簡単化するために、ｍ−１ビットの乗算器
を有し、乗数Ａを最上位の１ビットと下位ｍ−１ビット
とに分割するとともに、被乗数Ｘと乗数Ａの下位ｍ−１
ビットとの積と、被乗数Ｘをシフトした値とを加算する
回路に変換する。ただし、乗数Ａの最上位ビットが０で
あれば、積Ｐの最上位ビットを０にするだけでよいの
で、加算等のための回路は必要ない。

【００７０】そこで、ステップ１４４では、より詳しく
は図１５に示すように、まず、ステップ１６１で乗数Ａ
の最上位ビットの値が１であるかどうかを判定し、１で
ある場合にはステップ１６２に移行して、図１６（ａ）
に示す変換規則３（ａ）を適用する一方、０である場合
にはステップ１６３に移行して、同図（ｂ）に示す変換
規則３（ｂ）を適用する。

【００７１】変換規則３（ａ）は、乗算器１５１を、乗
算器１５２と、リッパ１５３と、加算器１５４とから構
成される回路に変換することを示すものである。乗算器
１５２は、乗数Ａの下位ｍ−１ビットＡ３＝Ａ（ｍ−
２：０）を被乗数Ｘ（ｎ−１：０）に乗算してｎ＋ｍ−
１ビット幅の部分積Ｐ３（ｎ＋ｍ−２：０）を求める。

【００７２】リッパ１５３は、部分積Ｐ３（ｎ＋ｍ−
２：０）を、上位ｎビットＰ３（ｎ＋ｍ−２：ｍ−１）
と下位ｍ−１ビットＰ３（ｍ−２：０）とに分割する。
加算器１５４は、上記Ｐ３（ｎ＋ｍ−２：ｍ−１）と被
乗数Ｘ（ｎ−１：０）（論理的には、部分積としての、
乗数Ａの最上位ビットと被乗数Ｘ（ｎ−１：０）との
積）とを加算する。

【００７３】この処理が行われた場合には、上記乗算器
１５２についてのｐｏｓｉｂｉｔｓ（Ａ３）の値は、１
になるので、次のループの処理における前記ステップ１
００８、または１０１０（図８）の処理が行われる。こ
こで、上記変換規則３（ａ）は、例えば図１７（ａ）に
示すような内部表現形式で設計処理記憶部２１に格納さ
れている。同図において、「＝＝＞」の前に示される条
件節の「Ｇａｔｅ」は、図１６の乗算器１５１に対応し
ている。また、「＝＝＞」の後ろに示される結果節の
「Ｇａｔｅ１」〜「Ｇａｔｅ４」は、それぞれ乗算器１
５２、リッパ１５３、または加算器１５４に対応してい
る。

【００７４】また、変換規則３（ｂ）は、乗算器１５１
を、乗算器１５５を有し、乗数Ａの下位ｍ−１ビットＡ
３＝Ａ（ｍ−２：０）を被乗数Ｘ（ｎ−１：０）に乗算
し、得られたｎ＋ｍ−１ビット幅の部分積を積Ｐの下位
ｎ＋ｍ−１ビットＰ（ｎ＋ｍ−２：０）として出力する
とともに、値Ｘ（ｎ−１）を積Ｐの最上位ビットＰ（ｎ
＋ｍ−１）として出力する回路に変換することを示すも
のである。すなわち、この場合には、部分積の数を増加
させることなく、ビット幅の小さい乗算器を含む回路に
変換することができる。この処理が行われた場合には、
乗算器１５２についてのｐｏｓｉｂｉｔｓ（Ａ３）の値
は、２のままになるので、次のループの処理で再度ステ
ップ１４４が実行され、ステップ１６３でさらにビット
幅の小さい乗算器を含む回路に変換されるか、またはス
テップ１６２で値が１のビットが１つである乗算器を含
む回路に変換される。

【００７５】なお、上記のように乗数Ａを最上位の１ビ
ットと下位ｍ−１ビットとに分割するのに代えて、上位
ｍ−１ビットと、最下位のビットとに分割するようにし
てもよい。図１８は、上記ステップ１４４の処理を行う
構成をその機能に着目して示す構成図である。

【００７６】入力手段２５１は、元の機能素子である乗
算器１５１を示す回路情報を回路データ記憶部２３から
読み出し、乗算器１５１の入力がｍビットの乗数Ａと、
ｎビットの被乗数Ｘであること、および出力がｍ＋ｎビ
ットの積Ｐであることを示す情報を最上位ビット分離手
段２５２に出力する。最上位ビット分離手段２５２は、
乗数Ａを最上位ビットＡ（ｍ−１）と、それよりも下位
のビットＡ（ｍ−２：０）とに分離し、最上位ビットＡ
（ｍ−１）、被乗数Ｘ、および積Ｐを示す情報をビット
値判定手段２５３に出力するとともに、下位ビットＡ
（ｍ−２：０）、および被乗数Ｘを示す情報を乗算モジ
ュール生成手段２５４に出力する。

【００７７】ビット値判定手段２５３は、最上位ビット
Ａ（ｍ−１）の値が１であるか０であるかを判定し、判
定結果に応じて、下位ビットＡ（ｍ−２：０）と被乗数
Ｘとの乗算結果が部分積Ｐ３、または積Ｐ（ｎ＋ｍ−
２：０）であることを示す情報を乗算モジュール生成手
段２５４に出力する。さらに、最上位ビットＡ（ｍ−
１）の値が１である場合には、被乗数Ｘ、積Ｐ、部分積
Ｐ３を示す情報を加算シフト演算回路生成手段２５５に
出力する一方、０である場合には、積Ｐの最上位ビット
Ｐ（ｎ＋ｍ−１）を示す情報と被乗数Ｘの最上位ビット
Ｘ（ｎ−１）の値を示す情報とを２５６に出力する。

【００７８】乗算モジュール生成手段２５４は、乗数Ａ
の下位ビットＡ（ｍ−２：０）を被乗数Ｘに乗算して部
分積Ｐ３、または積Ｐ（ｎ＋ｍ−２：０）として出力す
る乗算器１５２、１５５を示す情報を生成し、出力手段
２５７に出力する。加算シフト演算回路生成手段２５５
は、乗数Ａの最上位ビットＡ（ｍ−１）の値が１である
場合に、部分積Ｐ３を示す情報、被乗数Ｘを示す情報、
および積Ｐを示す情報に基づいて、部分積Ｐ３の下位ｍ
ビットを積Ｐの下位ｍ−１ビットＰ（ｍ−２：０）とし
て出力するとともに部分積Ｐ３の上位ｎビットと被乗数
Ｘとの和を積Ｐの上位ｎ＋１ビットＰ（ｎ＋ｍ−１：ｍ
−１）として出力するリッパ１５３、および加算器１５
４を示す情報を生成し、出力手段２５７に出力する。

【００７９】一方、回路生成手段２５６は、乗数Ａの最
上位ビットの値が０である場合に、積Ｐの最上位ビット
Ｐ（ｎ＋ｍ−１）として値Ｘ（ｎ−１）を出力する回路
を示す情報を生成し、出力手段２５７に出力する。出力
手段２５７は、各手段２５４〜２５６から出力された変
換後の回路を示す回路情報を回路データ記憶部２３に格
納する。

【００８０】前記ステップ１４３で、定数の乗数Ａにお
けるｐｏｓｉｂｉｔｓ（Ａ）が２よりも大きいと判定さ
れた場合には、ステップ１４５に移行して、さらに、ｐ
ｏｓｉｂｉｔｓ（Ａ）が、値が０であるビットの数ｎｅ
ｇａｂｉｔｓ（Ａ）＋１よりも大きいかどうかを判定す
る。ステップ１４５で、ｐｏｓｉｂｉｔｓ（Ａ）がｎｅ
ｇａｂｉｔｓ（Ａ）＋１よりも大きくないと判定された
場合には、ステップ１４６に移行して、乗数が変数であ
る場合の前記ステップ１４２と同様に、図１３に示す変
換規則２を適用して、乗数Ａを分割し、２つの乗算器を
含む回路に変換する。ただし、乗数が変数である場合に
比べて、乗数Ａを分割するためのＫの値として、乗数Ａ
のビット幅ｍの約１／２ではなく、例えば、Ｌをｐｏｓ
ｉｂｉｔｓ（Ａ）／２以上の最小整数としたときに、乗
数Ａの下位ビットから数えて１のビットの数がＬ個とな
るような値ｅｆｆｂｉｔｗｉｄｔｈ（Ａ，Ｌ）を用い
る。なお、上記Ｌの値は、前記Ｋの値と同様に、ｐｏｓ
ｉｂｉｔｓ（Ａ）／２以下の最大整数や、これに近い２
のべき乗数などでもよい。

【００８１】このステップ１４６の処理が１回または２
回以上行われることにより乗数Ａが分割されてｐｏｓｉ
ｂｉｔｓ（Ａ）が２以下になった乗算器は、前述のよう
に図８のステップ１００６等、または図１２のステップ
１４４により、値が１のビットだけについて部分積を求
める回路が生成されるので、値が１であるビットの数が
ほぼ等しくなるように分割することにより、加算器をバ
ランスのよい２分木状に接続して部分積和を求める回路
を構成する場合の論理段数を小さく抑えることができ
る。

【００８２】なお、ｐｏｓｉｂｉｔｓ（Ａ）が３の場合
には、乗数Ａをどのように分割しても論理段数は２段に
なるので、ステップ１４３でｐｏｓｉｂｉｔｓ（Ａ）が
３以下かどうかを判定し、３の場合にもステップ１４４
で乗数Ａを最上位の１ビットと下位ｍ−１ビットとに分
割するようにしてもよい。また、上記ステップ１４６の
処理を行う構成は、乗数Ａを分割するためのＫの値の決
めかたが異なる点を除いて、前記ステップ１４２に対応
する図１４の構成と同じである。

【００８３】一方、ステップ１４５で、ｐｏｓｉｂｉｔ
ｓ（Ａ）がｎｅｇａｂｉｔｓ（Ａ）＋１よりも大きいと
判定された場合には、ステップ１４７に移行し、図１９
に示す変換規則４を適用して、乗数Ａの全ビットの論理
否定をとった値を乗数Ａ０として、この乗数Ａ０と被乗
数Ｘとの積を求める乗算器を含む回路に変換する。上記
変換後の回路に含まれる乗算器は、論理否定をとること
によってｐｏｓｉｂｉｔｓ（Ａ）の値とｎｅｇａｂｉｔ
ｓ（Ａ）の値とが逆転するので、次のループの処理で、
例えばステップ１４５において「ｎｏ」と判定され、ス
テップ１４６で乗数Ａ０を分割する変換が行われる。し
たがって、値が１であるビットの数が元の乗数Ａよりも
少なくなるとともに、値が１のビットだけについて部分
積を求める回路が生成されるので、部分積を求める回路
の数、および部分積和を求める回路の論理段数が少なく
抑えられる。

【００８４】ただし、乗数Ａと被乗数Ｘとの積を求める
ために、乗数Ａ０と被乗数Ｘとの積を補正する必要があ
る。上記変換規則４は、その補正のための回路も含む回
路に変換することを示すものである。すなわち、図１９
において、１７１は、変換前の乗算器である。乗算器１
７２は、上記乗数Ａ０を被乗数Ｘに乗算し、ｎ＋ｍビッ
ト幅の積Ｐ０（＝Ｘ・Ａ０）を出力する。

【００８５】インバータ１７８は、積Ｐ０の全ビットの
論理否定をとり、ｎ＋ｍビット幅の信号を出力する。ミ
キサ１７３は、被乗数Ｘを上位ｎビット、値が０である
ｍビット幅の信号を下位ｍビットとして合成し、ｎ＋ｍ
ビット幅の信号Ｒ２（＝Ｘ・２^m）を出力する。

【００８６】ミキサ１７４は、各ビットの値が被乗数Ｘ
の最上位ビットの値Ｘ（ｎ−１）であるｍビット幅の信
号を上位ｍビット、上記被乗数Ｘの論理否定数を下位ｎ
ビットとして合成し、ｎ＋ｍビット幅の信号を出力す
る。インバータ１７７は、ミキサ１７４からの出力の全
ビットの論理否定をとり、ｎ＋ｍビット幅の信号Ｒ３
（＝−Ｘ−１）を出力する。

【００８７】加算器１７５は、信号Ｒ２、信号Ｒ３、お
よび値が１のキャリーインを入力として、それらのｎ＋
ｍビット幅の和Ｒ４（＝Ｘ・（２^m−１））を出力す
る。加算器１７６は、積Ｐ０の論理否定数、和Ｒ４、お
よび値が１のキャリーインを入力として、それらのｎ＋
ｍビット幅の和Ｒ５（＝Ｘ・（２^m−１）−Ｐ０）を、
積Ｐとして出力する。

【００８８】なお、前記ステップ１４５の判定条件とし
ては、ｐｏｓｉｂｉｔｓ（Ａ）＞ｎｅｇａｂｉｔｓ
（Ａ）＋１に限らず、ｐｏｓｉｂｉｔｓ（Ａ）≧ｍ／２
などでもよい。また、上記補正のための各回路の規模を
考慮して、さらにｐｏｓｉｂｉｔｓ（Ａ）の値が大きい
ときにだけ、ステップ１４７に移行するようにしてもよ
い。

【００８９】図２０は、上記ステップ１４７の処理を行
う構成をその機能に着目して示す構成図である。入力手
段２３１は、元の機能素子である乗算器１７１を示す回
路情報を回路データ記憶部２３から読み出し、乗算器１
７１の入力がｍビットの乗数Ａと、ｎビットの被乗数Ｘ
であることを示す情報を論理否定手段２３２に出力す
る。また、上記被乗数Ｘを示す情報、および乗算器１７
１の出力がｍ＋ｍビットの積Ｐであることを示す情報を
論理否定演算回路生成手段２３４に出力する。

【００９０】論理否定手段２３２は、乗数Ａの全ビット
の論理否定をとって乗数Ａ０を出力するインバータ１７
９を示す情報を出力手段２３５に出力するとともに、上
記乗数Ａ０を示す情報、被乗数Ｘを示す情報、および乗
数Ａ０と被乗数Ｘとの乗算結果が積Ｐ０であることを示
す情報を乗算モジュール生成手段２３３に出力する。ま
た、上記積Ｐ０を示す情報を論理否定演算回路生成手段
２３４にも出力する。

【００９１】乗算モジュール生成手段２３３は、乗数Ａ
０と被乗数Ｘとの積Ｐ０を求める乗算器１７２を示す情
報を生成し、出力手段２３５に出力する。論理否定演算
回路生成手段２３４は、上記積Ｐ０、および被乗数Ｘに
基づいて、被乗数Ｘと２^m−１との積Ｒ４（＝Ｘ・（２
^m−１））から積Ｐ０を減算した信号Ｒ５（＝Ｘ・（２
^m−１）−Ｐ０）を求めることにより積Ｐ０を補正して
積Ｐを出力する各回路１７３〜１７８を示す情報を生成
し、出力手段２３５に出力する。

【００９２】出力手段２３５は、各手段２３２〜２３４
から出力された変換後の回路を示す回路情報を回路デー
タ記憶部２３に格納する。以下、前記変換規則１〜４に
よって元の乗算器と等価な回路に変換できることを数式
を用いて証明する。＜変換規則１＞（図１０）図１０において、１３２、１３３、・・・・・、１３
４、１３５は、それぞれ１ビット幅の変数の乗数Ｙ
（０）と、各１ビット幅の被乗数Ｘ（０）、Ｘ（１）、
・・・・・、Ｘ（ｎ−２）、Ｘ（ｎ−１）とのそれぞれ
の論理積Ｐ（０）、Ｐ（１）、・・・・・、Ｐ（ｎ−
２）、Ｐ（ｎ−１）をとるＡＮＤ回路である。Ｙ（０）
＝０または１であるから、ここで、Ｙ（０）およびＰ_iは共に１ビットなので、Ｘ
_i・Ｙ（０）＝Ｘ_iａｎｄＹ（０）である。

【００９３】よって、Ｐ（ｉ）＝Ｘ（ｉ）ａｎｄＹ（０）（０≦ｉ
≦ｎ−１）Ｐ（ｎ）＝０＜変換規則２＞（図１３）Ｐ＝Ｘ・Ｙ＝Ｘ・Ｙ（ｍ−１：０）＝Ｘ・｛Ｙ（ｍ−１：Ｋ）・２^K＋Ｙ（Ｋ−１：０）｝＝Ｘ・Ｙ（ｍ−１：Ｋ）・２^K＋Ｘ・Ｙ（Ｋ−１：０）＝Ｐ２（ｎ＋ｍ−Ｋ−１：０）・２^K＋Ｐ１（ｎ＋Ｋ−１：０）＝Ｐ２（ｎ＋ｍ−Ｋ−１：０）・２^K＋Ｐ１（ｎ＋Ｋ−１：Ｋ）・２^K＋Ｐ１（Ｋ−１：０）＝Ｐ２（ｎ＋ｍ−Ｋ−１：０）・２^K＋Ｒ１（ｎ＋ｍ−Ｋ−１：０）・２^K＋Ｐ１（Ｋ−１：０）……（但しＲ１（ｎ＋ｍ−Ｋ−１：ｎ）＝０）、Ｒ１（ｎ−１：０）＝Ｐ１（ｎ＋Ｋ−１：Ｋ））＝｛Ｐ２（ｎ＋ｍ−Ｋ−１：０）＋Ｒ１（ｎ＋ｍ−Ｋ−１：０）｝・２^K＋Ｐ１（Ｋ−１：０）＝Ｒ２（ｎ＋ｍ−Ｋ−１：０）・２^K＋Ｐ１（Ｋ−１：０）よって、Ｐ（Ｋ−１：０）＝Ｐ１（Ｋ−１：０）Ｐ（ｎ＋ｍ−１：Ｋ）＝Ｒ２（ｎ＋ｍ−Ｋ−１：０）なお、乗数が定数の乗数Ａである場合も同じである。

【００９４】＜変換規則３（ａ）＞（図１６（ａ））Ｐ＝Ｘ・Ａ＝Ｘ・Ａ（ｍ−１：０）＝Ｘ・｛Ａ（ｍ−１）・２^m-1＋Ａ（ｍ−２：０）｝＝Ｘ・Ａ（ｍ−１）・２^m-1＋Ｘ・Ａ（ｍ−２：０） ……（∵Ａ（ｍ−１）＝１）＝Ｘ・２^m-1＋Ｐ３（ｎ＋ｍ−２：０）＝Ｘ・２^m-1＋Ｐ３（ｎ＋ｍ−２：ｍ−１）・２^m-1＋Ｐ３（ｍ−２：０）＝Ｒ１（ｎ：０）・２^m-1＋Ｐ３（ｍ−２：０）よって、Ｐ（ｍ−２：０）＝Ｐ３（ｍ−２：０）Ｐ（ｎ＋ｍ−１：ｍ−１）＝Ｒ１（ｎ：０）＜変換規則３（ｂ）＞（図１６（ｂ））Ｐ＝Ｘ・Ａ＝Ｘ・Ａ（ｍ−１：０）＝Ｘ・｛Ａ（ｍ−１）・２^m-1＋Ａ（ｍ−２：０）｝＝Ｘ・Ａ（ｍ−２：０） ……（∵Ａ（ｍ−１）＝０）＝Ｐ３（ｎ＋ｍ−２：０）よって、Ｐ（ｎ＋ｍ−２：０）＝Ｐ３（ｎ＋ｍ−２：０）Ｐ（ｎ＋ｍ−１）＝０＜変換規則４＞（図１９）以下、複数ビットの数Ｚについての全ビットの論理否定
数を^*Ｚで表す。

【００９５】定数Ａについて −Ａ＝^*Ａ＋１−２^m ←→^*Ａ＋１＝２^m−Ａ
が成立ち、また、ｎビット数Ｘに関して、（Ｘの２の補数）＝^*Ｘ＋１＝−Ｘである。よって、Ｐ＝Ｘ・Ａ＝Ｘ・（２^m−^*Ａ−１）＝Ｘ・２^m−Ｘ−Ｘ・^*Ａ＝Ｘ・２^m＋（Ｘの２の補数）＋（Ｘ・^*Ａの２の補数）Ｘ１＝Ｘ・２^m＋（Ｘの２の補数），Ｐ０＝Ｘ・^*Ａで
あるから、Ｘ・Ａ＝Ｘ１＋（Ｐ０の２の補数）＝Ｘ・２^m＋（Ｘの２の補数）＋（Ｐ０の２の補数）であるから、Ｘ・Ａ＝Ｘ・２^m＋^*Ｘ＋１＋^*Ｐ０＋１前式の第一項Ｘ・２^mはミキサ１７３によりＲ２として
求められる。

【００９６】第二項Ｘは、ミキサ１７４およびインバー
タ１７７により、符号拡張され、理論否定をとられてＲ
３として求められる。第四項Ｐ０は乗算器１７２および
インバータ１７８により求められる。また、第一項Ｘ・
２^mと第二項Ｘと第三項あるいは第五項の１の加算は加
算器１７５によりＲ４として求められる。Ｘ・Ａはｎ＋
ｍビット数であるから、加算結果のｎ＋ｍ＋１ビット目
の桁は考慮しなくてよい。

【００９７】また、前記Ｒ４と前式第四項Ｐ０と第五項
あるいは第三項の１の加算は加算器１７６によりＲ５と
して求められる。Ｘ・Ａはｎ＋ｍビット数であるから、
加算結果のｎ＋ｍ＋１ビット目の桁は考慮しなくてよ
い。よって、Ｐ＝Ｘ・Ａ＝Ｐ（ｎ＋ｍ−１：０）＝Ｒ５（ｎ＋ｍ−１：０）実施例１の論理回路の自動設計システムによれば、上記
のように、乗算器に入力される乗数が定数である場合、
乗数における値が１であるビットの総個数が３以上であ
れば、乗数を、値が１であるビットの数が等しくなるよ
うに分割することにより、部分積和を求める回路がバラ
ンスのよい二分木状に構成され、加算の論理段数が少な
く抑えられるとともに、乗算速度を高速にすることが可
能となる。

【００９８】また、値が１であるビットの総個数が２以
下であれば、その値が１であるビットに関してのみ部分
積を求める回路が構成されることにより、部分積数が少
なく抑えられ、回路面積の削減が可能となる。また、値
が１であるビットの総個数が多ければ、乗数の論理否定
数と被乗数とを乗算する乗算器と、その乗算結果を補正
する回路とが構成されるとともに、上記乗算器が、前記
のように構成されることにより、部分積数や回路面積の
削減が可能となる。（実施例２）前記実施例１における図８のステップ１０
１３、すなわち図１２のステップ１４１〜１４７と同様
の処理を行う構成の変形例を図２１に基づいて説明す
る。

【００９９】同図において、入力手段２９０１は、元の
機能素子である乗算器を示す回路情報を回路データ記憶
部２３から読み出し、乗算器の入力がｍビットの乗数Ａ
またはＹと、ｎビットの被乗数Ｘであること、および出
力がｍ＋ｎビットの積Ｐであることを示す情報を論理否
定判定手段２９０２に出力する。論理否定判定手段２９
０２は、ｐｏｓｉｂｉｔｓ（Ａ）がｎｅｇａｂｉｔｓ
（Ａ）＋１よりも大きいかどうかを判定し、大きい場合
には、乗数ＡまたはＹ、被乗数Ｘ、および積Ｐを示す情
報を論理否定手段２９０４に出力する一方、大きくない
場合には、上記情報を乗数ビット幅判定手段２９０３に
出力する。

【０１００】乗数ビット幅判定手段２９０３は、乗数が
変数であるか、定数であってかつｐｏｓｉｂｉｔｓ
（Ａ）が３以上であるか、または定数であってかつｐｏ
ｓｉｂｉｔｓ（Ａ）が２以下であるかを判定し、前２者
の場合には、乗数ＡまたはＹ、被乗数Ｘ、および積Ｐを
示す情報を乗数分割手段２９０７に出力する一方、後者
の場合には、乗数Ａ、被乗数Ｘ、および積Ｐを示す情報
を乗数最上位ビット分離手段２９０９に出力する。

【０１０１】その他の手段２９０４〜２９１３は、図１
４、１８、２０に示す各手段と、情報の伝達経路が多少
異なる点を除き、同様の機能を有するものなので、説明
を省略する。（実施例３）前記実施例１における図８のステップ１０
１３で行われる処理の他の例を図２２に基づいて説明す
る。

【０１０２】この実施例では、乗数のビット幅が３以上
である場合には、乗数が定数であるか変数であるかに係
らず、乗数を約１／２のビット幅に分割する。また、乗
数のビット幅が２である場合には、乗数が定数であれ
ば、前記変換規則３（ａ）（ｂ）（図１５、１６）を適
用して、値が１であるビットに関してのみ部分積を求め
る回路に変換する一方、乗数が変数であれば、乗数が１
ビットの２つの乗算器を含む回路を構成する。

【０１０３】まず、ステップ２１１では、乗数のビット
幅が３以上であるかどうかを判定し、３以上であれば、
ステップ２１２に移行し、前記変換規則２（図１９）を
適用して乗数のビット幅が約１／２の２つの乗算器を含
む回路に変換する。また、乗数のビット幅が３以上でな
ければ、ステップ２１３に移行して、乗数が定数である
かどうかを判定する。乗数が定数であれば、ステップ２
１４に移行し、前記変換規則３（ａ）（ｂ）（図１５、
１６）を適用して乗数における値が１であるビットに関
してのみ部分積を求める回路に変換する。

【０１０４】一方乗数が変数であれば、ステップ２１５
に移行し、図２３に示す変換規則５を適用する。変換規
則５は、乗算器２２１を、乗算器２２２と、乗算器２２
３と、リッパ２２４と、ミキサ２２５と、加算器２２６
とから構成される回路に変換することを示すものであ
る。

【０１０５】上記乗算器２２２は、乗数Ａ（１：０）の
下位１ビットＡ（０）を被乗数Ｘ（ｎ−１：０）に乗算
してｎ＋１ビット幅の部分積Ｒ１（ｎ：０）を求める。
乗算器２２３は、乗数Ａ（１：０）の上位１ビットＡ
（１）を被乗数Ｘ（ｎ−１：０）に乗算してｎ＋１ビッ
ト幅の部分積Ｒ２（ｎ＋１：１）を求める。リッパ２２
４は、部分積Ｒ１（ｎ：０）を、上位ｎビットＲ１
（ｎ：１）と下位１ビットＲ（０）とに分割し、Ｒ
（０）を積Ｐ（０）として出力する。

【０１０６】ミキサ２２５は、上記Ｒ１（ｎ：１）を上
位側に１ビットだけ符号拡張した信号Ｒ３（ｎ＋１：
１）を出力する。加算器２２６は、この信号Ｒ３（ｎ＋
１：１）と部分積Ｒ２（ｎ＋１：１）とを加算し、和Ｒ
４（ｎ＋１：１）を積Ｐ（ｎ＋１：１）として出力す
る。上記変換規則５によって元の乗算器２２１と等価な
回路に変換できることの証明を以下に示す。Ｐ＝Ｘ・Ａ＝Ｘ・Ａ（１：０）＝Ｘ・｛Ａ（１）・２＋Ａ（０）｝＝Ｘ・Ａ（１）・２＋Ｘ・Ａ（０）＝Ｒ２（ｎ：０）・２＋Ｒ１（ｎ：０）＝Ｒ２（ｎ：０）・２＋Ｒ１（ｎ：１）・２＋Ｒ１（０）＝Ｒ２（ｎ：０）・２＋Ｒ３（ｎ：０）・２＋Ｒ１（０） ……（但し、Ｒ３（ｎ）＝０）、Ｒ３（ｎ−１：０）＝Ｒ１（ｎ：１））＝Ｒ４（ｎ：０）・２＋Ｒ１（０）よって、Ｐ（０）＝Ｒ１（０）Ｐ（ｎ＋１：１）＝Ｒ４（ｎ：０）この処理が行われた場合、乗算器２２２、２２３は、乗
数のビット幅が１ビットになるので、次のループの処理
で、前記変換規則１（図１０）によってＡＮＤ回路から
構成される回路に変換される。

【０１０７】本実施例３によれば、乗算器の乗数のビッ
ト幅が３以上であれば、乗数を分割することにより部分
積和を求める回路を二分木状に構成することが可能とな
り、乗算の論理段数が少なく乗算速度を高速にすること
が可能となる。また、乗数のビット幅が２以下でかつ乗
数が定数であれば、乗数で値が１であるビットに関して
のみ部分積を求める回路を生成することにより、部分積
数を削減することが可能となり、回路面積の削減が可能
となる。（実施例４）前記実施例１におけるステップ１４４（図
１２）および実施例３におけるステップ２１４（図２
２）においては、乗数Ａにおいてｐｏｓｉｂｉｔｓ
（Ａ）＝２またはビット幅が２である乗算器に対して、
乗数Ａの最上位ビットを分割する変換規則３を適用する
例を示したが、所定のＫビット目と、それより上位ビッ
ト、および下位ビットの３つに分割する変換規則６を適
用してもよい。また、ステップ１４６（図１２）または
ステップ２１２（図２２）における変換規則２にも代え
て変換規則６を適用してもよい。この場合には、ステッ
プ１４３または２１１の判定を省略することもできる。

【０１０８】すなわち、図２４に示すように、まず、ス
テップ３１１で乗数ＡのＫビット目Ａ（Ｋ−１）の値が
１であるかどうかを判定し、１である場合にはステップ
３１２に移行して、図２５（ａ）に示す変換規則６
（ａ）を適用する一方、０である場合にはステップ３１
３に移行して、同図（ｂ）に示す変換規則６（ｂ）を適
用する。なお、上記Ｋの値は、例えば実施例１と同様に
設定すればよい。

【０１０９】変換規則６（ａ）は、乗算器２８１を、乗
算器２８２、２８３と、ミキサ２８４〜２８７と、加算
器２８８とから構成される回路に変換することを示すも
のである。乗算器２８２は、乗数Ａにおける下位Ｋ−１
ビットＡ５（Ｋ−２：０）＝Ａ（Ｋ−２：０）を被乗数
Ｘ（ｎ−１：０）に乗算して、ｎ＋Ｋ−１ビット幅の部
分積Ｐ５（ｎ＋Ｋ−２：０）を求める。

【０１１０】乗算器２８３は、乗数Ａにおける上位ｍ−
ＫビットＡ６（ｍ−Ｋ−１：０）＝Ａ（ｍ−１：Ｋ）を
被乗数Ｘ（ｎ−１：０）に乗算して、ｎ＋ｍ−Ｋビット
幅の部分積Ｐ６（ｎ＋ｍ−Ｋ−１：０）を求める。ミキ
サ２８４は、部分積Ｐ５（ｎ＋Ｋ−２：０）を上位側に
ｍ−Ｋ＋１ビットだけ符号拡張した信号Ｒ１（ｎ＋ｍ−
１：０）を出力する。

【０１１１】ミキサ２８５は、部分積Ｐ６の下位に、値
が０であるＫビット幅の信号を合成した信号Ｒ２（ｎ＋
ｍ−１：０）を出力する。ミキサ２８６は、被乗数Ｘ
（ｎ−１：０）の下位に、値が０であるＫ−１ビット幅
の信号を合成した信号Ｒ３（ｎ＋Ｋ−２：０）を出力す
る。ミキサ２８７は、上記信号Ｒ３（ｎ＋Ｋ−２：０）
を上位側にｍ−Ｋ＋１ビットだけ符号拡張した信号Ｒ４
（ｎ＋ｍ−１：０）を出力する。

【０１１２】加算器２８８は、上記信号Ｒ１（ｎ＋ｍ−
１：０）と、信号Ｒ２（ｎ＋ｍ−１：０）と、信号Ｒ４
（ｎ＋ｍ−１：０）とを加算して積Ｐ（ｎ＋ｍ−１：
０）を出力する。また、変換規則６（ｂ）は、乗算器２
８１を、乗算器２８２、２８３と、ミキサ２８４、２８
７と、加算器２８９とから構成される回路に変換するこ
とを示すものである。

【０１１３】上記乗算器２８２、２８３、およびミキサ
２８４、２８７は、変換規則６（ａ）で示したものと同
じものである。加算器２８９は、信号Ｒ１（ｎ＋ｍ−
１：０）と、信号Ｒ２（ｎ＋ｍ−１：０）とを加算して
積Ｐ（ｎ＋ｍ−１：０）を出力する。上記変換規則６
（ａ）（ｂ）によって元の乗算器２８１と等価な回路に
変換できることの証明を以下に示す。

【０１１４】＜変換規則６（ａ）＞Ａ（Ｋ−１）＝１であるから、Ｐ＝Ｘ・Ａ＝Ｘ・｛Ａ（ｍ−１：Ｋ）・２^K＋Ａ（Ｋ−１）・２^K-1＋Ａ（Ｋ−２：０）｝＝Ｘ・Ａ（ｍ−１：Ｋ）・２^K＋Ｘ・２^K-1＋Ｘ・Ａ（Ｋ−２：０）＝Ｘ・Ａ６（ｍ−Ｋ−１：０）・２^K＋Ｘ・２^K-1＋Ｘ・Ａ５（Ｋ−２：０）＝Ｐ６（ｎ＋ｍ−Ｋ−１：０）・２^K＋Ｒ３（ｎ＋Ｋ−２：０）・２^K-1＋Ｐ５（ｎ＋Ｋ−２：０）＝Ｒ２（ｎ＋ｍ−１：０）・２^K＋Ｒ４（ｎ＋ｍ−１：０）・２^K-1＋Ｒ１（ｎ＋ｍ−１：０）＜変換規則６（ｂ）＞Ａ（Ｋ−１）＝０であるから、Ｐ＝Ｘ・Ａ＝Ｘ・｛Ａ（ｍ−１：Ｋ）・２^K＋Ａ（Ｋ−１）・２^K-1＋Ａ（Ｋ−２：０）｝＝Ｘ・Ａ（ｍ−１：Ｋ）・２^K＋Ｘ・Ａ（Ｋ−２：０）＝Ｘ・Ａ６（ｍ−Ｋ−１：０）・２^K＋Ｘ・Ａ５（Ｋ−２：０）＝Ｐ６（ｎ＋ｍ−Ｋ−１：０）・２^K＋Ｐ５（ｎ＋Ｋ−２：０）＝Ｒ２（ｎ＋ｍ−１：０）・２^K＋Ｒ１（ｎ＋ｍ−１：０）（実施例５）前記実施例１におけるステップ１４４（図
１２）、または実施例３におけるステップ２１４におい
ては、乗数Ａにおいてｐｏｓｉｂｉｔｓ（Ａ）＝２また
はビット幅が２である乗算器に対して変換規則３を適用
する例を示したが、図２６に示す変換規則７を適用して
もよい。

【０１１５】変換規則７は、乗算器２７１を、乗算器２
７２と、ミキサ２７３、２７４と、加算器２７５とから
構成される回路に変換することを示すものである。乗算
器２７２は、乗数Ａ（ｍ−１：０）における値が１であ
るビットの桁Ｋ（０≦Ｋ≦ｍ−１）について、乗数Ａ
（ｍ−１：０）のＫビット目を０に設定したｍビット幅
の乗数Ａ７（ｍ−１：０）を被乗数Ｘに乗算し、積Ｐ７
（ｎ＋ｍ−１：０）を出力する。

【０１１６】ミキサ２７３は、被乗数Ｘを上位ｎビッ
ト、値が０であるＫ−１ビット幅の信号を下位Ｋ−１ビ
ットとして合成し、ｎ＋Ｋ−１ビット幅の信号Ｒ１（ｎ
＋Ｋ−２：０）を出力する。ミキサ２７４は、上記信号
Ｒ１（ｎ＋Ｋ−２：０）の上位に、各ビットの値がＲ１
（ｎ＋ｋ−２）であるｍ−Ｋ＋１ビット幅の信号を合成
して（信号Ｒ１を符号拡張して）ｎ＋ｍビット幅の信号
Ｒ２（ｎ＋ｍ−１：０）を出力する。

【０１１７】加算器２７５は、積Ｐ７（ｎ＋ｍ−１：
０）と信号Ｒ２（ｎ＋ｍ−１：０）とを加算し、ｎ＋ｍ
ビット幅の和Ｒ３（ｎ＋ｍ−１：０）を積Ｐ（ｎ＋ｍ−
１：０）として出力する。上記変換規則７によって元の
乗算器２７１と等価な回路に変換できることの証明を以
下に示す。Ａ７（ｍ−１：０）＝Ａ（ｍ−１：０）−２^K-1 であ
るから、Ｐ＝Ｘ・Ａ＝Ｘ・｛Ａ７（ｍ−１：０）＋２^K-1｝＝Ｘ・２^K＋Ｘ・Ａ７（ｍ−１：０）＝Ｒ１（ｎ＋Ｋ−２：０）＋Ｐ７（ｎ＋ｍ−１：０）＝Ｒ２（ｎ＋ｍ−１：０）＋Ｐ７（ｎ＋ｍ−１：０）＝Ｒ３（ｎ＋ｍ−１：０）この場合、乗算器２７２に入力される乗数Ａ７（ｍ−
１：０）のビット幅は、乗算器２７１に入力される乗数
Ａ（ｍ−１：０）のビット幅と等しいが、値が１である
ビットの数は減少するので、この処理が繰り返されるこ
とにより、やがて、前記ステップ１００８、または１０
１０（図８）の処理が行われる。

【０１１８】図２７は、上記変換規則７による処理を行
う構成をその機能に着目して示す構成図である。入力手
段２６１は、元の機能素子である乗算器２７１を示す回
路情報を回路データ記憶部２３から読み出し、乗算器２
７１の入力がｍビットの乗数Ａ、およびｎビットの被乗
数Ｘであることを示す情報を信号生成手段２６２に出力
する。また、被乗数Ｘを示す情報、および乗算器２７１
の出力がｍ＋ｎビットの積Ｐであることを示す情報を演
算回路生成手段２６４に出力する。

【０１１９】信号生成手段２６２は、乗数Ａにおける値
が１であるＫビット目（０≦Ｋ≦ｍ−１）の値を０に設
定した乗数Ａ７を示す情報と、被乗数Ｘを示す情報と、
その乗算結果が積Ｐ７であることを示す情報とを乗算モ
ジュール生成手段２６３に出力する。また、上記Ｋの値
を示す情報と、積Ｐ７を示す情報とを演算回路生成手段
２６４に出力する。

【０１２０】乗算モジュール生成手段２６３は、前記信
号Ｘと前記信号Ａ７との積Ｐ７を求める乗算器２７２を
示す情報を生成し、出力手段２６５に出力する。演算回
路生成手段２６４は、Ｋの値を示す情報、積Ｐ７を示す
情報、被乗数Ｘを示す情報、および積Ｐを示す情報に基
づいて、ミキサ２７６、２７４と加算器２７５とを示す
情報を出力手段２６５に出力する。

【０１２１】出力手段２６５は、乗算モジュール生成手
段２６３、および演算回路生成手段２６４から出力され
た変換後の回路を示す回路情報を回路データ記憶部２３
に格納する。（実施例６）前記変換規則４の他の例、およびそれらの
変換規則によって生成される乗算器の構成を説明する。
ここで、説明の簡単のために、変数Ｘが正数である場合
を示すが、正負の値をとり得る場合には、変換規則４と
同様に符号拡張してから論理否定をとったり、論理否定
をとってから符号拡張するようにすればよい。

【０１２２】図２８（ａ）〜（ｃ）は変換規則の結果節
を示すとともに、生成される乗算器の構成を示す。な
お、図２８における各構成要素は、図１９に示すものと
同一なので、同じ番号を付して説明を省略する。図２８
（ａ）の乗算器は、加算器１７５のキャリーインとして
値１の信号を入力するのに代えて、ミキサ１７３に入力
されるｍビットの信号として値１の信号を入力するよう
になっている。

【０１２３】図２８（ｂ）の乗算器は、加算器１７６の
キャリーインとして値１の信号を入力するのに代えて、
同様に、ミキサ１７３に入力されるｍビットの信号とし
て値１の信号を入力するようになっている。また、乗数
のビット幅ｍが２以上の場合には、図２８（ｃ）に示す
ように、加算器１７５、１７６共に値１の信号をキャリ
ーイン入力するのに代えて、ミキサ１７３に入力される
ｍビットの信号として値２の信号を入力するようにして
もよい。

【０１２４】上記のように、積Ｐ０を補正して積Ｐを求
める演算は、種々の変形が可能である。上記何れの乗算
器においても、その中に含まれる乗算器は、乗数Ａの全
ビットの論理否定をとった値を乗数Ａ０として、この乗
数Ａ０と被乗数Ｘとを乗算するものなので、ｐｏｓｉｂ
ｉｔｓ（Ａ）がｍ／２よりも大きい場合でも、部分積数
をｍ／２以下にして、回路面積の削減や乗算速度の向上
を図ることができる。

【０１２５】なお、上記各実施例においては、回路デー
タ記憶部２３に格納される回路情報として、機能素子、
論理素子または実装素子などの素子を中心に、素子間の
入出力関係に着目して回路を表すデータ表現が用いられ
る例を説明したが、これに限らず、素子間のつながり、
すなわち信号を中心にしたデータ表現が用いられる場合
などでも、同様な変換規則に基づく回路の変換処理が可
能である。

【０１２６】また、変換処理は、上記のような変換規則
に基づく回路の変換処理に限らず、生成登録する回路デ
ータの各部分を特定の順序で逐次的に生成し登録する処
理でもよい。また、ｍビット幅の乗数とｎビット幅の被
乗数との積Ｐがｎ＋ｍビット幅である場合だけを説明し
たが、より一般的に任意のビット幅の積を求めることも
容易にできる。例えば積Ｐのビット幅ｌがｎ＋ｍより小
さい場合は、乗算結果の下位からｌビットをとればよ
く、ｎ＋ｍより大きい場合は、ｎ＋ｍビットの乗算結果
を下位のビットとし、上位のビットを符号拡張、または
０拡張すればよい。

【０１２７】

【発明の効果】以上説明したように、本発明によれば、
乗数における値が１であるビットに関してのみ、被乗数
との部分積を求める部分積演算回路等が形成されるの
で、回路規模の低減や乗算速度の高速化を容易に図るこ
とができる。また、値が１であるビットの数が略等しく
なるようにグループ分けされて、部分積和を加算する部
分積和演算回路が形成されるので、部分積和演算回路を
二分木状にバランスよく構成させることができ、回路の
論理段数も少なく抑えて一層乗算速度を速くすることが
容易になる。

【０１２８】さらに、乗数における値が１であるビット
の数が多い場合でも、乗数の論理否定数について乗算を
行う回路が形成されるので、やはり、高速な乗算器や回
路規模の小さい乗算器を構成することが容易になるとい
う効果を奏する。

【図面の簡単な説明】

【図１】実施例１の自動設計システムのハードウェア構
成を示すブロック図である。

【図２】同、記憶装置の構成を示す説明図である。

【図３】同、回路データ記憶部に格納される、回路を表
すデータの例を示す説明図である。

【図４】同、機能回路情報や機能記述情報の例を示す説
明図である。

【図５】同、論理設計システムの処理を示すメインルー
チンのフローチャートである。

【図６】同、図５におけるステップ４３の詳細な処理を
示すフローチャートである。

【図７】同、機能素子である乗算器の例を示す説明図で
ある。

【図８】同、図６におけるステップ８５の詳細な処理を
示すフローチャートである。

【図９】同、図８におけるステップ１００２、１００
６、１００８、１０１０で生成される回路の例を示す回
路図である。

【図１０】同、変換規則１を示す説明図である。

【図１１】同、具体的な変換処理の例を示すフローチャ
ートである。

【図１２】同、図８におけるステップ１０１３の詳細な
処理を示すフローチャートである。

【図１３】同、変換規則２を示す説明図である。

【図１４】同、図１２におけるステップ１４２の処理を
行う構成をその機能に着目して示す構成図である。

【図１５】同、図１２におけるステップ１４４の詳細な
処理を示すフローチャートである。

【図１６】同、変換規則３を示す説明図である。

【図１７】同、変換規則３の内部表現の例を示す説明図
である。

【図１８】同、図１２におけるステップ１４４の処理を
行う構成をその機能に着目して示す構成図である。

【図１９】同、変換規則４を示す説明図である。

【図２０】同、図１２におけるステップ１４７の処理を
行う構成をその機能に着目して示す構成図である。

【図２１】実施例２における、図１２に示す実施例１の
ステップ１４１〜１４７と同様の処理を行う構成の変形
例を示す構成図である。

【図２２】実施例３における、図８に示す実施例１のス
テップ１０１３で行われる処理の他の例を示すフローチ
ャートである。

【図２３】同、変換規則５を示す説明図である。

【図２４】実施例４における、図１２に示す実施例１の
ステップ１４４で行われる処理の他の例を示すフローチ
ャートである。

【図２５】同、変換規則６を示す説明図である。

【図２６】実施例５における変換規則７を示す説明図で
ある。

【図２７】同、変換規則７による処理を行う構成をその
機能に着目して示す構成図である。

【図２８】実施例６における変換規則４の他の例、およ
びそれらの変換規則によって生成される乗算器の構成を
示す説明図である。

【符号の説明】

１１入力装置１２中央処理装置１３出力装置１４記憶装置２１設計処理記憶部２２素子ライブラリ記憶部２３回路データ記憶部２３１入力手段２３２論理否定手段２３３乗算モジュール生成手段２３４論理否定演算回路生成手段２３５出力手段２４１入力手段２４２乗数分割手段２４３乗算モジュール生成手段２４４分割演算回路生成手段２４５出力手段２５１入力手段２５２最上位ビット分離手段２５３ビット値判定手段２５４乗算モジュール生成手段２５５加算シフト演算回路生成手段２５６回路生成手段２５７出力手段２６１入力手段２６２信号生成手段２６３乗算モジュール生成手段２６４演算回路生成手段２６５出力手段２９０１入力手段２９０２論理否定判定手段２９０３乗数ビット幅判定手段２９０４論理否定手段２９０５論理否定演算回路生成手段２９０６乗算モジュール生成手段２９０７乗数分割手段２９０８分割演算回路生成手段２９０９乗数最上位ビット分離手段２９１０ビット値判定手段２９１１加算シフト演算回路生成手段２９１２回路生成手段２９１３出力手段

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/50 G06F 7/52 310 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】複数ビット幅の定数である乗数と、複数
ビット幅の被乗数との積を複数ビット幅の信号として出
力する論理回路を示す情報を生成する論理回路の自動設
計方法であって、乗数の値を入力し記憶装置に格納する入力ステップと、記憶装置内に格納されている前記乗数の情報を参照して
前記乗数における値が１であるビットを検出するビット
数検出ステップと、検出結果に応じて、値が１であるビットに関してのみ、
被乗数との部分積を求める部分積演算回路を示す情報を
生成する部分積演算回路情報生成ステップと、乗数における値が１であるビットが４ビット以上ある場
合に、値が１であるビットをその数が略等しくなるよう
にグループ分けするグループ分けステップと、部分積演算回路によって求められる部分積の部分積和を
各グループ毎に加算する部分積和演算回路を示す情報を
生成する部分積和演算回路情報生成ステップとを演算処
理装置に行わせることを特徴とする論理回路の自動設計
方法。
【請求項２】請求項１記載の論理回路の自動設計方法
であって、グループ分けステップ、および部分積和演算回路情報生
成ステップでは、上記グループ内に、乗数における値が
１であるビットが４ビット以上ある場合に、グループ内
でさらにグループ分け、および部分積和演算回路情報の
生成が再帰的に行われることを特徴とする論理回路の自
動設計方法。
【請求項３】定数である乗数と、被乗数との積を求め
る論理回路を示す情報を生成する論理回路の自動設計装
置であって、乗数の値を入力する入力手段と、乗数における値が１であるビットを検出する検出手段
と、検出結果に応じて、値が１であるビットに関してのみ、
被乗数との部分積を求める部分積演算回路を示す情報を
生成する部分積演算回路情報生成手段と、乗数における値が１であるビットの数を検出するビット
数検出手段と、ビット数検出手段によって検出されたビット数が４以上
である場合に、値が１であるビットをその数が略等しく
なるようにグループ分けするグループ分け手段と、部分積演算回路によって求められる部分積の部分積和を
求める部分積和演算回路を示す情報を各グル−プ毎に生
成する部分積和演算回路情報生成手段と、を有することを特徴とする論理回路の自動設計装置。
【請求項４】請求項３の論理回路の自動設計装置であ
って、さらに、上記グループ分けされた各グループに
対して、ビット数検出手段、グループ分け手段、および
部分積和演算回路情報生成手段に、再帰的に処理を行わ
せる再帰処理制御手段を有することを特徴とする論理回
路の自動設計装置。
【請求項５】ｎビット幅の数Ｘとｍビット幅の数Ｙと
を入力としてその積Ｐを複数ビット幅の信号として出力
する乗算器Ｍを示す情報を生成する論理回路の自動設計
方法であって、（１）ｎビット幅の数Ｘを示す情報とｍビット幅の数Ｙ
を示す情報を入力し記憶装置に格納する入力ステップ
と、（２）０＜Ｋ＜ｍなる整数Ｋについて、記憶装置内の情
報を参照して、前記Ｙの下位Ｋビットからなる数Ｙ１と
前記Ｘを入力として前記Ｙ１と前記Ｘとの積Ｐ１を出力
する乗算器Ｍ１を示す情報を生成し記憶装置に格納する
ステップと、（３）前記Ｙの上位ｍ−Ｋビットからなる数Ｙ２と前記
Ｘを入力として前記Ｙ２と前記Ｘとの積Ｐ２を出力する
乗算器Ｍ２を示す情報を生成し記憶装置に格納するステ
ップと、（４）前記Ｐ１と前記Ｐ２を入力として前記Ｐ２と２ ^K
との積Ｐ２・２ ^K と、Ｐ１との和を出力する回路を示す
情報を生成し記憶装置に格納するステップとを行い、（２）および（３）で生成される乗算器Ｍ１、Ｍ２に対
して、それぞれ前記（１）から（４）の処理を再帰的に
繰り返し実行することにより前記乗算器Ｍを生成する処
理を演算処理装置において行うことを特徴とする論理回
路の自動設計方法。
【請求項６】ｎビットの数Ｘとｍビットの定数Ａとを
入力としてその積Ｐを複数ビットの信号として出力する
乗算器Ｍを示す情報を生成する論理回路の自動設計方法
であって、（１）ｎビット幅の数Ｘを示す情報とｍビット幅の定
数Ａの値を入力し記憶装置に格納する入力ステップと、（２）０＜Ｋ＜ｍなる整数Ｋについて、記憶装置内の
情報を参照して、前記定数Ａの下位Ｋビットからなる定
数Ａ１と前記Ｘを入力として前記Ａ１と前記Ｘとの積Ｐ
１を出力する乗算器Ｍ１を示す情報を生成し記憶装置に
格納するステップと、（３）前記Ａの上位ｍ−ＫビットからなるＡ２と前記
Ｘを入力として前記Ａ２と前記Ｘとの積Ｐ２を出力する
乗算器Ｍ２を示す情報を生成し記憶装置に格納するステ
ップと、（４）前記Ｐ１と前記Ｐ２を入力として前記Ｐ２と２
^K との積Ｐ２・２ ^K と、Ｐ１との和を出力する回路を示す
情報を生成し記憶装置に格納するステッとを演算処理装
置において行うことを特徴とする論理回路の自動設計方
法。
【請求項７】請求項６の（２）および（３）で生成さ
れる乗算器Ｍ１、Ｍ２に対して、それぞれ前記（１）な
いし（４）の処理を再帰的に繰り返し実行することによ
り前記乗算器Ｍを生成することを特徴とする論理回路の
自動設計方法。
【請求項８】前記定数Ａ１における値が１であるビッ
トの数Ｌ１と、前記定数Ａ２における値が１であるビッ
トの数Ｌ２とに基づいて、前記整数Ｋの値を決定するこ
とを特徴とする請求項６または請求項７記載の論理回路
の自動設計方法。
【請求項９】前記定数Ａ１における値が１であるビッ
トの数Ｌ１と、前記定数Ａ２における値が１であるビッ
トの数Ｌ２とに基づいて、前記数Ｌ１とＬ２との差Ｌ１
−Ｌ２の絶対値が最小となるように、前記整数Ｋの値を
決定することを特徴とする請求項６ないし請求項８記載
の論理回路の自動設計方法。
【請求項１０】ｎビットの数Ｘとｍビットの定数Ａと
を入力としてその積Ｐを複数ビットの信号として出力す
る乗算器Ｍを示す情報を生成する論理回路の自動設計方
法であって、（１）ｎビット幅の数Ｘを示す情報とｍビット幅の定
数Ａの値を入力し記憶装置に格納する入力ステップと、（２）前記定数Ａの下位ｍ−１ビットからなる定数Ａ
３と前記Ｘを入力としてその積Ｐ３を出力する乗算器Ｍ
３を示す情報を生成し記憶装置に格納するステップと、（３）前記定数Ａの最上位ビットの値が１であるなら
ば、前記Ｘと前記Ｐ３を入力として前記Ｘと前記Ｐ３を
入力として前記Ｘと２ ^m-1 との積Ｘ・２ ^m-1 と、前記Ｐ３
との和を出力する回路を示す情報を生成し記憶装置に格
納するステップとを演算処理装置において行うことを特
徴とする論理回路の自動設計方法。
【請求項１１】請求項１０の（２）で生成される乗算
器Ｍ３に対して、前記（１）から（３）の処理を再帰的
に繰り返し実行することにより前記乗算器Ｍを示す情報
を生成することを特徴とする論理回路の自動設計方法。
【請求項１２】ｎビットの数Ｘとｍビットの定数Ａと
を入力としてその積Ｐを複数ビットの信号として出力す
る乗算器Ｍを示す情報を生成する論理回路の自動設計方
法であって、（１）ｎビット幅の数Ｘを示す情報とｍビット幅の定
数Ａの値を入力し記憶装置に格納する入力ステップと、（２）前記定数Ａの上位ｍ−１ビットからなる定数Ａ
４と前記Ｘを入力としてその積Ｐ４を出力する乗算器Ｍ
４を示す情報を生成し記憶装置に格納するステップと、（３）前記定数Ａの最下位ビットの値が１であるなら
ば、前記Ｘと前記Ｐ４を入力として前記Ｐ４と２との積
２・Ｐ４と、前記Ｘとの和を出力する回路を示す情報を
生成し記憶装置に格納するステップとを演算処理装置に
おいて行うことを特徴とする論理回路の自動設計方法。
【請求項１３】請求項１２の（２）で生成される乗算
器Ｍ４に対して、前記（１）から（３）の処理を再帰的
に繰り返し実行することにより前記乗算器Ｍを示す情報
を生成することを特徴とする論理回路の自動設計方法。
【請求項１４】ｎビットの数Ｘとｍビットの定数Ａと
を入力としてその積Ｐを出力する乗算器Ｍを示す情報を
生成する論理回路の自動設計方法であって、（１）０
＜Ｋ＜ｍ−１なる整数Ｋについて、前記定数Ａの下位Ｋ
−１ビットからなる定数Ａ５と前記Ｘを入力としてその
積Ｐ５を出力する乗算器Ｍ５を示す情報を生成して記憶
装置に格納し、（２）前記定数Ａの上位ｍ−Ｋビットからなる定数Ａ
６と前記Ｘを入力としてその積Ｐ６を出力する乗算器Ｍ
６を示す情報を生成して記憶装置に格納し、（３）前記定数Ａの最下位ビットから数えてＫビット
目の値が１であるならば、前記Ｘと前記Ｐ５と前記Ｐ６
を入力として前記Ｘと２ ^K-1 との積Ｘ・２ ^K-1 と、前記Ｐ
６と２ ^K との積Ｐ６・２ ^K と、Ｐ５との和を出力する回
路を示す情報を生成して記憶装置に格納し、（４）前記Ｋビット目の値が０であるならば、前記Ｐ
５と前記Ｐ６を入力として前記Ｐ６と２ ^K との積Ｐ６・
２ ^K と、前記Ｐ５との和を出力する回路を示す情報を生
成し、記憶装置に格納することにより前記乗算器Ｍを生
成することを特徴とする論理回路の自動設計方法。
【請求項１５】請求項１４の（１）および（２）で生
成される乗算器Ｍ５、Ｍ６に対して、それぞれ前記
（１）ないし（４）の処理を再帰的に繰り返し実行する
ことにより前記乗算器Ｍを生成することを特徴とする論
理回路の自動設計方法。
【請求項１６】ｎビットの数Ｘとｍビットの定数Ａと
を入力としてその積Ｐを出力する乗算器Ｍを生成する論
理回路の自動設計方法であって、（１）ｎビットの数Ｘとｍビットの定数Ａとを入力し
て記憶装置に格納し、（２）前記定数Ａにおける値が１であるビットの桁Ｋ
（０≦Ｋ≦ｍ−１）について、ｍビットの定数Ａ７をＡ
７＝Ａ−２ ^K として求め、（３）前記Ａ７と前記Ｘを入力として前記Ａ７と前記
Ｘの積Ｐ７を出力する乗算器Ｍ７を生成し、（４）前記Ｘと前記Ｐ７を入力として前記Ｘと２ ^K と
の積Ｘ・２ ^K と、Ｐ７との和を出力する回路を示す情報
を生成して、（３）で生成される乗算器Ｍ７に対して、前記（２）な
いし（４）の処理を再帰的に演算処理装置に繰り返し実
行させることにより前記乗算器Ｍを生成することを特徴
とする論理回路の自動設計方法。
【請求項１７】ｎビット幅の数Ｘとｍビット幅の定数
Ａとを入力としてその積Ｐを複数ビット幅の信号として
出力する乗算器Ｍを示す情報を生成する論理回路の自動
設計方法であって、ｎビット幅の数Ｘを示す情報とｍビット幅の定数Ａの値
を入力し記憶装置に格納する入力ステップと、記憶装置内の前記定数Ａの値を参照し、請求項６におけ
る（２）から（４）の処理と、請求項１０または１２に
おける（２）から（３）の処理とを、前記定数Ａの値に
応じて選択的に実行することを特徴とする論理回路の自
動設計方法。
【請求項１８】ｎビット幅の数Ｘとｍビット幅の定数
Ａとを入力としてその積Ｐを複数ビット幅の信号として
出力する乗算器Ｍを示す情報を生成する論理回路の自動
設計方法であって、ｎビット幅の数Ｘを示す情報とｍビット幅の定数Ａの値
を入力し記憶装置に格納し、記憶装置内の前記定数Ａの値を参照し、前記定数Aにお
ける値が１であるビットの数L１１が３以上の場合に、
請求項６における（２）から（４）の処理を選択する一
方、３よりも小さい場合に、請求項１０または１２にお
ける（２）から（３）の処理を選択することを特徴とす
る論理回路の自動設計方法。
【請求項１９】ｎビット幅の数Ｘとｍビット幅の定数
Ａとを入力としてその積Ｐを複数ビット幅の信号として
出力する乗算器Ｍを示す情報を生成する論理回路の自動
設計方法であって、ｎビット幅の数Ｘを示す情報とｍビット幅の定数Ａの値
を入力し記憶装置に格納し、記憶装置内の前記定数Ａの値を参照し、前記定数Ａにお
ける値が１であるビットの数Ｌ１１が３以上の場合に、
請求項６における（２）から（４）の処理を選択する一
方、３よりも小さい場合に、請求項１０または１２にお
ける（２）から（３）の処理を選択することを特徴とす
る論理回路の自動設計方法。
【請求項２０】ｎビット幅の数Ｘとｍビット幅の定数
Ａとを入力としてその積Ｐを複数ビット幅の信号として
出力する乗算器Ｍを示す情報を生成する論理回路の自動
設計方法であって、ｎビット幅の数Ｘを示す情報とｍビット幅の定数Ａの値
を入力し記憶装置に格納し、記憶装置内の前記定数Ａの値を参照し、Ａのビット数ｍが３より大きい場合に請求項６における
（２）から（４）の処理と、請求項１０または１２にお
ける（２）から（３）の処理とを、前記定数Ａの値に応
じて選択的に実行することを特徴とする論理回路の自動
設計方法。
【請求項２１】ｎビットの数Ｘとｍビットの定数Ａと
を入力としてその積Ｐを出力する乗算器Ｍを生成する論
理回路の自動設計方法であって、本自動設計方法は、（１）ｎビット幅の数Ｘとｍビット幅の定数Ａとを入力
して記憶装置に格納し、（２）前記定数Ａの１の補数Ａ０と前記Ｘとの積Ｐ０を
出力する回路を示す情報を生成して記憶装置に格納し、（３）前記Ｘを入力として前記Ｘの２の補数と、前記Ｘ
と２ ^m との積Ｘ・２ ^m との和Ｑ４を出力する回路を示す情
報を生成して記憶装置に格納し、（４）前記Ｐ０と前記Ｑ４を入力として前記Ｐ０の２の
補数Ｑ０と前記Ｑ４との和を出力する回路を示す情報を
生成して記憶装置に格納する処理とを有しており、本請求項における（２）から（４）の処理と、請求項６
における（２）から（４）の処理と、請求項１０または
１２における（２）から（３）の処理とを記憶装置内の
前記定数Ａの値に応じて選択的に実行することを特徴と
する論理回路の自動設計方法。
【請求項２２】ｎビットの数Ｘとｍビットの定数Ａと
を入力としてその積Ｐを出力する乗算器Ｍを生成する論
理回路の自動設計方法であって、前記自動設計方法は、（１）ｎビット幅の数Ｘとｍビット幅の定数Ａとを入力
して記憶装置に格納し、（２）前記定数Ａと前記Ｘとを入力として前記定数Ａの
１の補数Ａ０と前記Ｘとの積Ｐ０を出力する回路を示す
情報を生成して記憶装置に格納し、（３）前記Ｘを入力として前記Ｘの２の補数と、前記Ｘ
と２ ^m との積Ｘ・２ ^m との和Ｑ４を出力する回路を示す情
報を生成して記憶装置に格納し、（４）前記Ｐ０と前記Ｑ４を入力として前記Ｐ０の２の
補数Ｑ０と前記Ｑ４との和を出力する回路を示す情報を
生成して記憶装置に格納する処理とを有しており、前記定数Ａにおける値が１であるビットの数Ｌ１１が３
よりも大きい場合には、さらに、前記数Ｌ１１が、前記
定数Ａにおける値が０であるビットの数Ｌ００よりも大
きいければ、本請求項における（２）から（４）までの
処理を選択し、小さければ、請求項６における（２）か
ら（４）までの処理を選択する一方、前記数Ｌ１１が２
よりも小さい場合には、請求項１０または１２における
（２）および（３）の処理を選択することを特徴とする
論理回路の自動設計方法。
【請求項２３】ｎビット幅の数Ｘとｍビット幅の定数
Ａとを入力としてその積Ｐを複数ビット幅の信号として
出力する乗算器Ｍを示す情報を生成する論理回路の自動
設計方法であって、前記自動設計方法は、（１）ｎビット幅の数Ｘとｍビット幅の定数Ａとを入力
して記憶装置に格納し、（２）前記定数Ａと前記Ｘとを入力として前記定数Ａの
１の補数Ａ０と前記Ｘとの積Ｐ０を出力する回路を示す
情報を生成して記憶装置に格納し、（３）前記Ｘを入力として前記Ｘの２の補数と、前記Ｘ
と２ ^m との積Ｘ・２ ^m との和Ｑ４を出力する回路を示す情
報を生成して記憶装置に格納し、（４）前記Ｐ０と前記Ｑ４を入力として前記Ｐ０の２の
補数Ｑ０と前記Ｑ４との和を出力する回路を示す情報を
生成して記憶装置に格納する処理とを有しており、前記定数Ａのビット数ｍが３よりも大きい場合には、さ
らに、前記定数Ａにおける値が１であるビットの数Ｌ１
１が、前記定数Ａにおける値が０であるビットの数Ｌ０
０よりも大きいければ、本請求項における（２）ないし
（４）の処理を選択し、前記定数Ａにおける値が１であるビットの数Ｌ１１が、
前記定数Ａにおける値が０であるビットの数Ｌ００より
も小さければ請求項６における（２）から（４）の処理
を選択する一方、前記数ｍが２以下の場合には、請求項
１０または１２における（２）および（３）の処理を選
択することを特徴とする論理回路の自動設計方法。
【請求項２４】請求項２１における処理によって生成
された乗算器Ｍ１およびＭ２に対して、それぞれ前記処
理を再帰的に繰り返し実行することにより前記乗算器Ｍ
を生成することを特徴とする論理回路の自動設計方法。
【請求項２５】前記整数Ｋが、Ｋとｍ−Ｋとの差ｍ−
２Ｋの絶対値が最小となる整数であることを特徴とする
請求項１７ないし請求項２４記載の論理回路の自動設計
方法。
【請求項２６】前記定数Ａ１における値が１であるビ
ットの数Ｌ１と、前記定数Ａ２における値が１であるビ
ットの数Ｌ２とに基づいて、前記整数Ｋの値を決定する
ことを特徴とする請求項１７ないし請求項２４記載の論
理回路の自動設計方法。
【請求項２７】前記定数Ａ１における値が１であるビ
ットの数Ｌ１と、前記定数Ａ２における値が１であるビ
ットの数Ｌ２との差Ｌ１−Ｌ２の絶対値が最小となるよ
うに、前記整数Ｋの値を決定することを特徴とする請求
項１７ないし請求項２４記載の論理回路の自動設計方
法。
【請求項２８】ｎビットの数を表す信号Ｘとｍビット
の定数を表す信号Ａとの積を表す信号Ｐを求める乗算器
を生成する論理回路の自動設計装置であって、前記信号Ｘと信号Ａと信号Ｐを示す情報を入力する入力
手段と、０＜Ｋ＜ｍなる整数Ｋについて、前記信号Ａの下位Ｋビ
ットからなる信号Ａ１と前記信号Ｘとの積を表す信号Ｐ
１を求める乗算器Ｍ１、および前記信号Ａの上位ｍ−Ｋ
ビットからなる信号Ａ２と前記信号Ｘとの積を表す信号
Ｐ２を求める乗算器Ｍ２を示す情報を生成する乗算器生
成手段と、前記信号Ｐ１の上位ｎビットからなる信号Ｑ１と前記信
号Ｐ２を入力として、和Ｑ１＋Ｐ２を表す信号を前記信
号Ｐの上位ｎ＋ｍ−Ｋビットとして出力し、前記信号Ｐ
１の下位Ｋビットからなる信号を前記信号Ｐの下位Ｋビ
ットとして出力する回路を示す情報を生成する演算回路
生成手段と、前記乗算器生成手段及び前記演算回路生成手段で生成さ
れた乗算器Ｍ１、Ｍ２及び回路を示す情報を出力する出
力手段とを有することを特徴とする論理回路の自動設計
装置。
【請求項２９】前記信号Ａ１における値が１であるビ
ットの数Ｌ１と、前記信号Ａ２における値が１であるビ
ットの数Ｌ２とに基づいて、前記整数Ｋの値を決定する
決定手段を有することを特徴とする請求項２８記載の論
理回路の自動設計装置。
【請求項３０】前記決定手段は、前記数Ｌ１とＬ２と
の差Ｌ１−Ｌ２の絶対値が最小となるように、整数Ｋの
値を決定することを特徴とする請求項２９記載の論理回
路の自動設計装置。
【請求項３１】ｎビットの数を表す信号Ｘとｍビット
の定数を表す信号Ａとの積を表す信号Ｐを求める乗算器
を生成する論理回路の自動設計装置であって、前記信号Ｘと信号Ａと信号Ｐを示す情報を入力する入力
手段と、前記信号Ａの最上位ビットの値が１であるかどうかを判
定する判定手段と、前記信号Ａの下位ｍ−１ビットからなる信号Ａ３と前記
信号Ｘとの積を表す信号Ｐ３を求める乗算器Ｍ３を示す
情報を生成する乗算器生成手段と、前記判定手段の判定結果において、前記最上位ビットの
値が１であるならば、前記信号Ｐ３を前記信号Ｐの下位
ｍ−１ビットとして出力するとともに、前記信号Ｐ３の
上位ｎビットからなる信号Ｑ２と前記信号Ｘを入力とし
て、前記信号Ｑ２と前記信号Ｘの和を表す信号を前記信
号Ｐの上位ｎ＋１ビットとして出力する回路を示す情報
を生成する演算回路生成手段と、前記最上位ビットの値が０であるならば、前記信号Ｐ３
を前記信号Ｐの上位ｎ＋ｍ−１ビットとし、値０の信号
を前記信号Ｐの下位１ビットとして出力する回路を示す
情報を生成する回路生成手段と、前記乗算器生成手段及び前記演算回路生成手段で生成さ
れた乗算器Ｍ３及び回路を示す情報を出力する出力手段
とを有することを特徴とする論理回路の自動設計装置。
【請求項３２】ｎビットの数を表す信号Ｘとｍビット
の定数を表す信号Ａとの積を表す信号Ｐを求める乗算器
を生成する論理回路の自動設計装置であって、前記信号Ｘと信号Ａと信号Ｐを示す情報を入力する入力
手段と、前記信号Ａの最下位ビットの値が１であるかどうかを判
定する判定手段と、前記信号Ａの上位ｍ−１ビットからなる信号Ａ４と前記
信号Ｘとの積を表す信号Ｐ４を求める乗算器Ｍ４を示す
情報を生成する乗算器生成手段と、前記判定手段の判定結果において、前記最下位ビットの
値が１であるならば、前記信号Ｐ４を前記信号Ｐの上位
ｍ−１ビットとして出力するとともに、前記信号Ｐ４の
下位ｎビットからなる信号Ｑ２と前記信号Ｘを入力とし
て、前記信号Ｑ２と前記信号Ｘの和を表す信号を前記信
号Ｐの下位ｎ＋１ビットとして出力する回路を示す情報
を生成する演算回路生成手段と、前記最下位ビットの値が０であるならば、前記信号Ｐ４
を前記信号Ｐの上位ｎ＋ｍ−１ビットとし、値０の信号
を前記信号Ｐの下位１ビットとして出力する回路を示す
情報を生成する回路生成手段と、前記乗算器生成手段及び前記演算回路生成手段で生成さ
れた乗算器Ｍ４及び回路を示す情報を出力する出力手段
とを有することを特徴とする論理回路の自動設計装置。
【請求項３３】ｎビットの数を表す信号Ｘとｍビット
の定数を表す信号Ａとの積を表す信号Ｐを求める乗算器
を生成する論理回路の自動設計装置であって、前記信号Ｘと信号Ａと信号Ｐを示す情報を入力する入力
手段と、０＜Ｋ＜ｍなる整数Ｋについて、前記信号Ａの最下位ビ
ットから数えてＫビット目の値を判定する判定手段と、前記信号Ａの下位Ｋ−１ビットからなる信号Ａ５と前記
信号Ｘとの積を表す信号Ｐ５を求める乗算器Ｍ５、およ
び前記信号Ａの上位ｍ−Ｋビットからなる信号Ａ６と前
記信号Ｘとの積を表す信号Ｐ６を求める乗算器Ｍ６を示
す情報を生成する乗算器生成手段と、前記判定手段の判定結果において、前記Ｋビット目の値
が１ならば、前記信号Ｘと前記信号Ｐ５と前記信号Ｐ６
を入力として前記信号Ｘと２ ^K-1 との積Ｘ・２ ^K-1 と、前
記信号Ｐ６と２ ^K との積Ｐ６・２ ^K と、前記信号Ｐ５との
和を前記信号Ｐとして出力する回路を示す情報を生成す
る第１の演算回路生成手段と、前記Ｋビット目の値が０ならば、前記信号Ｐ５と前記信
号Ｐ６を入力として前記信号Ｐ６と２ ^K との積Ｐ６・２ ^K
と前記信号Ｐ５との和を前記信号Ｐとして出力する回路
を示す情報を生成する第２の演算回路生成手段と、前記乗算器生成手段及び前記演算回路生成手段で生成さ
れた乗算器Ｍ５、Ｍ６及び回路を示す情報を出力する出
力手段とを有することを特徴とする論理回路の自動設計
装置。
【請求項３４】ｎビットの数を表す信号Ｘとｍビット
の定数を表す信号Ａとの積を表す信号Ｐを求める乗算器
を生成する論理回路の自動設計装置であって、前記信号Ｘと信号Ａと信号Ｐを示す情報を入力する入力
手段と、前記信号Ａにおける値が１であるビットの桁Ｋ（０≦Ｋ
≦ｍ−１）について、前記信号Ａの最下位ビットから数
えてＫビット目の値を０に設定した信号Ａ７を示す情報
を生成する信号生成手段と、前記信号Ａ７と前記信号Ｘとの積を表す信号Ｐ７を求め
る乗算器Ｍ７を示す情報を生成する乗算器生成手段と、前記信号Ｐ７と前記信号Ｘを入力として前記信号Ｘと２
^K との積Ｘ・２ ^K と、前記信号Ｐ７との和を表す信号をＰ
として出力する回路を示す情報を生成する演算回路生成
手段と、前記乗算器生成手段及び前記演算回路生成手段で生成さ
れた乗算器Ｍ７及び回路を示す情報を出力する出力手段
とを有することを特徴とする論理回路の自動設計装置。
【請求項３５】ｎビットの数を表す信号Ｘとｍビット
の定数を表す信号Ａとの積を表す信号Ｐを求める乗算器
を生成する論理回路の自動設計装置であって、前記信号Ｘと信号Ａと信号Ｐを示す情報を入力する入力
手段と、前記定数信号Ａにおける値が１であるビットの数が、０
＜Ｋ＜ｍなる所定の整数Ｋより大きいかどうかを判定す
る判定手段と、判定手段の判定結果に応じて、前記定数信号Ａの論理否
定信号Ａ０を求める論理否定手段と、前記Ａ０と前記Ｘとを入力としてその積を表す信号Ｐ０
を求める乗算器Ｍ０を示す信号を生成する乗算器生成手
段と、前記Ｘと前記乗算器Ｍ０の出力信号Ｐ０を入力として前
記Ｘと２ ^m-1 −１との積Ｘ・（２ ^m-1 −１）と、前記Ｐ０
との差Ｘ・（２ ^m-1 −１）−Ｐ０の値を表す信号を前記
信号Ｐとして出力する回路を示す情報を生成する演算回
路生成手段と、前記乗算器生成手段および前記演算回路
生成手段で生成された乗算器Ｍ０および回路を示す情報
を出力する出力手段とを有し、前記演算回路生成手段は、前記Ｘを入力として前記Ｘと２ ^m との積Ｘ・２ ^m と、前記
Ｘとの差Ｘ・２ ^m −Ｘの値を表す信号Ｑ４を出力する回
路を示す情報を生成する回路生成手段と、乗算器Ｍ０の出力信号Ｐ０と前記信号Ｑ４とを入力とし
て前記Ｑ４と前記Ｐ０との差Ｑ４−Ｐ０の値を表す信号
を前記信号Ｐとして出力する回路を示す情報を生成する
減算回路生成手段とを有することを特徴とする論理回路
の自動設計装置。
【請求項３６】ｎビットの数を表す信号Ｘとｍビット
の定数を表す信号Ａとの積を表す信号Ｐを求める乗算器
を生成する論理回路の自動設計装置であって、前記信号Ｘと信号Ａと信号Ｐを示す情報を入力する入力
手段と、前記定数信号Ａにおける値が１であるビットの数が、０
＜Ｋ＜ｍなる所定の整数Ｋより大きいかどうかを判定す
る判定手段と、判定手段の判定結果に応じて、前記定数信号Ａの論理否
定信号Ａ０を求める論理否定手段と、前記Ａ０と前記Ｘとを入力としてその積を表す信号Ｐ０
を求める乗算器Ｍ０を示す信号を生成する乗算器生成手
段と、前記Ｘと前記乗算器Ｍ０の出力信号Ｐ０を入力として前
記Ｘと２ ^m −１との積Ｘ・（２ ^m −１）と、前記Ｐ０との
差Ｘ・（２ ^m −１）−Ｐ０の値を表す信号を前記信号Ｐ
として出力する回路を示す情報を生成する演算回路生成
手段と、前記乗算器生成手段および前記演算回路生成手段で生成
された乗算器Ｍ０および回路を示す情報を出力する出力
手段とを有しており、前記演算回路生成手段は、乗算器Ｍ０の出力信号Ｐ０を入力として前記信号Ｐ０の
論理否定信号Ｑ０を出力する回路を示す情報を生成する
論理否定回路生成手段と、前記Ｘを入力として前記Ｘと２ ^m −１との積Ｘ・（２ ^m −
１）と、値１との和Ｘ・２ ^m −Ｘ＋１を表す信号Ｑ５を
出力する回路を示す情報を生成する回路生成手段と、前記信号Ｑ０と前記信号Ｑ５とを入力として前記Ｑ０と
前記Ｑ５との和Ｑ０＋Ｑ５の値を表す信号を前記信号Ｐ
として出力する加算回路を示す情報を生成する加算回路
生成手段とを有することを特徴とする論理回路の自動設
計装置。
【請求項３７】さらに、前記整数Ｋの値を、（ｍ＋
２）／２以上の最小整数となるように決定する決定手段
を有することを特徴とする請求項３５又は３６に記載の
論理回路の自動設計装置。
【請求項３８】ｎビットの数を表す信号Ｘとｍビット
の定数を表す信号Ａとの積を表す信号Ｐを求める乗算器
を生成する論理回路の自動設計装置であって、前記信号Ｘと信号Ａと信号Ｐを示す情報を入力する入力
手段と、前記定数信号Ａにおける値が１であるビットの数が、０
＜Ｋ＜ｍなる所定の整数Ｋより大きいかどうかを判定す
る第１の判定手段と、前記信号Ａの最上位ビットの値が１であるかどうかを判
定する第２の判定手段と、第１の判定手段の判定結果に応じて、前記定数信号Ａの
論理否定信号Ａ０を求める論理否定手段と、前記Ａ０と前記Ｘとを入力としてその積を表す信号Ｐ０
を求める乗算器Ｍ０を示す信号を生成する第１の乗算器
生成手段と、前記Ｘと前記乗算器Ｍ０の出力信号Ｐ０を入力として前
記Ｘと２ ^m −１との積Ｘ・（２ ^m −１）と、前記Ｐ０との
差Ｘ・（２ ^m −１）−Ｐ０の値を表す信号を前記信号Ｐ
として出力する回路を示す情報を生成する第１の演算回
路生成手段と、０＜Ｋ＜ｍなる整数Ｋについて、前記信
号Ａの下位Ｋビットからなる信号Ａ１と前記信号Ｘとの
積を表す信号Ｐ１を求める乗算器Ｍ１、および前記信号
Ａの上位ｍ−Ｋビットからなる信号Ａ２と前記信号Ｘと
の積を表す信号Ｐ２を求める乗算器Ｍ２を示す情報を生
成する第２の乗算器生成手段と、前記信号Ｐ１の上位ｎビットからなる信号Ｑ１と前記信
号Ｐ２を入力として、和Ｑ１＋Ｐ２を表す信号を前記信
号Ｐの上位ｎ＋ｍ−Ｋビットとして出力し、前記信号Ｐ
１の下位Ｋビットからなる信号を前記信号Ｐの下位Ｋビ
ットとして出力する回路を示す情報を生成する第２の演
算回路生成手段と、前記信号Ａの下位ｍ−１ビットからなる信号Ａ３と前記
信号Ｘとの積を表す信号Ｐ３を求める乗算器Ｍ３を示す
情報を生成する第３の乗算器生成手段と、前記第２の判定手段の判定結果において、前記最上位ビ
ットの値が１であるならば、前記信号Ｐ３を前記信号Ｐ
の下位ｍ−１ビットとして出力するとともに、前記信号
Ｐ３の上位ｎビットからなる信号Ｑ１と前記信号Ｘを入
力として、前記信号Ｑ１と前記信号Ｘの和を表す信号を
前記信号Ｐの上位ｎ＋１ビットとして出力する回路を示
す情報を生成する第３の演算回路生成手段と、前記最上位ビットの値が０であるならば、前記信号Ｐ３
を前記信号Ｐの下位ｎ＋ｍ−１ビットとし、値０の信号
を前記信号Ｐの上位１ビットとして出力する回路を示す
情報を生成する回路生成手段と、前記乗算器生成手段および前記演算回路生成手段で生成
された乗算器Ｍ０、Ｍ１、Ｍ２、Ｍ３、および回路を示
す情報を出力する出力手段とを有することを特徴とする
論理回路の自動設計装置。