JPH113210A - ３入力比較器、並びにこれを用いた飽和演算装置およびその演算方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来は、飽和加算結果が得られるまでに「加
算→比較→選択」という３つの段階を経る必要があり、
高速演算に適さなかった。 【解決手段】 飽和加算装置において、２つの入力Ａ，
Ｂを加算器１１で加算する処理と、２入力Ａ，Ｂの加算
結果が所定の基準値Ｒｅｆで定められる範囲を逸脱して
いるか否かを３入力比較器１２で判定する処理とを並行
して行い、この判定結果（比較結果）に基づいて加算結
果（和）Ｓｕｍと所定の飽和値Ｓａｔのいずれか一方を
セレクタ１３で選択して出力することで、「加算／比較
→選択」の２つの段階で飽和演算を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おけるデジタル演算装置、特に飽和演算装置に関する。

【０００２】ここで言う飽和演算装置とは、ある演算を
行った結果値が、ある与えられた基準値（reference va
lue ：以降、単にＲｅｆと略す）で定められる範囲内の
場合には演算結果値を出力し、当該範囲を越えた場合に
は与えられた飽和値（saturation value：以降、単にＳ
ａｔと略す）を出力する演算装置である。この飽和演算
装置としては、飽和加算装置、飽和減算装置、飽和乗算
装置などがある。

【０００３】

【従来の技術】飽和演算装置の一種である例えば飽和加
算装置は、加算結果が正の最大値を越えた場合には出力
を正の最大値に補正し、負の最大値を越えた場合は出力
を負の最大値に補正するものである。この一般的な飽和
加算装置において、越えたか否かの基準となる値は、正
の最大値・負の最大値に固定されており、任意の値を基
準値にすることは出来ない。

【０００４】ところで、飽和加算装置と言う場合、それ
は加算のオーバーフローによる飽和演算を指す。加算の
オーバーフローとは、加算の結果値がその加算装置の出
力のビット数で表現できる範囲を超えた場合に起こり、
オーバーフロー・フラグとして表現される。すなわち、
オーバーフローが起こったならば“１”、そうでないな
らば“０”というフラグ状態となる。

【０００５】入出力する数値が符号無しの２進数の場合
には、加算装置の桁上げ出力（キャリーアウト）がオー
バーフローも意味している。しかし、入出力する数値が
２の補数表現による符号有り２進数の場合には、桁上げ
出力はオーバーフローを意味しない。例えば、入力が４
ビット、出力が４ビットの加算を例に採る。 0111 + 0001 = 桁上げ出力0 , 数値1000 のとき、符号無しの場合は７＋１を意味し、結果は＋８
を意味している。結果は正しく、桁上げ出力は０であ
り、オーバーフローでない。一方、符号有りの場合は７
＋１を意味し、結果は−８を意味している。結果は誤り
で、桁上げ出力は０であるが、オーバーフローである。

【０００６】また、 1001 + 1111 = 桁上げ出力1 , 数値1000 のとき、符号無しの場合は９＋１５を意味し、結果は８
である。結果は誤りで、桁上げ出力が１であり、オーバ
ーフローである。符号有りの場合は−７＋（−１）を意
味し、結果は−８を意味している。結果は正しく、桁上
げ出力は１であるが、オーバーフローではない。

【０００７】以上のように、入出力する数値が符号無し
か、符号付きかによって、オーバーフローの検出の仕方
は異なる。符号付きの場合、普通の加算器の内部に簡単
な回路を付加することによって、オーバーフロー・フラ
グを作ることが出来る。桁上げ出力とオーバーフロー・
フラグは加算の終了とともに出力される。結局、符号無
し／符号付きのいずれの場合であっても、オーバーフロ
ーか否かは、加算結果と同時に判明する。

【０００８】飽和加算装置の出力がｎビットのとき、加
算結果値が符号無しの場合に２ⁿ 以上、符号有りの場合
に２^n-1 以上、又は−（２^n-1 ＋１) 以下でオーバーフ
ローが起こる。飽和加算装置での飽和加算は、このオー
バーフローに基づいて行われる。例えば、（0111＋000
1）の演算のとき、符号無しの場合はオーバーフローで
はないので、加算結果1000 (8)を出力する。符号有りの
場合はオーバーフローなので、飽和値0111 (7)を出力す
る。また、（1001＋1111）の演算のとき、符号無しの場
合はオーバーフローなので、飽和値1111 (15) を出力す
る。符号有りの場合はオーバーフローではないので、加
算結果 1000 (-8)を出力する。

【０００９】通常はオーバーフローが起こる境界の値、
即ち正の最大値か、負の最大値を飽和値とする。しかし
ながら、従来の飽和加算装置においては、正の最大値あ
るいは負の最大値以外の数値を基準値として、これを越
えた場合を判定することは原理的に不可能である。なぜ
なら、加算結果が最大値でない基準値を逸脱したとして
も、オーバーフローが起こらないからである。

【００１０】ところで、コンピュータによって、ディス
プレイ上の任意の矩形領域内の描画を行う場合、任意基
準値・任意飽和値の飽和演算が頻繁に行われる。例え
ば、ある図形をディスプレイ上の矩形領域内に描画する
とき、その領域をはみ出す部分は描画しないように処理
する必要がある。このときの描画座標の計算過程におい
ては、常に、Ｘ，Ｙ座標が領域内であるか否かの判定
と、領域を越えた場合には境界値に補正する演算処理、
即ち飽和演算が行われている。矩形領域が画面上のどこ
にあっても、このような境界値への補正を行うために
は、基準値・飽和値をそれぞれ任意に指定可能な飽和加
算装置が必要である。

【００１１】従来、この基準値・飽和値をそれぞれ任意
に指定可能な飽和加算を実現する飽和加算装置として、
図１５に示すように、加算入力Ａと加算入力Ｂとを加算
器１０１で加算してその加算結果（和）Ｓを得た後、比
較器１０２によってその加算結果Ｓを基準値Ｒｅｆと比
較し、その比較結果に基づき、セレクタ１０３によって
加算結果Ｓもしくは飽和値Ｓａｔのどちらか一方を選択
して出力する構成のものが知られている。

【００１２】

【発明が解決しようとする課題】しかしながら、上述し
た従来の飽和加算装置では、飽和加算結果が得られるま
でに「加算→比較→選択」という３つの段階を経る必要
がある。ここで、入力数値のビット幅がｎビットのと
き、高速な加算器、高速な比較器の遅延時間はそれぞれ
log ｎに比例し、セレクタ１０３の遅延時間はビット幅
ｎに依らず定数Ｃｓであると仮定すると、従来の飽和加
算装置の総遅延時間は、（Ｋａ・２・log ｎ＋Ｃｓ；Ｋ
ａは比例定数）と見積もることが出来る。すなわち、従
来技術では、加算処理後に比較処理を行うため、遅延時
間が増加し、高速演算に適さないという問題点がある。

【００１３】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、飽和加算、飽和減算
あるいは飽和乗算の演算処理において、高速演算の実現
を可能とする３入力比較器を提供することにある。

【００１４】本発明はさらに、基準値・飽和値を任意に
指定可能で、かつ高速演算に適した飽和演算装置および
その演算方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明による３入力比較
器は、ｎビット幅の３つの２進数（Ａ，Ｂ，Ｒｅｆ）を
入力とし、その総和をｎビット幅の２つの２進数（Ｃ
ｏ，Ｓ）に変換して出力する３：２コンプレッサ段と、
この３：２コンプレッサ段から出力される２つの２進数
（Ｃｏ，Ｓ）に基づいて３つの２進数（Ａ，Ｂ，Ｒｅ
ｆ）の総和の値が非負であるか否かを判定する非負判定
段とを備えた構成となっている。

【００１６】上記構成の３入力比較器では、“（Ａ＋
Ｂ）≧Ｒｅｆ”，“（Ａ＋Ｂ）＜Ｒｅｆ”，“（Ａ＋
Ｂ）＞Ｒｅｆ”，“（Ａ＋Ｂ）≦Ｒｅｆ”の４つの不等
式の評価を行う。例えば、“（Ａ＋Ｂ）≧Ｒｅｆ”の評
価が“（Ａ＋Ｂ）−Ｒｅｆ≧０”と等価であることに着
目し、先ず、３：２コンプレッサ段で左辺（Ａ＋Ｂ）−
Ｒｅｆの値を２つの２進数に変換し、次いでこの２つの
２進数に基づいて非負判定段で不等式の真偽を決定す
る。

【００１７】本発明による飽和演算装置は、２つの入力
の加算又は減算を行う演算器（加算器／減算器）を有す
る飽和演算装置、もしくは桁上げ伝搬保存又は冗長２進
数の演算部と、この演算部から出力される２つの２進数
の加算又は減算を行う最終段演算器とからなり、２つの
入力の乗算、あるいは３以上の入力を持つ複合演算を行
う演算手段を有する飽和演算装置であって、演算器又は
最終段演算器に対して並列に設けられ、この演算器又は
最終段演算器の演算結果が所定の基準値で定められる範
囲を逸脱しているか否かを判定する３入力比較器と、こ
の３入力比較器の判定結果に基づいて演算器又は最終段
演算器の演算結果と所定の飽和値のいずれか一方を選択
して出力するセレクタとを備えた構成となっている。

【００１８】上記構成の飽和演算（加算／減算／乗算）
装置において、３入力比較器は、演算器又は最終段演算
器による演算処理と並行して２つの入力の演算結果が所
定の基準値で定められる範囲を逸脱しているか否かの判
定を行う。そして、セレクタは、２つの入力の演算結果
が所定の基準値で定められる範囲内であれば演算器又は
最終段演算器の演算結果を選択し、当該範囲を逸脱して
いれば所定の飽和値を選択する。すなわち、演算処理と
比較処理とを並行して行うことで、「演算／比較→選
択」の２つの段階で飽和演算が行われる。

【００１９】本発明による飽和演算方法は、２つの入力
の加算又は減算を行い、その演算結果が所定の基準値で
定められる範囲を逸脱しているとき、その演算結果を所
定の飽和値と置換して出力する飽和演算方法であって、
２つの入力の演算処理と、２つの入力の演算結果が所定
の基準値で定められる範囲を逸脱しているか否かの判定
処理とを並行して実行し、この判定処理の判定結果に基
づいて演算処理の演算結果と所定の飽和値のいずれか一
方を選択して出力する。

【００２０】飽和演算処理において、２つの入力の演算
結果が所定の基準値で定められる範囲を逸脱しているか
否かの判定を演算処理と並行して行い、当該範囲内であ
れば演算結果を選択し、当該範囲を逸脱していれば所定
の飽和値を選択することで、「演算／比較→選択」の２
つの段階で飽和演算が行われる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。

【００２２】図１は、本発明の第１実施形態を示すブロ
ック図であり、基準値Ｒｅｆが１つの場合、即ち上限／
下限値のいずれかを指定可能な飽和加算装置に適用した
場合を示している。

【００２３】第１実施形態に係る飽和加算装置は、ｎビ
ットの２つの入力Ａ，Ｂの加算を行う加算器１１と、こ
の加算器１１に対して並列に設けられ、２つの入力Ａ，
Ｂの加算結果がｎビットの基準値Ｒｅｆで定められる範
囲を逸脱しているか否かを判定する３入力比較器１２
と、この３入力比較器１２の１ビットの比較結果に基づ
いて加算器１１の加算結果とｎビットの飽和値Ｓａｔの
いずれか一方を選択して出力するセレクタ１３とから構
成されている。

【００２４】上記構成の第１実施形態に係る飽和加算装
置において、基準値Ｒｅｆおよび飽和値Ｓａｔは、外部
にて任意に設定可能である。ここで、入力数値のビット
幅がｎビットの場合、加算器１１および３入力比較器１
２の遅延時間はどちらもlogｎに比例し、両者の遅延時
間はほぼ同等である。

【００２５】したがって、加算器１１に対して３入力比
較器１２を並列に配置し、加算と比較を並列処理するこ
とにより、セレクタ１３の遅延時間はビット幅ｎに依ら
ず定数Ｃｓと仮定すると、本実施形態に係る飽和加算装
置の総遅延時間は、（Ｋｂ・log ｎ＋Ｃｓ；Ｋｂは比例
定数）となり、従来の飽和加算装置の総遅延時間（Ｋａ
・２・log ｎ＋Ｃｓ；Ｋａは比例定数）と比べ約２倍高
速となり、高速動作が可能となる。但し、比例定数Ｋａ
と比例定数Ｋｂはほぼ同じで、定数Ｃｓは加算器１１の
遅延時間に比べて十分小さいものと仮定する。

【００２６】ここで、３入力比較器１１の原理について
説明する。今、２つの入力Ａ，Ｂの加算結果Ｓｕｍ（＝
Ａ＋Ｂ）と基準値Ｒｅｆの不等式 Ｓｕｍ≧Ｒｅｆ …（１） の判定を考える。この不等式（１）を次式のように変形
する。 Ａ＋Ｂ≧Ｒｅｆ Ａ＋Ｂ＋（−Ｒｅｆ）≧０ …（２）

【００２７】（２）式から明らかなように、（１）式の
不等式の評価というものは、３変数（Ａ，Ｂ，−Ｒｅ
ｆ）の加算結果が非負か否かの評価に等しい。すなわ
ち、加算結果Ｓｕｍ（＝Ａ＋Ｂ）と基準値Ｒｅｆの比較
を行うことは、３変数の加算結果の符号を調べることと
等しい。３変数の加算は、３：２（３入力２出力）コン
プレッサを用いることによって、ビット幅ｎに依存せず
定数段（通常、ＥＸ‐ＯＲゲート２段）で、２変数の加
算に置き換えることが出来る。

【００２８】２変数の加算は、一般に用いられている加
算器を用いる。但し、ここで必要なのは計算結果が非負
か否かを知ることであり、符号ビット（和の最上位ビッ
トＭＳＢ）を求めることである。全ての和を求める必要
はないので、符号ビットの生成に関わらない論理ゲート
を除去し、単純化された加算器を用いる。回路の単純さ
から、通常の加算器よりも若干高速となる。このため、
３：２コンプレッサ段で生じる遅延を相殺することが可
能となる。

【００２９】この非負か否かを判定する加算器が、Ｓｕ
ｍ（＝Ａ＋Ｂ）を求める加算器と同等な速度を持つもの
ならば、不等式（２）の評価結果と加算結果Ｓｕｍを同
時に得ることが出来る。すなわち、基準値を越えたか否
かの判定（不等式（２）の評価）と加算を並列に行うこ
とが出来る。この後、一般的なセレクタを用いることに
よって、不等式（２）の評価に基づき加算結果あるいは
飽和値のいずれかを出力する。このようにすることによ
って、任意基準値・任意飽和値を指定可能な高速飽和加
算装置を実現出来ることになる。

【００３０】本実施形態に係る飽和加算装置は、先述し
たように、基準値Ｒｅｆを越えたか否かの判定処理（不
等式（２）の評価）と加算処理を並行して行うことによ
り、従来の飽和加算装置よりも高速に飽和演算を行うこ
とを特徴とするものである。そして、その主たる構成要
素は、図１から明らかなように、２入力Ａ，Ｂを加算す
る加算器１１と、（２）式を評価する３入力比較器１２
と、セレクタ１３である。加算器１１およびセレクタ１
３としては、従来より用いられている一般的なものを用
いて良い。

【００３１】本発明の独自な点であり、高速飽和演算装
置を実現する技術の核心は、（２）式を評価するための
３入力比較器１２にある。この３入力比較器１２は、後
述するように、基本的に、「３：２コンプレッサ段」と
「非負判定段」の２つの構成要素からなる。

【００３２】ところで、上述した３入力比較器１２の原
理説明では、 Ａ＋Ｂ≧Ｒｅｆ という不等式の評価を行うとした。しかしこれを実現す
る論理回路は、後述するように、その回路の一部を若干
変更することによって、 Ａ＋Ｂ＞Ｒｅｆ という不等式の評価を行う３入力比較器に作り替えるこ
とが出来る。また、この不等式について、符号付き／符
号無し２進数、双方における３入力比較器も簡単に作る
ことが出来る。

【００３３】ここでは、話を簡単にするため、２の補数
表示を用いた符号付き２進数における、Ａ＋Ｂ≧Ｒｅｆ
の不等式評価を行う３入力比較器の構成について説明す
るものとする。

【００３４】先ず、３：２コンプレッサ段について説明
する。３：２コンプレッサ段は、３変数の加算（Ａ＋Ｂ
＋Ｃ）を２つの２進数Ｄ，Ｅの加算（Ｄ＋２×Ｅ）
（“２×Ｅ”はビットシフトを意味し、実質的に加算で
ある）に置き換える機能を持つ。具体的には、入力され
た３つの２進数の各ビット位置における“１”の数を出
力するものである。

【００３５】例えば、

【００３６】上のように、入力Ａ，Ｂ，Ｃの各桁の
“１”の数が、Ｅ，Ｄの各桁のビットをペアとして２進
数で表現される。ＤとＥから（Ａ＋Ｂ＋Ｃ）の和を得る
には、Ｄに対してＥを１桁左にずらして加算を行う（即
ち、Ｄ＋２×Ｅ）。例えば、 D = P 0 1 0 1 0 E = 0 0 1 1 0 Q ここで空欄“Ｐ”に符号拡張するように符号を補い、ま
た空欄“Ｑ”に０を補って、 この結果は、（Ａ＋Ｂ＋Ｃ）＝１４＋６＋２＝２２に等
しい。

【００３７】このような３：２コンプレッサ処理を行う
演算器としては、キャリー・セーブ（Carry Save）方式
加算器が一般的に知られている。このキャリー・セーブ
方式加算器とは、１ビット全加算器を必要なビット幅分
並列に並べたものである。個々の全加算器は互いに接続
されておらず、全く独立している。

【００３８】１ビット全加算器の真理値表は、入力数値
Ａ，Ｂ、桁上げ入力Ｃｉ、桁上げ出力Ｃｏ、和Ｓｕｍと
したとき、表１のようになる。

【表１】

【００３９】この真理値表から、Ａ，Ｂ，Ｃｉにおける
“１”の数が、Ｃｏ，Ｓｕｍをペアとして２進数で表現
されていることが明らかである。全加算器の論理構成と
しては様々なものが知られているが、その遅延はＥＸ‐
ＯＲゲート２段程度である。このような全加算器を用い
ることによって、３つの変数の加算（Ａ＋Ｂ＋Ｃ）を２
つの変数の加算（Ｄ＋２×Ｅ）に置き換える、即ち３：
２コンプレッサ処理が出来る。

【００４０】３：２コンプレッサ段の遅延は１つの全加
算器の遅延に等しく、入力数値Ａ，Ｂ，Ｃのビット幅ｎ
に依存しない。なぜなら、入力数値のビット幅分ある全
加算器は相互に接続されておらず、各全加算器は全く独
立に動作するからである。したがって、３：２コンプレ
ッサ段の遅延は、常に定数（全加算器１個の遅延）であ
る。

【００４１】今、実現しようとしている演算は、（２）
式のＡ＋Ｂ＋（−Ｒｅｆ）≧０の評価である。ＡとＢは
そのままキャリー・セーブ方式加算器に加える。しか
し、基準値Ｒｅｆは２の補数を取って符号を反転する必
要がある。２の補数は全ビットを反転した後、１を加え
ることによって得られる。すなわち、反転Ｒｅｆを〜Ｒ
ｅｆで表すものとすると、−Ｒｅｆ＝〜Ｒｅｆ＋１とな
る。

【００４２】本発明のポイントの１つは、この基準値Ｒ
ｅｆの２の補数を求める過程を３：２コンプレッサ段の
前後で分けた点にある。通常の方法で２の補数を求めよ
うとすると、＋１を行う段階で桁上げ伝搬が発生し、lo
g ｎに比例した遅延時間が生じてしまう。

【００４３】そこで、本発明では、（〜Ｒｅｆ）を３：
２コンプレッサ段の前で行い、（＋１）を後の非負判定
段で行う方法をとる。つまり、基準値Ｒｅｆが入力され
るキャリー・セーブ方式加算器の入力端子にはＮＯＴゲ
ート（インバータ）を付加する。後述するように、非負
判定段で＋１を行うようにすると、遅延・ゲートが全く
増加しない。３：２コンプレッサ段で行う演算は本質的
に加算であり、＋１もまた加算である。したがって、演
算の対称性・加算の交換則から、３：２コンプレッサ処
理を行った後で＋１を行っても差し支えない。

【００４４】３：２コンプレッサ段の構成を図２に示
す。同図から明らかなように、３：２コンプレッサ段２
０は、入力数値のビット幅がｎビットの場合、ｎ個の全
加算器２１0 〜２１n-1 と、これら全加算器２１0 〜２
１n-1 の各Ｃｉ入力端子に接続されたインバータ（ＮＯ
Ｔゲート）２２0 〜２２n-1 とから構成されている。そ
して、２つの入力Ａ0 〜Ａn-1 ，Ｂ0 〜Ｂn-1 の各ビッ
トを全加算器２１0 〜２１n-1 の各Ａ，Ｂ入力、インバ
ータ２２0 〜２２n-1 で反転された基準値Ｒｅｆ0 〜Ｒ
ｅｆn-1 の各ビットを全加算器２１0 〜２１n-1 の各Ｃ
ｉ入力とし、全加算器２１0 〜２１n-1 の各Ｃｏ出力お
よびＳ出力を２の出力Ｅ0 〜Ｅn-1 ，Ｄ0〜Ｄn-1 とす
る。

【００４５】次に、非負判定段について説明する。非負
判定段の構成を図３に示す。非負判定段３０は、和Ｓｎ
を生成する（ｎ＋１）ビット幅加算器３１によって構成
されている。この非負判定段３０では、３：２コンプレ
ッサ段２０において得られたＤ，Ｅについて、Ｒｅｆの
２の補数（＋１）を得るために（Ｄ＋２×Ｅ＋１）の演
算処理を行い、その演算結果が非負か否かについて判定
を行う。

【００４６】ある加算結果が非負であるか否かを知るに
は、加算出力Ｓｎの符号ビット（ＭＳＢ）を参照すれば
よい。符号ビットが“０”ならば非負であり、“１”な
らば負である。符号ビット以外の出力は求める必要がな
い。したがって、図３から明らかなように、和ＳｎのＭ
ＳＢ生成に関わらない論理ゲートを削除した加算器３１
が用いられている。

【００４７】ここで、非負判定段３０で行われる計算の
例を示す。 D = P 1 1 0 1 0 E = 0 1 1 0 0 Q ならば、空欄“Ｐ”に符号拡張するように符号を補い、
空欄“Ｑ”に１を補って（２の補数を得る“＋１”に相
当）、 となり、結果は非負（ＭＳＢ＝０）である。

【００４８】先述した例では、空欄“Ｑ”には０を補っ
た。ここでは、Ｒｅｆの２の補数のための“＋１”を実
現するため、空欄“Ｑ”に１を補う。これは、図３中の
（ｎ＋１）ビット幅加算器３１の入力端子Ａ０に１を入
力することで実現できる。このように、Ｒｅｆの２の補
数を得るために必要な“＋１”が、ハードウェアおよび
遅延時間を増加させることなく実現できる。

【００４９】以下、３入力比較器の構成の具体例につい
て説明する。図４は、３入力比較器の第１具体例を示す
ブロック図である。この第１具体例に係る３入力比較器
は、図２の３：２コンプレッサ段２０と図３の非負判定
段３０とからなり、全加算器２１0 〜２１n-2 の各Ｓ端
子が（ｎ＋１）ビット幅加算器３１のＢ0 〜Ｂn-2 端子
にビット対応で接続されかつ全加算器２１n-1 のＳ端子
が（ｎ＋１）ビット幅加算器３１のＢn-1 端子およびＢ
n 端子にそれぞれ接続されるとともに、全加算器２１0
〜２１n-1 の各Ｃｏ端子が（ｎ＋１）ビット幅加算器３
１の１ビット上位のＡ1 〜Ａn 端子にそれぞれ接続され
かつ最下位ビットのＡ0 端子に論理“１”が与えられ、
（ｎ＋１）ビット幅加算器３１のＳｎ出力を比較結果出
力として導出する構成となっている。

【００５０】上記構成の第１具体例に係る３入力比較器
では、不等式“Ａ＋Ｂ≧Ｒｅｆ”又は“Ａ＋Ｂ＜Ｒｅ
ｆ”（Ａ，Ｂ，Ｒｅｆは符号付き２進数）の評価が行わ
れる。この３入力比較器の比較結果出力は以下のように
解釈できる。すなわち、比較結果出力が“０”の場合
は、“Ａ＋Ｂ＋（−Ｒｅｆ）≧０”、即ち“Ａ＋Ｂ≧Ｒ
ｅｆ”である。比較結果出力が“１”の場合は、“Ａ＋
Ｂ＋（−Ｒｅｆ）＜０”、即ち“Ａ＋Ｂ＜Ｒｅｆ”であ
る。

【００５１】図５は、３入力比較器の第２具体例を示す
ブロック図である。この第２具体例に係る３入力比較器
は、第１具体例の場合と同様に、図２の３：２コンプレ
ッサ段２０と図３の非負判定段３０とからなり、かつ全
加算器２１0 〜２１n-1 の各Ｓ，Ｃｏ端子と（ｎ＋１）
ビット幅加算器３１のＡ0 〜Ａn ，Ｂ0 〜Ｂn 端子の接
続関係も第１具体例の場合と同じである。異なるのは、
（ｎ＋１）ビット幅加算器３１の最下位ビットのＡ0 端
子に論理“０”が与えられている点である。

【００５２】上記構成の第２具体例に係る３入力比較器
では、不等式“Ａ＋Ｂ＞Ｒｅｆ”又は“Ａ＋Ｂ≦Ｒｅ
ｆ”（Ａ，Ｂ，Ｒｅｆは符号付き２進数）の評価が行わ
れる。この３入力比較器の比較結果出力は以下のように
解釈できる。ここで、自明な次の命題を利用する。

【００５３】「Ａ＋Ｂ＞Ｒｅｆを満たす整数Ａ，Ｂ，Ｒ
ｅｆが存在するとき、必ず、Ａ＋Ｂ−１≧Ｒｅｆであ
る。」 すなわち、不等式 Ａ＋Ｂ＞Ｒｅｆ …（３） を評価することは、不等式 Ａ＋Ｂ−１≧Ｒｅｆ …（４） を評価することと等しい。したがって、不等式 Ａ＋Ｂ＋（−Ｒｅｆ）−１≧０ …（５） を評価することを考えれば良い。

【００５４】（５）式において、左辺の“−１”は実に
単純な方法で実現できる。評価する不等式を以下のよう
に変形する。 Ａ＋Ｂ＋（−Ｒｅｆ）＝（Ｄ＋２×Ｅ＋１） より、 Ａ＋Ｂ＋（−Ｒｅｆ）−１≧０ Ｄ＋２×Ｅ≧０ …（６）

【００５５】第１具体例では、“Ｄ＋２×Ｅ＋１”とい
う演算を非負判定段３０で行っている。すなわち、図４
において、（ｎ＋１）ビット幅加算器３１の最下位ビッ
トのＡ０端子に論理“１”を与えることで、“＋１”を
実現している。これに対し、第２具体例では、（ｎ＋
１）ビット幅加算器３１の最下位ビットのＡ0 端子に論
理“０”を与えることで、“Ｄ＋２×Ｅ”という演算を
非負判定段３０で行うようにしている。

【００５６】図６は、３入力比較器の第３具体例を示す
ブロック図である。この第３具体例に係る３入力比較器
は、図２の３：２コンプレッサ段２０、図３の非負判定
段３０およびＥＸ‐ＯＲゲート４１からなるとともに、
全加算器２１0 〜２１n-1 の各Ｓ，Ｃｏ端子と（ｎ＋
１）ビット幅加算器３１のＡ0 〜Ａn ，Ｂ0 〜Ｂn 端子
とが第１，第２具体例の場合と同じ接続関係にあり、加
えて、（ｎ＋１）ビット幅加算器３１の最下位ビットの
Ａ0 端子に機能選択入力Ｓ０を与えるとともに、（ｎ＋
１）ビット幅加算器３１のＳｎ出力と機能選択入力Ｓ１
をＥＸ‐ＯＲゲート４１の２入力とし、このＥＸ‐ＯＲ
ゲート４１の出力を比較結果出力として導出する構成と
なっている。

【００５７】上記構成の第３具体例に係る３入力比較器
は、機能選択入力Ｓ１，Ｓ０によって評価する不等式を
選択することが可能な符号付き機能選択型３入力比較器
である。すなわち、機能選択入力Ｓ０は、（ｎ＋１）ビ
ット幅加算器３１のＡ０入力であって、“Ａ＋Ｂ−１≧
Ｒｅｆ”か“Ａ＋Ｂ−１＞Ｒｅｆ”を選択するためのも
のである。また、機能選択入力Ｓ１は、各不等式の評価
結果が“真”のときには“１”、“偽”のときには
“０”と表現されるように、非負判定段３０の出力を適
宜反転／非反転するためのものである。

【００５８】機能選択入力Ｓ１，Ｓ０と評価する不等式
の対応関係を表２に示す。

【表２】

【００５９】ところで、上述した第１〜第３具体例で
は、Ａ，Ｂ，Ｒｅｆが２の補数表示された符号付き２進
数であると仮定し、３入力比較器を構成した場合を例に
とって示した。この第１〜第３具体例に係る３入力比較
器に対して符号無し２進数を入力した場合、その結果は
正しいものとはならない。

【００６０】例えば、Ａ＝１１１１，Ｂ＝１１１１，Ｒ
ｅｆ＝１１１１のとき、これを符号付き２進数と受け取
れば、Ａ＝−１，Ｂ＝−１，Ｒｅｆ＝−１であり、Ａ＋
Ｂ＜Ｒｅｆが成立する。一方、符号無し２進数と見た場
合、Ａ＝１５，Ｂ＝１５，Ｒｅｆ＝１５であり、Ａ＋Ｂ
＜Ｒｅｆではない。

【００６１】一般に、符号無し２進数は、そのＭＳＢ側
に“０”を拡張（符号拡張）することにより、符号付き
２進数の処理系で正の数値として正しく扱われる。符号
拡張を行ったＡ，Ｂ，Ｒｅｆについて、符号付き２進数
の３入力比較の行程を適応した例を以下に示す。 A = 0 1 1 1 1 (+15) B = 0 1 1 1 1 (+15) 〜Ref = 1 0 0 0 0 (Ref=+15の全ビット反転) ------------------------ (E,D)= 01 10 10 10 10 D = 1 0 0 0 0 E = 0 1 1 1 1

【００６２】 D + 2 ×E + 1 = P 1 0 0 0 0 ..D：符号拡張のためＰに“１”を補う。 +) 0 1 1 1 1 Q ..E：２の補数化の“１”のためにＱに“１”を補う。 ------------------ 0 0 1 1 1 1 …F 結果は＋１５であり、非負である。

【００６３】ここに示した過程をそのままハードウェア
で実現すると、符号拡張を行ったため、（ｎ＋２）ビッ
ト幅加算器が必要となる。これは符号付きの場合に比べ
て１ビット分多い。しかし、最上位ビットが明示的に定
まっていることを利用して、（ｎ＋１）ビット幅加算器
を用いることが出来る。具体的には、以下に示すよう
に、Ａ，Ｂ，Ｒｅｆがどんな値であっても、Ｄ，Ｅの最
上位ビットはＤが１で、Ｅが０であることを利用する。

【００６４】 A = 0 * * * *…最上位の0 は符号拡張の0 B = 0 * * * *…最上位の0 は符号拡張の0 〜Ref = 1 * * * *…最上位の1 は符号拡張の0 の反転 ------------------------ (E,D)= 01 ** ** ** ** D = 1 * * * * E = 0 * * * *

【００６５】 D + 2 ×E + 1 = 1 1 * * * * … D′: 符号拡張のためＰは必ず“１”になる。 +) 0 * * * * Q … E′: ------------------ S * * * * * … F

【００６６】ここで、Ｆの符号ビットＳは、以下のよう
にして求められる。 Ｓ＝０（＋）１（＋）（“Ｄ′の第４〜第０ビット＋Ｅ′の第４〜第０ビッ ト”の桁上げ） ＝〜（“Ｄ′の第４〜第０ビット＋Ｅ′の第４〜第０ビット”の桁上げ） すなわち、結果Ｆの符号を求めるには、“Ｄ′の第４〜
第０ビットとＥ′の第４〜第０ビット”を加算したと
き、桁上げ出力が有るか否かを求めれば良い。桁上げが
１なら非負であり、０なら負であると解釈できる。ここ
に、（＋）とは、排他的論理和を示す演算記号である。

【００６７】したがって、符号無し２進数の場合であっ
ても、（ｎ＋１）ビット幅加算器で不等式の評価を行う
ことが出来る。この例でＤ′の第４ビットが常に“１”
であることに注意して、（ｎ＋１）ビット幅加算器の入
力Ｂn には常に“１”を入力する。そして、桁上げ出力
Ｃｏｕｔ生成に関わらない論理ゲートを全て除去して単
純化した加算器を用いる。符号付きの場合は、和のＭＳ
Ｂ生成に関わらない論理ゲートを全て除去して単純化し
た加算器を用いていた。

【００６８】また、符号無しの場合の非負判定段が符号
付きの場合と同じ（ｎ＋１）ビット幅加算器であるか
ら、Ｄ，Ｅ生成の３：２コンプレッサ段も符号付きの場
合と全く同じものを用いて良い。以下、符号無し入力に
対応した３入力比較器の具体例について説明する。

【００６９】図７は、３入力比較器の第４具体例を示す
ブロック図である。この第４具体例に係る３入力比較器
は、図２の３：２コンプレッサ段２０と図３の非負判定
段３０とからなる。但し、第１〜第３具体例では、非負
判定段３０として、和Ｓｎを生成する（ｎ＋１）ビット
幅加算器３１が用いられたが、本例では、桁上げ出力Ｃ
ｏｕｔを生成する（ｎ＋１）ビット幅加算器３２が用い
られる。この場合、Ｃｏｕｔ生成に関わらない論理ゲー
トを削除することにより、回路構成を単純化できる。

【００７０】そして、全加算器２１0 〜２１n-1 の各Ｓ
端子が（ｎ＋１）ビット幅加算器３２のＢ０〜Ｂｎ−１
端子にビット対応で接続されるとともに、全加算器２１
0 〜２１n-1 の各Ｃｏ端子が（ｎ＋１）ビット幅加算器
３２の１ビット上位のＡ1 〜Ａn 端子にそれぞれ接続さ
れる。また、（ｎ＋１）ビット幅加算器３２の最下位ビ
ットのＡ0 端子および最上位ビットのＢn 端子にそれぞ
れ論理“１”が与えられ、Ｃｏｕｔ出力を比較結果出力
として導出する構成となっている。

【００７１】上記構成の第４具体例に係る３入力比較器
では、不等式“Ａ＋Ｂ≧Ｒｅｆ”又は“Ａ＋Ｂ＜Ｒｅ
ｆ”（Ａ，Ｂ，Ｒｅｆは符号無し２進数）の評価が行わ
れる。この３入力比較器の比較結果出力は以下のように
解釈できる。すなわち、比較結果出力が“１”の場合
は、“Ａ＋Ｂ＋（−Ｒｅｆ）≧０”、即ち“Ａ＋Ｂ≧Ｒ
ｅｆ”である。比較結果出力が“０”の場合は、“Ａ＋
Ｂ＋（−Ｒｅｆ）＜０”、即ち“Ａ＋Ｂ＜Ｒｅｆ”であ
る。

【００７２】図８は、３入力比較器の第５具体例を示す
ブロック図である。この第５具体例に係る３入力比較器
の構成要素および接続関係は、基本的には、第４具体例
の場合と同じである。異なるのは、第４具体例の場合に
は、（ｎ＋１）ビット幅加算器３２の最下位ビットのＡ
0 端子および最上位ビットのＢn 端子にそれぞれ論理
“１”が与えられていたのに対し、本例では、（ｎ＋
１）ビット幅加算器３２の最下位ビットのＡ０端子に論
理“１”が与えられ、最上位ビットのＢn 端子に論理
“１”が与えられている点である。

【００７３】上記構成の第５具体例に係る３入力比較器
では、不等式“Ａ＋Ｂ＞Ｒｅｆ”又は“Ａ＋Ｂ≦Ｒｅ
ｆ”（Ａ，Ｂ，Ｒｅｆは符号無し２進数）の評価が行わ
れる。この３入力比較器の比較結果出力については、第
２具体例の場合と同様に解釈することができる。

【００７４】図９は、３入力比較器の第６具体例を示す
ブロック図である。この第６具体例に係る３入力比較器
は、３：２コンプレッサ段２０、（ｎ＋１）ビット幅加
算器３２からなる非負判定段３０およびＥＸ‐ＯＲゲー
ト４１からなるとともに、全加算器２１0 〜２１n-1 の
各Ｓ，Ｃｏ端子と（ｎ＋１）ビット幅加算器３２のＡ0
〜Ａn ，Ｂ0 〜Ｂn 端子とが第４，第５具体例の場合と
同じ接続関係にあり、さらに（ｎ＋１）ビット幅加算器
３２の最上位ビットのＢn 端子に論理“１”が与えられ
おり、加えて、（ｎ＋１）ビット幅加算器３２の最下位
ビットのＡ0 端子に機能選択入力Ｓ０を与えるととも
に、（ｎ＋１）ビット幅加算器３２のＳｎ出力と機能選
択入力Ｓ１をＥＸ‐ＯＲゲート４１の２入力とし、この
ＥＸ‐ＯＲゲート４１の出力を比較結果出力として導出
する構成となっている。

【００７５】上記構成の第６具体例に係る３入力比較器
は、機能選択入力Ｓ１，Ｓ０によって評価する不等式を
選択することが可能な符号無し機能選択型３入力比較器
である。すなわち、機能選択入力Ｓ０は、（ｎ＋１）ビ
ット幅加算器３２のＡ0 入力であって、“Ａ＋Ｂ−１≧
Ｒｅｆ”か“Ａ＋Ｂ−１＞Ｒｅｆ”を選択するためのも
のである。また、機能選択入力Ｓ１は、各不等式の評価
結果が“真”のときには“１”、“偽”のときには
“０”と表現されるように、非負判定段３０の出力を適
宜反転／非反転するためのものである。機能選択入力Ｓ
１，Ｓ０と評価する不等式の対応関係は、第３具体例の
場合と同じである（表２を参照）。

【００７６】図１０は、３入力比較器の第７具体例を示
すブロック図である。この第７具体例に係る３入力比較
器は、３：２コンプレッサ段２０、非負判定段３０、Ｅ
Ｘ‐ＯＲゲート４１、セレクタ４２およびＯＲゲート４
３から構成されている。３：２コンプレッサ段２０とし
ては、図２に示す構成のものが用いられる。３：２コン
プレッサ段２０としては、Ｃｏｕｔ，Ｓｎの両方を生成
する（ｎ＋１）ビット幅加算器３３が用いられる。この
場合、Ｃｏｕｔ，Ｓｎ生成に関わらない論理ゲートを削
除することにより、回路構成の単純化が図れる。

【００７７】また、３：２コンプレッサ段２０の全加算
器２１0 〜２１n-1 の各Ｓ，Ｃｏ端子と（ｎ＋１）ビッ
ト幅加算器３３のＡ0 〜Ａn ，Ｂ0 〜Ｂn 端子とが第４
〜第６具体例の場合と同じ接続関係にある。そして、
（ｎ＋１）ビット幅加算器３３の最下位ビットのＡ0 端
子に機能選択入力Ｓ０を与える。また、３：２コンプレ
ッサ段２０の最上位の全加算器２１n-1 のＳ出力と機能
選択入力Ｓ２がＯＲゲート４３の２入力となり、ＯＲゲ
ート４３の出力が（ｎ＋１）ビット幅加算器３３の最上
位ビットのＢn 端子に与えられる。

【００７８】セレクタ４２は、（ｎ＋１）ビット幅加算
器３３のＣｏｕｔ出力およびＳｎ出力を２入力とし、機
能選択入力Ｓ２の論理状態に応じて２入力のいずれかを
選択して出力する。この機能選択入力Ｓ２は、論理
“０”のときＡ，Ｂ，Ｒｅｆが符号付き２進数、論理
“１”のときＡ，Ｂ，Ｒｅｆが符号無し２進数である。
したがって、セレクタ４２は、機能選択入力Ｓ２が論理
“０”のときＳｎ出力を、機能選択入力Ｓ２が論理
“１”のときＣｏｕｔ出力を選択する。そして、セレク
タ４２の選択出力と機能選択入力Ｓ１がＥＸ‐ＯＲゲー
ト４１の２入力となり、このＥＸ‐ＯＲゲート４１の出
力が比較結果出力として導出される。

【００７９】上記構成の第７具体例に係る３入力比較器
は、第３具体例に係る符号付き機能選択型３入力比較器
と、第６具体例に係る符号無し機能選択型３入力比較器
とを一体化し、符号付き／符号無しおよび評価する不等
式をそれぞれ動的に設定可能な全機能統合型３入力比較
器である。

【００８０】すなわち、機能選択入力Ｓ０は、（ｎ＋
１）ビット幅加算器３３のＡ0 入力であって、“Ａ＋Ｂ
−１≧Ｒｅｆ”か“Ａ＋Ｂ−１＞Ｒｅｆ”を選択する。
また、機能選択入力Ｓ１は、各不等式の評価結果が
“真”のときには“１”、“偽”のときには“０”と表
現されるように、非負判定段３０の出力を適宜反転／非
反転する（表２を参照）。さらに、機能選択入力Ｓ２
は、符号付き／符号無しの設定を行う。

【００８１】以上説明した第１〜第７具体例に係る３入
力比較器において、各非負判定段で用いられる（ｎ＋
１）ビット幅加算器のゲート数は、従来装置で用いられ
る比較器とほぼ等しい。一方、３：２コンプレッサ段で
用いられるキャリー・セーブ方式加算器の分だけ若干ゲ
ート数が増加する。しかし、飽和演算装置全体のゲート
数に関して支配的なのは比較器の方ではなく、（Ａ＋
Ｂ）を行う加算器である。したがって、本発明を適用す
ることで増加するゲート数はあまり問題とはならない。

【００８２】図１１は、本発明の第２実施形態を示すブ
ロック図であり、基準値Ｒｅｆが２つの場合、即ち上限
値および下限値の双方を指定可能な飽和加算装置に適用
した場合を示している。

【００８３】第２実施形態に係る飽和加算装置は、ｎビ
ットの２つの入力Ａ，Ｂの加算を行う加算器５１と、こ
の加算器５１に対して並列に設けられ、２つの入力Ａ，
Ｂのｎビットの加算結果がｎビットの上限基準値Ｒｅｆ
(upper) で定められる範囲を逸脱しているか否かを判定
する３入力比較器５２と、加算器５１に対して並列に設
けられ、２つの入力Ａ，Ｂの加算結果がｎビットの下限
基準値Ｒｅｆ(lower)で定められる範囲を逸脱している
か否かを判定する３入力比較器５３と、これら３入力比
較器５２，５３の各１ビット（計２ビット）の比較結果
に基づいて加算器５１の加算結果、ｎビットの上限飽和
値Ｓａｔ(upper) およびｎビットの下限飽和値Ｓａｔ(l
ower) のいずれか１つを選択して出力するセレクタ５４
とから構成されている。

【００８４】上記構成の第２実施形態に係る飽和加算装
置において、２つの基準値Ｒｅｆ(upper),Ｒｅｆ(lowe
r) および２つの飽和値Ｓａｔ(upper),Ｓａｔ(lower)
は、外部にて任意に設定可能である。２つの３入力比較
器５２，５３としては、先述した第１具体例〜第７具体
例に係る３入力比較器の中から、評価したい不等式や選
択できる機能に応じて適切なものを選定して用いる。ま
た、３入力比較器５２，５３の出力の意味を良く判断し
た上でセレクタ５４との接続を行う。ここで用いるセレ
クタ５４は３入力のものである。

【００８５】ここで、入力数値のビット幅がｎビットの
場合、加算器５１および２つの３入力比較器５２，５３
の遅延時間はどちらもlog ｎに比例し、両者の遅延時間
はほぼ同等である。実際には、先述したように、３入力
比較器５２，５３のハードウェアの単純さから、加算器
５１に比べて３入力比較器５２，５３の遅延時間が若干
短い。したがって、加算器５１に対して２つの３入力比
較器５２，５３を並列に配置し、加算と比較を並列処理
することにより、総遅延時間は第１実施形態の場合と同
等となる。すなわち、高速動作が可能となる。

【００８６】ところで、以下の４つの命題は自明であ
る。 Ａ−Ｂ＞Ｒｅｆを満たす整数Ａ，Ｂ，Ｒｅｆがあると
き必ず、Ｒｅｆ＋Ｂ＜Ａである。 Ａ−Ｂ≧Ｒｅｆを満たす整数Ａ，Ｂ，Ｒｅｆがあると
き必ず、Ｒｅｆ＋Ｂ≦Ａである。 Ａ−Ｂ≦Ｒｅｆを満たす整数Ａ，Ｂ，Ｒｅｆがあると
き必ず、Ｒｅｆ＋Ｂ≧Ａである。 Ａ−Ｂ＜Ｒｅｆを満たす整数Ａ，Ｂ，Ｒｅｆがあると
き必ず、Ｒｅｆ＋Ｂ＞Ａである。

【００８７】以上の命題から、減算（Ａ−Ｂ）を含む不
等式の評価は全て、加算（Ｒｅｆ＋Ｂ）を含む不等式の
評価に置き換えられることが分かる。すなわち、第１実
施形態に係る飽和加算装置における３入力加算器１２
（図１を参照）に対し、入力Ａと基準値Ｒｅｆを置換し
て入力することによって、何らハードウェアに変更を加
えることなく、減算（Ａ−Ｂ）を含む不等式の評価をす
ることが出来る。

【００８８】図１２は、本発明の第３実施形態を示すブ
ロック図であり、基準値Ｒｅｆが１つの場合、即ち上限
／下限値のいずれかを指定可能な飽和減算装置に適用し
た場合を示している。

【００８９】第３実施形態に係る飽和減算装置は、ｎビ
ットの２つの入力Ａ，Ｂの減算を行う減算器６１と、こ
の減算器６１に対して並列に設けられ、２つの入力Ａ，
Ｂの減算結果がｎビットの基準値Ｒｅｆで定められる範
囲を逸脱しているか否かを判定する３入力比較器６２
と、この３入力比較器６２の１ビットの比較結果に基づ
いて減算器６１の減算結果とｎビットの飽和値Ｓａｔの
いずれか一方を選択して出力するセレクタ６３とから構
成されている。

【００９０】上記構成の第３実施形態に係る飽和減算装
置において、基準値Ｒｅｆおよび飽和値Ｓａｔは、外部
にて任意に設定可能である。ここで、本実施形態に係る
飽和減算装置と第１実施形態に係る飽和加算装置とを比
べると、３入力比較器６２に対する入力Ａ，Ｒｅｆが相
互に置き換わっている。３入力比較器６２としては、先
述した第１具体例〜第７具体例に係る３入力比較器の中
から、評価したい不等式や選択できる機能に応じて適切
なものを選定して用いる。但し、その選定の際には注意
が必要である。

【００９１】例えば、“Ａ−Ｂ＜ＲＥＦ”という不等式
を評価したい場合、３入力比較器６２としては、“ａ＋
ｂ＞ｒｅｆ”を評価するものを用いる。ＲＥＦ，ｒｅｆ
に対する不等号の向きが反対なので間違えやすい。これ
は、“ａ＋ｂ＞ｒｅｆ”に対しａ＝ＲＥＦ，ｂ＝Ｂ，ｒ
ｅｆ＝Ａと入力し、“ＲＥＦ＋Ｂ＞Ａ”、即ち“Ａ−Ｂ
＜ＲＥＦ”と評価するからである。

【００９２】したがって、“Ａ−Ｂ＜ＲＥＦ”を評価す
るときは、“ａ＋ｂ＞ｒｅｆ”を評価する３入力比較器
を、“Ａ−Ｂ≦ＲＥＦ”を評価するときは、“ａ＋ｂ≧
ｒｅｆ”を評価する３入力比較器を、“Ａ−Ｂ≧ＲＥ
Ｆ”を評価するときは、“ａ＋ｂ≦ｒｅｆ”を評価する
３入力比較器を、“Ａ−Ｂ＞ＲＥＦ”を評価するとき
は、“ａ＋ｂ＜ｒｅｆ”を評価する３入力比較器をそれ
ぞれ用いるようにする。

【００９３】このように、第３実施形態に係る飽和減算
装置においては、図１の第１実施形態に係る飽和加算装
置に対して、３入力比較器６２に対する入力結線を変更
しただけであるから、総遅延時間は図１の飽和加算装置
のものと同等であり、高速動作が可能である。

【００９４】図１３は、本発明の第４実施形態を示すブ
ロック図であり、第２実施形態に係る飽和減算装置の場
合のように、基準値Ｒｅｆが２つの場合、即ち上限値お
よび下限値の双方を指定可能な飽和減算装置に適用した
場合を示している。

【００９５】第４実施形態に係る飽和減算装置は、ｎビ
ットの２つの入力Ａ，Ｂの減算を行う減算器７１と、こ
の減算器７１に対して並列に設けられ、２つの入力Ａ，
Ｂの減算結果がｎビットの上限基準値Ｒｅｆ(upper) で
定められる範囲を逸脱しているか否かを判定する３入力
比較器７２と、減算器７１に対して並列に設けられ、２
つの入力Ａ，Ｂのｎビットの減算結果がｎビットの下限
基準値Ｒｅｆ(lower)で定められる範囲を逸脱している
か否かを判定する３入力比較器７３と、これら３入力比
較器７２，７３の各１ビット（計２ビット）の比較結果
に基づいて減算器７１の減算結果、ｎビットの上限飽和
値Ｓａｔ(upper) およびｎビットの下限飽和値Ｓａｔ(l
ower) のいずれか１つを選択して出力するセレクタ７４
とから構成されている。

【００９６】上記構成の第４実施形態に係る飽和減算装
置において、２つの基準値Ｒｅｆ(upper),Ｒｅｆ(lowe
r) および２つの飽和値Ｓａｔ(upper),Ｓａｔ(lower)
は、外部にて任意に設定可能である。ここで、本実施形
態に係る飽和減算装置と第２実施形態に係る飽和加算装
置とを比べると、３入力比較器７２，７３に対する入力
ＡとＲｅｆ(upper),Ｒｅｆ(lower) が相互に置き換わっ
ている。３入力比較器７２，７３としては、第３実施形
態の場合と同様にして、先述した第１具体例〜第７具体
例に係る３入力比較器の中から適切なものを選定して用
いる。

【００９７】ここまでは、飽和加算装置および飽和減算
装置に適用した場合について説明したが、続いて、飽和
乗算装置に適用した場合について説明する。

【００９８】一般的な高速乗算器として、キャリー・セ
ーブ方式加算器（３：２コンプレッサ）や４：２コンプ
レッサ、冗長２進加算器などを用いたものがある。これ
らの乗算器では、部分積を求める段階では桁上げ伝搬を
抑制し、部分積加算を高速に行う。最終的に部分積は２
つの２進数Ａ，Ｂで表現され、本当の積はＡ＋Ｂ（冗長
２進では、Ａ−Ｂ）で求められる。これを最終段加算と
言う。

【００９９】乗算結果がある基準値を越えたか否かを判
定することは、最終段加算で行う部分積和（Ａ＋Ｂ）
（冗長２進なら、Ａ−Ｂ）が基準値を越えたか否かを判
定することと等しい。したがって、最終段加算と並列に
３入力比較器を設けることによって、飽和乗算装置を構
成することが出来る。

【０１００】図１４は、本発明の第５実施形態を示すブ
ロック図であり、基準値Ｒｅｆが１つの場合、即ち上限
／下限値のいずれかを指定可能な飽和乗算装置に適用し
た場合を示している。

【０１０１】第５実施形態に係る飽和乗算装置は、ｎ／
２ビットの２つの入力Ｘ，Ｙの部分積加算を行う部分積
加算器８１と、この部分積加算器８１から供給されるｎ
ビットの２つの入力Ａ，Ｂの最終段加算を行う最終段加
算器８２と、この最終段加算器８２に対して並列に設け
られ、２つの入力Ａ，Ｂの最終段加算結果がｎビットの
基準値Ｒｅｆで定められる範囲を逸脱しているか否かを
判定する３入力比較器８３と、この３入力比較器８３の
１ビットの比較結果に基づいて最終段加算器８２の加算
結果とｎビットの飽和値Ｓａｔのいずれか一方を選択し
て出力するセレクタ８４とから構成されている。

【０１０２】上記構成の第５実施形態に係る飽和乗算装
置において、基準値Ｒｅｆおよび飽和値Ｓａｔは、外部
にて任意に設定可能である。また、部分積加算器８１の
出力以降の構成は、図１に示す第１実施形態に係る飽和
加算器装置と同じである。したがって、部分積加算器８
１の出力以降における総遅延時間は図１の飽和加算装置
のものと同等であるため、高速動作が可能である。

【０１０３】なお、本実施形態においては、最終段で部
分積和（Ａ＋Ｂ）をとる場合を例にとって説明したが、
冗長２進のように（Ａ−Ｂ）を行う場合には、第３実施
形態に係る飽和減算装置と同様な原理で３入力比較器を
選定し、その入力Ａ，Ｒｅｆの接続関係を置換すること
によって実現出来る。

【０１０４】また、第２実施形態に係る飽和加算装置
や、第４実施形態に係る飽和減算装置の場合と同様に、
最終段加算器８２に対して２つの３入力比較器を並列に
設けることにより、上限値および下限値の双方を指定可
能な飽和乗算装置を実現することが出来る。

【０１０５】以上、飽和加算装置、飽和減算装置および
飽和乗算装置に適用した場合について説明したが、これ
らに限定されるものではなく、第５実施形態に係る飽和
乗算装置のように、最終的に加算あるいは減算を行う演
算装置であれば全て、３入力比較器を用いて高速な飽和
演算処理を行うことが出来る。すなわち、最終段の加算
器あるいは減算器と並列に３入力比較器を設けること
で、加算・減算と同時に不等式の評価が行われ、加算・
減算の終了時点で、基準値を超えたか否かが判明する。
この後、セレクタを適切に用いることにより、加算・減
算値か飽和値（単数か複数）を選ぶ。

【０１０６】こうすることで、任意基準値・任意飽和値
を指定可能な飽和演算処理を追加することが出来る。な
お、加算・減算・乗算を複合的に行う演算処理（多項式
の演算）においては、キャリー・セーブ方式の加算器や
冗長２進加算器を用いて桁上げ伝搬を抑制した演算が行
われる。このとき必ず、最終結果は２つの２進数の和
（あるいは差）で求められ、必ず最終段で桁上げ伝搬を
伴う加算器・減算器が用いられる。

【０１０７】以上説明した各実施形態に係る飽和演算装
置は、一例として、ディスプレイ上の任意の位置に存在
する矩形領域内に描画を行うような場合に用いて好適な
ものである。すなわち、ディスプレイ上の任意の位置に
任意の大きさの矩形領域があり、その領域内に描画を行
う場合に、任意基準値・任意飽和値の飽和演算が必要と
なる。

【０１０８】画面座標の計算は一般的に加算・乗算ある
いは多項式演算によって行われる。描画しようとする座
標が領域を逸脱した場合、領域の境界値あるいは適当な
飽和値に補正するか、または、別の例外処理の起動を行
う必要がある。このような場合に、各実施形態に係る飽
和演算装置を用いることによって、これらの処理を高速
に実行することができる。

【０１０９】一般的な信号処理においても、線形多項式
の演算、即ち積和演算が頻繁に行われる。このとき飽和
演算処理は必須である。ある信号処理アルゴリズムによ
っては、加算器の最大値（オーバーフロー）未満で飽和
演算を行う場合がある。また、ある信号処理において
は、線形多項式（積和演算）の値を分母に持つ分数の評
価を行う場合がある。この場合、この多項式は０となる
ことは許されない。以上のような加算器の最大値（オー
バーフロー）以外を基準値とした飽和演算処理を行う場
合に、各実施形態に係る飽和演算装置を用いることによ
って、高速に行うことができる。

【０１１０】このように、加算器の最大値以外の値を基
準値とする飽和演算処理の用途は多く、また常に高速性
が要求される。各実施形態に係る飽和演算装置を用いる
ことによって、これらの処理を高速化することが可能で
ある。

【０１１１】

【発明の効果】以上説明したように、本発明によれば、
ｎビット幅の３つの２進数（Ａ，Ｂ，Ｒｅｆ）の総和を
ｎビット幅の２つの２進数に変換し、この２つの２進数
に基づいてその総和の値が非負であるか否かを判定する
ことで、２つの入力Ａ，Ｂの演算結果が所定の基準値Ｒ
ｅｆで定められる範囲を逸脱しているか否かを迅速に判
定できるので、飽和演算の高速処理に寄与できることに
なる。

【０１１２】また、２つの入力の演算処理と、その演算
結果が所定の基準値で定められる範囲を逸脱しているか
否かの判定処理とを並行して行い、この判定結果に基づ
いて演算結果と所定の飽和値のいずれか一方を選択して
出力することで、「演算／比較→選択」の２つの段階で
飽和演算を行うことができるので、基準値・飽和値を任
意に指定できるとともに、高速演算を実現できることに
なる。また、

【図面の簡単な説明】

【図１】本発明の第１実施形態を示すブロック図であ
る。

【図２】３：２コンプレッサ段の構成を示すブロック図
である。

【図３】非負判定段の構成を示すブロック図である。

【図４】３入力比較器の第１具体例を示すブロック図で
ある。

【図５】３入力比較器の第２具体例を示すブロック図で
ある。

【図６】３入力比較器の第３具体例を示すブロック図で
ある。

【図７】３入力比較器の第４具体例を示すブロック図で
ある。

【図８】３入力比較器の第５具体例を示すブロック図で
ある。

【図９】３入力比較器の第６具体例を示すブロック図で
ある。

【図１０】３入力比較器の第７具体例を示すブロック図
である。

【図１１】本発明の第２実施形態を示すブロック図であ
る。

【図１２】本発明の第３実施形態を示すブロック図であ
る。

【図１３】本発明の第４実施形態を示すブロック図であ
る。

【図１４】本発明の第５実施形態を示すブロック図であ
る。

【図１５】従来例を示すブロック図である。

【符号の説明】

１１，５１，８２…加算器、１２，５２，５３，６２，
７２，７３，８３…３入力比較器、１３，４２，５４，
６３，７４，８４…セレクタ、２０…３：２コンプレッ
サ段、３０…非負判定段、３１…（ｎ＋１）ビット幅加
算器、４１…ＥＸ‐ＯＲゲート、２１0 〜２１n-1 …全
加算器、２２0 〜２２n-1 …インバータ

Claims (23)

【特許請求の範囲】
1. 【請求項１】 ｎビット幅の３つの２進数（Ａ，Ｂ，Ｒ
   ｅｆ）を入力とし、その総和をｎビット幅の２つの２進
   数（Ｃｏ，Ｓ）に変換して出力する３：２コンプレッサ
   段と、 前記３：２コンプレッサ段から出力される前記２つの２
   進数（Ｃｏ，Ｓ）に基づいて前記総和の値が非負である
   か否かを判定する非負判定段とを備えたことを特徴とす
   る３入力比較器。
2. 【請求項２】 前記３：２コンプレッサ段は、２つの２
   進数（Ａ，Ｂ）をそのままビット毎に入力とするととも
   に、１つの２進数（Ｒｅｆ）をビット毎の否定をとって
   入力とするｎビット幅の３：２コンプレッサからなるこ
   とを特徴とする請求項１記載の３入力比較器。
3. 【請求項３】 前記３つの２進数（Ａ，Ｂ，Ｒｅｆ）が
   ２の補数表現による符号付き２進数のとき、 前記非負判定段は、前記３：２コンプレッサ段のＳ出力
   の第（ｉ＋１）桁とＣｏ出力の第ｉ桁（ｎ−２≧ｉ≧
   ０）を第（ｉ＋１）桁の入力とし、前記Ｓ出力の第０桁
   と論理“１”を第０桁の入力とし、前記Ｓ出力の第（ｎ
   −１）桁と前記Ｃｏ出力の第（ｎ−１）桁を第ｎ桁の入
   力とし、和出力の第ｎ桁Ｓｎを判定出力とする（ｎ＋
   １）ビット幅加算器からなり、前記（ｎ＋１）ビット幅
   加算器の和出力の第ｎ桁Ｓｎを判定出力とすることを特
   徴とする請求項２記載の３入力比較器。
4. 【請求項４】 前記（ｎ＋１）ビット幅加算器は、その
   和出力の第ｎ桁Ｓｎの生成に関わる論理ゲートのみによ
   って構成されていることを特徴とする請求項３記載の３
   入力比較器。
5. 【請求項５】 前記３つの２進数（Ａ，Ｂ，Ｒｅｆ）が
   ２の補数表現による符号付き２進数のとき、 前記非負判定段は、前記３：２コンプレッサ段のＳ出力
   の第（ｉ＋１）桁とＣｏ出力の第ｉ桁（ｎ−２≧ｉ≧
   ０）を第（ｉ＋１）桁の入力とし、前記Ｓ出力の第０桁
   と論理“０”を第０桁の入力とし、前記Ｓ出力の第（ｎ
   −１）桁と前記Ｃｏ出力の第（ｎ−１）桁を第ｎ桁の入
   力とし、和出力の第ｎ桁Ｓｎを判定出力とする（ｎ＋
   １）ビット幅加算器からなり、前記前記（ｎ＋１）ビッ
   ト幅加算器の和出力の第ｎ桁Ｓｎを判定出力とすること
   を特徴とする請求項２記載の３入力比較器。
6. 【請求項６】 前記（ｎ＋１）ビット幅加算器は、その
   和出力の第ｎ桁Ｓｎの生成に関わる論理ゲートのみによ
   って構成されていることを特徴とする請求項５記載の３
   入力比較器。
7. 【請求項７】 前記３つの２進数（Ａ，Ｂ，Ｒｅｆ）が
   ２の補数表現による符号付き２進数のとき、 前記非負判定段は、前記３：２コンプレッサ段のＳ出力
   の第（ｉ＋１）桁とＣｏ出力の第ｉ桁（ｎ−２≧ｉ≧
   ０）を第（ｉ＋１）桁の入力とし、前記Ｓ出力の第０桁
   と第１機能選択入力を第０桁の入力とし、前記Ｓ出力の
   第（ｎ−１）桁と前記Ｃｏ出力の第（ｎ−１）桁を第ｎ
   桁の入力とする（ｎ＋１）ビット幅加算器と、前記（ｎ
   ＋１）ビット幅加算器の和出力の第ｎ桁Ｓｎと第２機能
   選択入力を２入力とするＥＸ‐ＯＲゲートとからなり、
   前記ＥＸ‐ＯＲゲートの出力を判定出力とすることを特
   徴とする請求項２記載の３入力比較器。
8. 【請求項８】 前記（ｎ＋１）ビット幅加算器は、その
   和出力の第ｎ桁Ｓｎの生成に関わる論理ゲートのみによ
   って構成されていることを特徴とする請求項７記載の３
   入力比較器。
9. 【請求項９】 前記３つの２進数（Ａ，Ｂ，Ｒｅｆ）が
   符号無し２進数のとき、 前記非負判定段は、前記３：２コンプレッサ段のＳ出力
   の第（ｉ＋１）桁とＣｏ出力の第ｉ桁（ｎ−２≧ｉ≧
   ０）を第（ｉ＋１）桁の入力とし、前記Ｓ出力の第０桁
   と論理“１”を第０桁の入力とし、前記Ｃｏ出力の第
   （ｎ−１）桁と論理“１”を第ｎ桁の入力とし、桁上げ
   出力Ｃｏｕｔを判定出力とする（ｎ＋１）ビット幅加算
   器からなり、前記（ｎ＋１）ビット幅加算器の桁上げ出
   力Ｃｏｕｔを判定出力とすることを特徴とする請求項２
   記載の３入力比較器。
10. 【請求項１０】 前記（ｎ＋１）ビット幅加算器は、そ
    の桁上げ出力Ｃｏｕｔの生成に関わる論理ゲートのみに
    よって構成されていることを特徴とする請求項９記載の
    ３入力比較器。
11. 【請求項１１】 前記３つの２進数（Ａ，Ｂ，Ｒｅｆ）
    が符号無し２進数のとき、 前記非負判定段は、前記３：２コンプレッサ段のＳ出力
    の第（ｉ＋１）桁とＣｏ出力の第ｉ桁（ｎ−２≧ｉ≧
    ０）を第（ｉ＋１）桁の入力とし、前記Ｓ出力の第０桁
    と論理“０”を第０桁の入力とし、前記Ｃｏ出力の第
    （ｎ−１）桁と論理“１”を第ｎ桁の入力とし、桁上げ
    出力Ｃｏｕｔを判定出力とする（ｎ＋１）ビット幅加算
    器からなり、前記（ｎ＋１）ビット幅加算器の桁上げ出
    力Ｃｏｕｔを判定出力とすることを特徴とする請求項２
    記載の３入力比較器。
12. 【請求項１２】 前記（ｎ＋１）ビット幅加算器は、そ
    の桁上げ出力Ｃｏｕｔの生成に関わる論理ゲートのみに
    よって構成されていることを特徴とする請求項１１記載
    の３入力比較器。
13. 【請求項１３】 前記３つの２進数（Ａ，Ｂ，Ｒｅｆ）
    が符号無し２進数のとき、 前記非負判定段は、前記３：２コンプレッサ段のＳ出力
    の第（ｉ＋１）桁とＣｏ出力の第ｉ桁（ｎ−２≧ｉ≧
    ０）を第（ｉ＋１）桁の入力とし、前記Ｓ出力の第０桁
    と第１機能選択入力を第０桁の入力とし、前記Ｃｏ出力
    の第（ｎ−１）桁と論理“１”を第ｎ桁の入力とする
    （ｎ＋１）ビット幅加算器と、前記（ｎ＋１）ビット幅
    加算器の桁上げ出力Ｃｏｕｔと第２機能選択入力を２入
    力とするＥＸ‐ＯＲゲートとからなり、前記ＥＸ‐ＯＲ
    ゲートの出力を判定出力とすることを特徴とする請求項
    ２記載の３入力比較器。
14. 【請求項１４】 前記（ｎ＋１）ビット幅加算器は、そ
    の桁上げ出力Ｃｏｕｔの生成に関わる論理ゲートのみに
    よって構成されていることを特徴とする請求項１３記載
    の３入力比較器。
15. 【請求項１５】 前記３つの２進数（Ａ，Ｂ，Ｒｅｆ）
    が２の補数表現による符号付き２進数、あるいは符号無
    し２進数のとき、 前記非負判定段は、前記Ｓ出力の第（ｎ−１）桁と第３
    機能選択入力を２入力とするＯＲゲートと、前記３：２
    コンプレッサ段のＳ出力の第（ｉ＋１）桁とＣｏ出力の
    第ｉ桁（ｎ−２≧ｉ≧０）を第（ｉ＋１）桁の入力と
    し、前記Ｓ出力の第０桁と第１機能選択入力を第０桁の
    入力とし、前記Ｃｏ出力の第（ｎ−１）桁と前記ＯＲゲ
    ートの出力を第ｎ桁の入力とする（ｎ＋１）ビット幅加
    算器と、前記第３機能選択入力が“１”のとき前記（ｎ
    ＋１）ビット幅加算器の桁上げ出力Ｃｏｕｔを、“０”
    のとき前記（ｎ＋１）ビット幅加算器の和出力の第ｎ桁
    Ｓｎの否定をそれぞれ選択するセレクタと、前記セレク
    タの選択結果の否定と第２機能選択入力を２入力とする
    ＥＸ‐ＯＲゲートとからなり、前記ＥＸ‐ＯＲゲートの
    出力を判定出力とすることを特徴とする請求項２記載の
    ３入力比較器。
16. 【請求項１６】 前記（ｎ＋１）ビット幅加算器は、そ
    の桁上げ出力Ｃｏｕｔと和出力および第ｎ桁Ｓｎの生成
    に関わる論理ゲートのみによって構成されていることを
    特徴とする請求項１５記載の３入力比較器。
17. 【請求項１７】 ２つの入力の加算又は減算を行う演算
    器と、 前記演算器に対して並列に設けられ、前記演算器の演算
    結果が所定の基準値で定められる範囲を逸脱しているか
    否かを判定する３入力比較器と、 前記３入力比較器の判定結果に基づいて前記演算器の演
    算結果と所定の飽和値のいずれか一方を選択して出力す
    るセレクタとを備えたことを特徴とする飽和演算装置。
18. 【請求項１８】 前記３入力比較器は、ｎビット幅の３
    つの２進数（Ａ，Ｂ，Ｒｅｆ）を入力とし、その総和を
    ｎビット幅の２つの２進数（Ｃｏ，Ｓ）に変換して出力
    する３：２コンプレッサ段と、前記３：２コンプレッサ
    段から出力される前記２つの２進数（Ｃｏ，Ｓ）に基づ
    いて前記総和の値が非負であるか否かを判定する非負判
    定段とを有することを特徴とする請求項１７記載の飽和
    演算装置。
19. 【請求項１９】 前記３入力比較器は複数個並列に設け
    られ、前記演算器の演算結果が複数の基準値で定められ
    る範囲を逸脱しているか否かを判定することを特徴とす
    る請求項１７記載の飽和演算装置。
20. 【請求項２０】 桁上げ伝搬保存又は冗長２進数の演算
    部と、前記演算部から出力される２つの２進数の加算又
    は減算を行う最終段演算器とからなり、２つの入力の乗
    算、あるいは３以上の入力を持つ複合演算を行う演算手
    段と、 前記最終段演算器に対して並列に設けられ、前記最終段
    演算器の演算結果が所定の基準値で定められる範囲を逸
    脱しているか否かを判定する３入力比較器と、 前記３入力比較器の判定結果に基づいて前記最終段演算
    器の演算結果と所定の飽和値のいずれか一方を選択して
    出力するセレクタとを備えたことを特徴とする飽和演算
    装置。
21. 【請求項２１】 前記３入力比較器は、ｎビット幅の３
    つの２進数（Ａ，Ｂ，Ｒｅｆ）を入力とし、その総和を
    ｎビット幅の２つの２進数（Ｃｏ，Ｓ）に変換して出力
    する３：２コンプレッサ段と、前記３：２コンプレッサ
    段から出力される前記２つの２進数（Ｃｏ，Ｓ）に基づ
    いて前記総和の値が非負であるか否かを判定する非負判
    定段とを有することを特徴とする請求項２０記載の飽和
    演算装置。
22. 【請求項２２】 前記３入力比較器は複数個並列に設け
    られ、前記最終段演算器の演算結果が複数の基準値で定
    められる範囲を逸脱しているか否かを判定することを特
    徴とする請求項２０記載の飽和演算装置。
23. 【請求項２３】 ２つの入力の加算又は減算を行い、そ
    の演算結果が所定の基準値で定められる範囲を逸脱して
    いるとき、その演算結果を所定の飽和値と置換して出力
    する飽和演算方法であって、 前記２つの入力の演算処理と、前記２つの入力の演算結
    果が所定の基準値で定められる範囲を逸脱しているか否
    かの判定処理とを並行して実行し、 前記判定処理の判定結果に基づいて前記演算処理の演算
    結果と前記飽和値のいずれか一方を選択して出力するこ
    とを特徴とする飽和演算方法。