JP3298119B2 - 零フラグ生成加減算器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、零フラグ生成回路をも
つ２入力加減算器に関し、特に少ない回路量で高速に零
フラグの生成行う回路に関するものである。

【０００２】

【従来の技術】例えば加減算命令の後に、加算あるいは
減算結果のフラグを用いて分岐判定を行う条件分岐命令
が続くような命令列の場合、高速処理のためには加減算
器の高速化のみならず、各フラグの生成の高速化をも図
る必要がある。このフラグの中で最も生成の時間を要す
るのが零フラグである。このように高速処理を行う上
で、加減算器の零フラグを高速に生成することは、益々
重要になってきている。

【０００３】零フラグは、演算結果の各桁がすべて０に
なった場合に１にセットされるものである。これを検出
するには、加減算結果が決定してから各桁すべてが０に
なっていることを検出する方法がある。

【０００４】また、高速な加減算器の零フラグ生成の方
法としては、例えば特開昭５５−８７２４３号がある。
この方法は各桁ごとに、加算時には加数と被加数が共に
零であることを、減算時には減数と被減数が等しいこと
を検出した中間結果を生成し、全桁についてこの中間結
果の論理積をとることで零フラグを高速に求めようとい
うものである。

【０００５】また、他の例としては、例えば特開昭６１
−４８０３８号がある。この方法は、２つの入力データ
が互いに１の補数の関係にあることを検出する手段と、
２つの入力データが互いに２の補数の関係にあることを
検出する手段とを設けてイニシャルキャリーの有無によ
り、２つの検出手段の結果を選択して零フラグを高速に
求めようというものである。

【０００６】

【発明が解決しようとする課題】しかしながら上記従来
例のうち、加減算結果が決定してから各桁すべてが０に
なっていることを検出する方法では、加減算結果が決定
してから結果の全桁の否定論理和を求めなければならな
いため、桁数が大きくなるに従い零フラグが生成される
までに時間が大きくなるという問題点を有していた。

【０００７】また、上記従来の第２の方法では、最下位
桁へのキャリー入力が考慮されていないことから、キャ
リーの加算を伴う場合には対応できないという問題点を
有していた。

【０００８】さらに、上記従来の第３の方法では、２つ
の入力データが互いに１の補数の関係にあることを検出
する手段と、２つの入力データが互いに２の補数の関係
にあることを検出する手段を必要とし、多くの論理回路
を必要とするため複雑になるという問題点を有してい
た。

【０００９】本発明は上記問題点に鑑み、加減算結果の
零フラグを簡単な回路で高速に生成する２進加減算器の
フラグ生成回路を提供するものである。

【００１０】

【課題を解決するための手段】上記問題点を解決するた
め、本発明の第１の零フラグ生成加減算器は、求めるべ
き演算による最上位桁からの第１の桁あふれを求める手
段と、前記求めるべき演算より１だけ小さい結果を求め
る演算による最上位桁からの第２の桁あふれを求める手
段と、前記第１の桁あふれ及び前記第２の桁あふれから
零フラグを検出する手段とを備えたものである。

【００１１】また、本発明の第２の零フラグ生成加減算
器は、２つのデータを入力とする桁上げ保存加減算器
と、この桁上げ保存加減算器に続き、最下位桁への桁上
げがある場合の最上位桁からの第１の桁あふれを求める
手段、及び最下位桁への桁上げがない場合の最上位桁か
らの第２の桁あふれを求める手段とを有する減算器と、
前記第１の桁あふれ及び前記第２の桁あふれから零フラ
グを検出する手段とを備えたものである。

【００１２】さらに、本発明の第３の零フラグ生成加減
算器は、２つのデータを入力とする桁上げ保存加減算器
と、この桁上げ保存加減算器に続き、最下位桁を基準と
した場合の最上位桁での桁上げ生成関数及び桁上げ伝搬
関数を求める手段を有する桁上げ先見減算器と、前記桁
上げ生成関数及び前記桁上げ伝搬関数から零フラグを検
出する手段とを備えたものである。

【００１３】

【作用】２つのｎ桁のデータを加算あるいは減算を行う
場合に求められる桁あふれの値と、この求める結果より
も１だけ小さいデータを求める場合の桁あふれの値とを
比較すると、求めるべき結果の下位ｎ桁が０になる場合
に異なり、求めるべき結果の下位ｎ桁が０でない場合に
は同じになる。したがって、求めるべき演算の桁あふれ
と、これより１だけ小さい結果を求める場合の桁あふれ
の２つの値から、簡単な論理により零フラグを生成する
ことができる。

【００１４】また、求めるべき演算結果より１だけ小さ
いデータを求める場合に、まず、２つの入力データを桁
上げ保存加減算により演算することにより、その最下位
桁にイニシャルキャリーを付加することができ、さら
に、次段の減算器において最下位桁に桁上げがある場合
と、ない場合について最上位桁からの桁あふれの値を求
めることができる。

【００１５】さらに、前述の減算器を桁上げ先見演算に
より行なう場合には、桁あふれの値が最下位桁を基準と
した場合の最上位桁での桁上げ生成関数および桁上げ伝
搬関数のみにより決定されるので、桁上げ生成関数およ
び前記桁上げ伝搬関数から前記零フラグを検出すること
ができる。

【００１６】

【実施例】

（実施例１）本発明の実施例を図を参照して説明する。
図１は、本発明の第１の実施例を示すブロック図であ
る。以下、図面を参照しながら説明する。この回路は、
共にｎ桁の被演算数Ａと演算数Ｂおよびイニシャルキャ
リーｃ-1を入力し、加算結果Ｒ＝Ａ＋（Ｂ＋ｃ-1）また
は減算結果Ｒ＝Ａ−（Ｂ＋ｃ-1）を求め、さらに演算結
果の零フラグを生成するものである。

【００１７】図１において、１０１および１０２は加減
算器であり、１０１はＡ＋（Ｂ＋ｃ-1）またはＡ−（Ｂ
＋ｃ-1）の演算を行ない、１０２はＡ＋（Ｂ＋ｃ-1）−
１またはＡ−（Ｂ＋ｃ-1）−１の演算を行なう。また、
１０３は零フラグ検出回路である。さらに、ｒ0nはＡ＋
（Ｂ＋ｃ-1）あるいはＡ−（Ｂ＋ｃ-1）の演算を行なっ
た場合の下位からｎ＋１桁目のデータであり、ｒ1nはＡ
＋（Ｂ＋ｃ-1）−１あるいはＡ−（Ｂ＋ｃ-1）−１の演
算を行なった場合の下位からｎ＋１桁目のデータであ
り、Ｚは零フラグ信号である。

【００１８】図１の回路の動作を簡単に説明すると、加
減算器１０１により入力されたＡとＢおよびイニシャル
キャリーｃ-1からＡ＋（Ｂ＋ｃ-1）またはＡ−（Ｂ＋ｃ
-1）を求め、同時に加減算器１０２によりこれらの求め
るべき値よりも１だけ小さい値Ａ＋（Ｂ＋ｃ-1）−１ま
たはＡ−（Ｂ＋ｃ-1）−１を求める。このとき、加減算
器１０１および１０２により求められる結果の下位から
ｎ＋１桁目のデータｒ0nおよびｒ1nを零フラグ検出回路
１０３に入力し零フラグ信号Ｚを出力する。

【００１９】図１のブロック図において加減算器１０１
は、加算結果Ｒ＝Ａ＋（Ｂ＋ｃ-1）または減算結果Ｒ＝
Ａ−（Ｂ＋ｃ-1）と、これらの演算を行なう場合の下位
からｎ＋１桁目のデータすなわちｒ0nを求め、さらに加
減算器１０２は、Ａ＋（Ｂ＋ｃ-1）−１またはＡ−（Ｂ
＋ｃ-1）−１の演算を行なう場合の下位からｎ＋１桁目
のデータすなわちｒ1nを求めている。簡単のために、Ａ
およびＢの桁数を２桁とし、加算あるいは減算を行なっ
た場合に存在しうる結果としては、（表１）に示すデー
タがある。

【００２０】

【表１】

【００２１】（表１）においては、１ずつインクリメン
トするように並べている。演算結果が零になり零フラグ
が検出されるのは、表１においてはｘとｙの場合であ
る。この場合に、ｘとｙより１だけ小さいデータはそれ
ぞれｘ’およびｙ’である。表から分かるように、ｘと
ｘ’およびｙとｙ’のｒ2の値をそれぞれ比較すると互
いに異なり、それ以外の場合には同じになっている。し
たがって、演算結果の零の検出を行なうには、求める演
算とそれより１だけ小さい演算を行なった場合の下位か
らｎ＋１桁目のそれぞれのデータｒ0nおよびｒ1nの排他
的論理和を求めることで実現できる。この排他的論理和
を求めることが零フラグ検出回路１０３の機能である。

【００２２】上記の説明で述べたｎ＋１桁目のデータ
は、入力データがｎ桁であるので、演算による桁あふれ
と考えることもできる。したがって、この桁あふれの信
号は桁上げ先見加減算器等を用いることにより高速に求
められ、２つの桁あふれの信号の排他的論理和を求める
ことにより、零フラグ検出を行なうことができる。ま
た、図１の加減算器１０２においては演算結果の全桁を
出力する必要がないので少ない回路量で構成できるのは
明かである。

【００２３】以上説明したように、図１の構成により零
フラグの検出を演算の２つの信号の排他的論理和から求
められるので高速に求めることができる。

【００２４】（実施例２）図２は、本発明の第２の実施
例を示すブロック図である。以下、図面を参照しながら
説明する。この回路は、図１のブロック図で示したもの
と同一の機能を有するものである。

【００２５】図２において、２０１は桁上げ保存加減算
器、２０２は減算器、２０３は零フラグ検出回路であ
る。また、a i および b i （i = 0,1, …, n -1）は
被演算数Ａおよび演算数Ｂの各桁の値、u i および v j
（i = 0,1, …, n 、j = 0,1,…, n -1）は桁上げ保存
加減算器２０１から減算器２０２に入力される桁上げ
（または桁借り）Ｕおよび和（または差）Ｖの各桁のデ
ータである。また、Ｒは加減算結果データでありｒi
（i = 0,1, …, n -1）を要素とする。さらに、ｒ0nお
よびｒ1nは、それぞれ減算器２０２の最下位桁に桁借り
がない場合とある場合の結果の下位からｎ＋１桁目のデ
ータであり、Ｚは零フラグ信号である。以下の説明で
は、減算時の桁借りも桁上げと表現し、差も和と表現す
ることにする。

【００２６】図２の回路の動作を簡単に説明すると、桁
上げ保存加減算器２０１により入力されたＡとＢを加算
あるいは減算し、各桁に対して桁上げｃと和ｓを求め、
減算器２０２に入力する。また、イニシャルキャリーｃ
-1が減算器２０２の最下位桁に入力される。減算器２０
２では、入力された桁上げｃと和ｓおよびイニシャルキ
ャリーｃ-1のデータから減算を行ない結果を出力する。
また、減算器２０２ではｒ0nおよびｒ1nを生成して出力
する。零フラグ検出回路２０３では、入力されたｒ0nお
よびｒ1nから零の検出を行ない零フラグ信号Ｚが出力さ
れる。

【００２７】図２の構成では、演算結果結果Ｒ＝Ａ±
（Ｂ＋ｃ-1）とこれより１だけ小さいＡ±（Ｂ＋ｃ-1）
−１を求める場合に、４入力加減算を行なうために、ま
ず、ＡとＢとの演算を桁上げ保存により行ない、各桁の
桁上げデータＵおよび和データＶとで表現し、イニシャ
ルキャリーｃ-1を桁上げデータＵの最下位桁に加え、最
後に減算器２０２の最下位への桁上げー１がある場合と
ない場合について結果を求めるように構成されている。

【００２８】以下に、図２の各回路の動作を詳細に説明
する。まず、桁上げ保存加減算器２０１について述べ
る。この回路は半加減算器等によって構成できる。すな
わち、演算が加算である場合には、半加算器として動作
し、減算の場合には半減算器として動作するようにすれ
ばよい。加算の場合にはイニシャルキャリーｃ-1が正の
値であり、さらに２つのデータの加算なので共に１の値
をもつ桁では正の桁あがりが生じるので、各桁で生成す
る桁上げｃは正のデータでなければならない。また、前
述のように次段の演算が減算でなければならないので、
桁上げｃあるいは和ｓのいずれか一方は負でなければな
らない。したがって、和ｓは負になるように生成しなけ
ればならない。すなわち、演算が加算の場合の入力ａi
およびｂiの組み合わせに対する桁上げｃaiおよび和ｓa
iは、（数１）を満足しなければならない。

【００２９】

【数１】

【００３０】またこの場合の真理値表を（表２）に示
す。

【００３１】

【表２】

【００３２】すなわち、ｃaiおよびｓaiの論理は（数
２）,（数３）で表される。

【００３３】

【数２】

【００３４】

【数３】

【００３５】ここで、◎は排他的論理和の演算を示す。
また、減算の場合にはイニシャルキャリーｃ-1が負の値
をとるので、各桁で生成するの桁上げｃは負のデータで
なければならない。また、前述のように次段の演算が減
算でなければならないので、桁上げｃあるいは和ｓのい
ずれか一方は負でなければならない。したがって、和ｓ
は正になるように生成しなければならない。すなわち、
演算が減算の場合の入力ａiおよびｂiの組み合わせに対
する桁上げｃsiおよび和ｓsiは、（数４）を満足しなけ
ればならない。

【００３６】

【数４】

【００３７】また、この場合の真理値表を（表３）に示
す。

【００３８】

【表３】

【００３９】すなわち、ｃsiおよびｓsiの論理は（数
５）,（数６）で表される。

【００４０】

【数５】

【００４１】

【数６】

【００４２】以上説明したような、半加減算器を入力デ
ータの桁数分配列した構成が桁上げ保存加減算器２０１
である。

【００４３】次に、減算器２０２について述べる。この
回路は、桁上げ保存加減算器２０１で求められた桁上げ
ｃiで構成された桁上げデータＵと和ｓiで構成された和
データＶのうち正の値をもつデータから負の値をもつデ
ータを減算するものである。前述の桁上げ保存加減算器
２０１の説明で述べたように、演算が加算の場合と減算
の場合で正のデータと負のデータが変わる。したがっ
て、加算である場合にはＵ−Ｖを演算し、減算の場合に
はＶ−Ｕを求める必要がある。この演算では、最下位桁
への桁上げが０の演算結果と、最下位桁への桁上げが１
の時の下位からｎ＋１桁目の値を求める。この加減算器
は、桁上げ先見あるいは桁上げ選択などにより構成で
き、加減算結果のｎ＋１桁目を優先的に高速に求めるよ
うにしたものである。

【００４４】また、零フラグ検出回路２０３の機能は、
図１で述べた零フラグ検出回路１０３と同様の機能であ
る。

【００４５】次に、この減算器の構成の例として桁上げ
先見減算器を用いる場合を考える。この場合の、各桁に
おける桁上げ生成関数ｇiおよび桁上げ伝搬関数ｐiは、
加算の場合に（表４）に示す真理値表のようになり、減
算の場合には表５に示す真理値表のようになる。（表
４）および（表５）にはあわせて中間和ｓiも示してい
る。また、（表４）および（表５）において０／１はど
ちらの値でもよいことを示している。

【００４６】

【表４】

【００４７】

【表５】

【００４８】したがって、（表４）および（表５）か
ら、SUBを演算が減算であるという信号とすれば、桁上
げ生成関数ｇi、桁上げ伝搬関数ｐiおよび中間和ｓiは
（数７）〜（数１０）で表される。

【００４９】

【数７】

【００５０】

【数８】

【００５１】または、

【００５２】

【数９】

【００５３】

【数１０】

【００５４】次に、桁上げ生成関数ｇi、jおよび桁上げ
伝搬関数ｐi,jを考える。ここで、（ｉ≧ｊ）であり、
ｇi,jはｊ桁目からｉ桁目までの加減算を行なった場合
に上位へ桁上がりが生成されることを表し、ｐi,jはｊ
桁目からｉ桁目までの加減算を行なった場合に、下位か
ら桁上がりがあった場合に上位へ桁上がりを伝搬するこ
とを表している。

【００５５】この定義から、ｉ≧ｊ≧ｋの関係を有する
ｉ，ｊ、ｋに対して（数１１）〜（数１４）が成り立
つ。すなわち、

【００５６】

【数１１】

【００５７】

【数１２】

【００５８】

【数１３】

【００５９】

【数１４】

【００６０】である。これらの式により、ある基準とな
る桁ｋから各々の桁ｉまでの桁上げ生成関数ｇi,kおよ
び桁上げ伝搬関数ｐi,kを求めることができる。すなわ
ち、加減算を行なう各々の桁から（数７）および（数
８）あるいは（数９）で表される桁上げ生成関数ｇiお
よび桁上げ伝搬関数ｐiを求め、（数１３）および（数
１４）を繰り返し用いてある基準となる桁ｋから各々の
桁ｉまでの桁上げ生成関数ｇi,kおよび桁上げ伝搬関数
ｐi,kを求めることができる。

【００６１】次に、桁上げ生成関数ｇi,jおよび桁上げ
伝搬関数ｐi,jの定義から、すべての桁の加算を考えた
ときのｉ桁目からｉ＋１桁目への桁上げｃiは（数１
５）で与えられる。

【００６２】

【数１５】

【００６３】したがって、（数１５）においてｊ＝０と
おけば、

【００６４】

【数１６】

【００６５】となり、（数１６）はｉ桁での桁上げを各
桁の桁上げ生成関数ｇi,0と桁上げ伝搬関数ｐi,0および
加減算時の最下位桁への桁上げｃ-1とにより求められる
ことを示している。また、最下位桁への桁上げｃ-1がな
い場合の桁上げｃiをｃ0iとし、桁上げのある場合の桁
上げｃiをｃ1iとすれば、（数１７）,（数１８）とな
る。

【００６６】

【数１７】

【００６７】

【数１８】

【００６８】したがって、演算結果の各桁の値は、桁上
げｃ0i-1あるいはｃ1i-1と中間和ｓiから次式により求
めることができる。すなわち、最下位桁への桁上げがな
い場合の演算結果の各桁の値をｒ0iとし、桁上げのある
場合にｒ1iとすれば、（数１９）,（数２０）となる。

【００６９】

【数１９】

【００７０】

【数２０】

【００７１】次に、零フラグＺの検出を考える。零フラ
グＺは前述の第１の実施例で述べたように、求める演算
とそれより１だけ小さい演算を行なった場合の下位から
ｎ＋１桁目のそれぞれのデータｒ0nおよびｒ1nの排他的
論理和を求めることで実現できる。したがって、零フラ
グＺは、（数１７）から（数２０）を用いることによ
り、

【００７２】

【数２１】

【００７３】となる。したがって、（数２１）は、最下
位桁への桁上げがある場合とない場合との、２つの最上
位桁からの演算による桁上げの値ｃ0n-1およびｃ1n-1の
排他的論理和を求めることにより零フラグの検出ができ
ることを示しており、さらに桁上げ先見演算を行なう場
合の、最下位桁を基準桁とした場合の最上位桁での桁上
げ生成関数ｇn-1,0と桁上げ伝搬関数ｐn-1,0とから、簡
単な論理により求められることを示している。

【００７４】以上述べたようにして、桁数ｎを８として
論理を構成した場合の論理回路を図３に示す。図３にお
いて、３０１は図２における桁上げ保存加減算器２０１
に対応し、３０２は図２における減算器に対応し、３０
３は図２における零フラグ検出回路に相当する。また、
この図では演算の桁あふれのフラグとしてｃoutも求め
ている。このｃoutは前述の演算結果のｎ＋１桁目の値
ｒ0nと同一のものであり、これを求める場合には、被演
算数および演算数が負である場合を考慮して、ｎ＋１桁
目に符号拡張を行なって計算している。この桁あふれの
フラグを必要としない場合には、この回路を削除しても
よい。また、この回路においては、各桁の桁上げ伝搬関
数として（８）式で表されるもので構成しているが、
（９）式を用いる場合にも容易に構成できる。図３の回
路において、論理ゲート３０３、３０４、３０５、３０
６、３０７は、零フラグ検出のために付加したものであ
り、通常の桁上げ先見加減算器にわずかの回路を付加す
ることで零フラグの検出ができることがわかる。なお、
この論理構成は一例を示すものでありさらに異なる論理
を用いても構成できる。

【００７５】以上説明したように図２あるいは図３の構
成を用いることにより、イニシャルキャリーを簡単に付
加でき、さらにわずかな回路を付加することにより零フ
ラグの検出を高速に行なうことができる。また、以上の
説明では、例として桁上げ先見演算器を用いて説明した
が、他の方法例えば桁上げ選択等の方法によっても高速
に桁あふれの信号を求めることができ、同様の効果を得
ることができる。

【００７６】以上の説明では、イニシャルキャリーを入
力するような構成について述べたが、必要ない場合につ
いては容易に削除できることは明かである。

【００７７】

【発明の効果】以上のように本発明は、イニシャルキャ
リーの演算を含めて、求めるべき演算を行なう場合と、
この演算より１だけ小さい結果を求める場合とについ
て、２つの最上位桁からの桁あふれの値から簡単な論理
により零フラグを検出することができるので、高速な処
理が可能となる。また、求めるべき演算を、桁上げ保存
加減算とこれに続く桁上げ先見減算を行なう構成とする
ことにより、最下位桁を基準桁とした場合の最上位桁で
の桁上げ生成関数と桁上げ伝搬関数とから、簡単な論理
により零フラグを検出することができるので、わずかの
回路の増加で高速な零フラグの検出が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における零フラグ生成回
路をもつ加減算器のブロック図

【図２】本発明の第２の実施例における零フラグ生成回
路をもつ加減算器のブロック図

【図３】本発明の第２の実施例を論理回路で構成した場
合の零フラグ生成回路をもつ加減算器の論理回路図

【符号の説明】

１０１,１０２ 加減算器 １０３,２０３,３０３ 零フラグ検出回路 ２０１ 桁上げ保存加減算器 ２０２,３０２ 減算器 ３０１ 桁上げ保存加減算器

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】入力された２つのデータを加算あるいは減
   算を行ない、結果が零であることを示す零フラグを検出
   する加減算器において、求めるべき演算による最上位桁
   からの第１の桁あふれを求める手段と、前記求めるべき
   演算より１だけ小さい結果を求める演算による最上位桁
   からの第２の桁あふれを求める手段と、前記第１の桁あ
   ふれ及び前記第２の桁あふれから前記零フラグを検出す
   る手段とを備えた零フラグ生成加減算器。
2. 【請求項２】入力された２つのデータを加算あるいは減
   算を行ない、結果が零であることを示す零フラグを検出
   する加減算器において、 前記２つのデータを入力とする桁上げ保存加減算器と、 この桁上げ保存加減算器に続き、最下位桁への桁上げが
   ある場合の最上位桁からの第１の桁あふれを求める手段
   と、最下位桁への桁上げがない場合の最上位桁からの第
   ２の桁あふれを求める手段とを有する減算器と、 前記第１の桁あふれ及び前記第２の桁あふれから前記零
   フラグを検出する手段とを備えた零フラグ生成加減算
   器。
3. 【請求項３】請求項２記載の桁上げ保存加減算器に続く
   減算器の最下位桁の入力に、イニシャルキャリーを入力
   することを特徴とする零フラグ生成加減算器。
4. 【請求項４】請求項２記載の桁上げ保存加減算器は、演
   算が加算である場合に桁上げを正、和を負となるように
   構成し、演算が減算である場合に桁上げを負、和を正と
   なるように構成することを特徴とする零フラグ生成加減
   算器。
5. 【請求項５】入力された２つのデータを加算あるいは減
   算を行ない、結果が零であることを示す零フラグを検出
   する加減算器において、 前記２つのデータを入力とする桁上げ保存加減算器と、
   この桁上げ保存加減算器に続き、最下位桁を基準とした
   場合の最上位桁での桁上げ生成関数及び桁上げ伝搬関数
   を求める手段を有する桁上げ先見減算器と、前記桁上げ
   生成関数及び前記桁上げ伝搬関数から前記零フラグを検
   出する手段とを備えた零フラグ生成加減算器。
6. 【請求項６】請求項５記載の桁上げ保存加減算器に続く
   減算器の最下位桁の入力に、イニシャルキャリーを入力
   することを特徴とする零フラグ生成加減算器。
7. 【請求項７】請求項５記載の桁上げ保存加減算器は、演
   算が加算である場合に桁上げを正、和を負となるように
   構成し、演算が減算である場合に桁上げを負、和を正と
   なるように構成することを特徴とする零フラグ生成加減
   算器。