JP3370688B2 - 加算器のフラグ生成回路 - Google Patents
加算器のフラグ生成回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、２入力加算器における
フラグ生成回路に関し、特にキャリー先見回路の内部信
号を利用して零フラグの生成および条件分岐の判定を高
速に行う回路に関するものである。
フラグ生成回路に関し、特にキャリー先見回路の内部信
号を利用して零フラグの生成および条件分岐の判定を高
速に行う回路に関するものである。
【０００２】
【従来の技術】例えば加算命令の後に、加算結果を反映
したフラグを用いて分岐判定を行う条件分岐命令が続く
ような命令列の場合、高速処理のためには加算器の高速
化のみならず、各フラグの生成、そして生成されたフラ
グによる分岐判定の高速化をも図る必要がある。このフ
ラグの中で最も生成の遅れるのが零フラグである。この
ように高速処理を行う上で、加算器の零フラグを高速に
生成することは、益々重要になってきている。
したフラグを用いて分岐判定を行う条件分岐命令が続く
ような命令列の場合、高速処理のためには加算器の高速
化のみならず、各フラグの生成、そして生成されたフラ
グによる分岐判定の高速化をも図る必要がある。このフ
ラグの中で最も生成の遅れるのが零フラグである。この
ように高速処理を行う上で、加算器の零フラグを高速に
生成することは、益々重要になってきている。
【０００３】高速な加算器の零フラグ生成の方法として
は、例えば特開昭５５−８７２４３号がある。この方法
は各桁ごとに、加算時には加数と被加数が共に零である
ことを減算時には減数と被減数が等しいことを検出する
加算の中間結果を生成し、全桁についてこの中間結果の
論理積をとることで零フラグを高速に求めようというも
のである。
は、例えば特開昭５５−８７２４３号がある。この方法
は各桁ごとに、加算時には加数と被加数が共に零である
ことを減算時には減数と被減数が等しいことを検出する
加算の中間結果を生成し、全桁についてこの中間結果の
論理積をとることで零フラグを高速に求めようというも
のである。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
方法では、最下位桁へのキャリー入力が考慮されていな
いことから、キャリーの加算を伴う場合には対応できな
いという問題点を有していた。
方法では、最下位桁へのキャリー入力が考慮されていな
いことから、キャリーの加算を伴う場合には対応できな
いという問題点を有していた。
【０００５】本発明は上記問題点に鑑み、加算器の加算
出力が確定する時点よりも早い時点で加算器の零フラグ
の生成を行える、２進加算器のフラグ生成回路を提供す
るものである。
出力が確定する時点よりも早い時点で加算器の零フラグ
の生成を行える、２進加算器のフラグ生成回路を提供す
るものである。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の加算器のフラグ生成回路は、ｎ桁２入力加
算器において、入力の各桁毎に２入力の論理積で定義さ
れるキャリー生成関数と入力の各桁毎に２入力の排他的
論理和で定義されるキャリー伝搬関数と各桁毎の否定論
理和とを生成するＰＧ生成回路と、前記各桁毎のキャリ
ー生成関数とキャリー伝搬関数と最下位桁へのキャリー
とを入力としキャリーフラグを生成するキャリー先見回
路と、前記キャリー先見回路で生成される内部信号であ
る、（数１）で示される論理信号と前記各桁毎の否定論
理和と前記最下位桁へのキャリーとを入力とし、（数
４）で示される零フラグを生成する零検出回路とを備え
たものである。
めに本発明の加算器のフラグ生成回路は、ｎ桁２入力加
算器において、入力の各桁毎に２入力の論理積で定義さ
れるキャリー生成関数と入力の各桁毎に２入力の排他的
論理和で定義されるキャリー伝搬関数と各桁毎の否定論
理和とを生成するＰＧ生成回路と、前記各桁毎のキャリ
ー生成関数とキャリー伝搬関数と最下位桁へのキャリー
とを入力としキャリーフラグを生成するキャリー先見回
路と、前記キャリー先見回路で生成される内部信号であ
る、（数１）で示される論理信号と前記各桁毎の否定論
理和と前記最下位桁へのキャリーとを入力とし、（数
４）で示される零フラグを生成する零検出回路とを備え
たものである。
【０００７】
【作用】ｎ桁の加算器において、キャリーフラグＣn-1
は、（数２）によって求まる。
は、（数２）によって求まる。
【０００８】
【数２】
【０００９】ただし、Ｇi はキャリー生成関数、Ｐi は
キャリー伝搬関数であって、それぞれ（数３）で表さ
れ、ＰＧ生成回路で生成される。
キャリー伝搬関数であって、それぞれ（数３）で表さ
れ、ＰＧ生成回路で生成される。
【００１０】
【数３】
【００１１】また、Ｃ-1は最下位桁へのキャリーであ
る。ここで、Ｐi・Ｇi はＰi とＧi の論理積を、Ｐi
＋Ｇi はＰi とＧi の論理和を、ａi （ｉ＝０〜ｎ−
２）は被加数のｉ桁目を、ｂi （ｉ＝０〜ｎ−２）は加
数のｉ桁目を示す。このキャリーフラグＣn-1 は、キャ
リー先見回路を用いて高速に生成される。
る。ここで、Ｐi・Ｇi はＰi とＧi の論理積を、Ｐi
＋Ｇi はＰi とＧi の論理和を、ａi （ｉ＝０〜ｎ−
２）は被加数のｉ桁目を、ｂi （ｉ＝０〜ｎ−２）は加
数のｉ桁目を示す。このキャリーフラグＣn-1 は、キャ
リー先見回路を用いて高速に生成される。
【００１２】また零フラグは、加算出力がすべて零のと
き１となることから（数４）によって求まる。
き１となることから（数４）によって求まる。
【００１３】
【数４】
【００１４】ただし、Ｓi （ｉ＝０〜ｎ−１）はｉ桁目
の加算出力を示し、ＸＳi はＳi の論理否定を示す。
の加算出力を示し、ＸＳi はＳi の論理否定を示す。
【００１５】ここで、キャリーフラグの式と零フラグの
式を比較すると、下線部の論理において一致がみられ
る。また零フラグの式中のＸＰｉ・ＸＧｉ（ｉ＝０〜ｎ
−２）の項は、（数５）のように簡単に求められる。
式を比較すると、下線部の論理において一致がみられ
る。また零フラグの式中のＸＰｉ・ＸＧｉ（ｉ＝０〜ｎ
−２）の項は、（数５）のように簡単に求められる。
【００１６】
【数５】
【００１７】本発明は、上記した構成によって、２入力
加算器の入力の各桁の論理否定和と、一致する論理部分
をキャリー先見回路の内部信号を用いて零フラグを生成
することで、少ない回路量の増加でキャリーフラグと同
様、高速に零フラグを生成できることとなる。
加算器の入力の各桁の論理否定和と、一致する論理部分
をキャリー先見回路の内部信号を用いて零フラグを生成
することで、少ない回路量の増加でキャリーフラグと同
様、高速に零フラグを生成できることとなる。
【００１８】
（実施例１）以下、本発明の一実施例の零フラグ生成回
路について、図面を参照しながら説明する。以下の説明
で用いる図面中の同一の数字および文字は、全図面を通
じて同じ要素を示す。
路について、図面を参照しながら説明する。以下の説明
で用いる図面中の同一の数字および文字は、全図面を通
じて同じ要素を示す。
【００１９】図１は、本発明の実施例における零フラグ
生成回路のブロック図を示すものである。図１におい
て、１−ａ、１−ｂは入力制御部、２はキャリー先見回
路付き２入力２進加算器であって、それぞれの入力に入
力制御部１−ａ、１−ｂの出力する演算データＡ１３、
演算データＢ１４と、最下位桁へのキャリー１５が与え
られる。また出力として、２進加算出力Ｓ１６と、演算
結果を反映した零フラグ１７とキャリーフラグ１８を出
力する。３はＰＳＲ（Processor Status Register ）３
であって、零フラグ１７とキャリーフラグ１８を入力し
これを保持する。４はキャリー制御回路であって、ＰＳ
Ｒ３の出力するキャリー１９と演算制御線１０を入力と
する。加算／減算の演算モードは、入力制御部１−ｂと
キャリー制御部４に入力された演算制御線１０によって
制御され、減算時には入力データＢ（減数）１２とキャ
リー１９を反転（１の補数）し加算器２に与える。入力
制御部１−ａは、加算／減算にかかわらず入力データＡ
１１を演算データＡ１３として出力し加算器２に与え
る。５はＰＧ生成回路であって、演算データＡ１３、演
算データＢ１４を入力とし各桁毎にキャリー生成関数Ｇ
i 、キャリー伝搬関数Ｐi と２入力の否定論理和をとっ
た関数Ｚi を生成し、ＰＧ出力関数２０として出力す
る。６はキャリー先見回路、７は零検出回路であって、
それぞれＰＧ生成回路５の出力するＰＧ出力関数２０と
キャリー１５を入力する。零検出回路７はキャリー先見
回路６の内部信号２１をも入力とする。零検出回路７は
零フラグ１７を、キャリー先見回路６はキャリーフラグ
１８をそれぞれ生成し、ＰＳＲ３に出力する。
生成回路のブロック図を示すものである。図１におい
て、１−ａ、１−ｂは入力制御部、２はキャリー先見回
路付き２入力２進加算器であって、それぞれの入力に入
力制御部１−ａ、１−ｂの出力する演算データＡ１３、
演算データＢ１４と、最下位桁へのキャリー１５が与え
られる。また出力として、２進加算出力Ｓ１６と、演算
結果を反映した零フラグ１７とキャリーフラグ１８を出
力する。３はＰＳＲ（Processor Status Register ）３
であって、零フラグ１７とキャリーフラグ１８を入力し
これを保持する。４はキャリー制御回路であって、ＰＳ
Ｒ３の出力するキャリー１９と演算制御線１０を入力と
する。加算／減算の演算モードは、入力制御部１−ｂと
キャリー制御部４に入力された演算制御線１０によって
制御され、減算時には入力データＢ（減数）１２とキャ
リー１９を反転（１の補数）し加算器２に与える。入力
制御部１−ａは、加算／減算にかかわらず入力データＡ
１１を演算データＡ１３として出力し加算器２に与え
る。５はＰＧ生成回路であって、演算データＡ１３、演
算データＢ１４を入力とし各桁毎にキャリー生成関数Ｇ
i 、キャリー伝搬関数Ｐi と２入力の否定論理和をとっ
た関数Ｚi を生成し、ＰＧ出力関数２０として出力す
る。６はキャリー先見回路、７は零検出回路であって、
それぞれＰＧ生成回路５の出力するＰＧ出力関数２０と
キャリー１５を入力する。零検出回路７はキャリー先見
回路６の内部信号２１をも入力とする。零検出回路７は
零フラグ１７を、キャリー先見回路６はキャリーフラグ
１８をそれぞれ生成し、ＰＳＲ３に出力する。
【００２０】以下、図１の動作を説明する。ここでの説
明は、４ビットの加算器（ｎ＝４）を例に行う。加算器
２において、加算時のキャリーフラグ１８（＝Ｃ3 ）は
（数６）で与えられる。
明は、４ビットの加算器（ｎ＝４）を例に行う。加算器
２において、加算時のキャリーフラグ１８（＝Ｃ3 ）は
（数６）で与えられる。
【００２１】
【数６】
【００２２】ここで、Ｇi はキャリー生成関数、Ｐi は
キャリー伝搬関数であってそれぞれ、（数３）で求める
ことができる。
キャリー伝搬関数であってそれぞれ、（数３）で求める
ことができる。
【００２３】また、Ｃ-1は最下位桁へのキャリー１５で
ある。ただし、ａi 、ｂi は演算データＡ１３、演算デ
ータＢ１４の各ビットのデータを、ａi ・ｂi はａi と
ｂiの論理積を、ａi ＋ｂi はａi とｂi の論理和を、
ａi xor ｂiはａi とｂi の排他的論理和を示す。
ある。ただし、ａi 、ｂi は演算データＡ１３、演算デ
ータＢ１４の各ビットのデータを、ａi ・ｂi はａi と
ｂiの論理積を、ａi ＋ｂi はａi とｂi の論理和を、
ａi xor ｂiはａi とｂi の排他的論理和を示す。
【００２４】減算時には、入力データＢ（減数）１２と
キャリー（ボロー）１９を反転（１の補数）して加算器
２に与えることにより、加算時と同様（数６）でキャリ
ー（ボロー）フラグ１８を得ることができる。この加算
／減算の制御は、演算制御線１０によって行われる。よ
って、以下の説明は加算の場合について述べる。
キャリー（ボロー）１９を反転（１の補数）して加算器
２に与えることにより、加算時と同様（数６）でキャリ
ー（ボロー）フラグ１８を得ることができる。この加算
／減算の制御は、演算制御線１０によって行われる。よ
って、以下の説明は加算の場合について述べる。
【００２５】また、零フラグ１７は、各ビットのキャリ
ー生成関数Ｇi 、キャリー伝搬関数Ｐi を用いて（数
７）のように表せる。
ー生成関数Ｇi 、キャリー伝搬関数Ｐi を用いて（数
７）のように表せる。
【００２６】
【数７】
【００２７】ここで、キャリーフラグの（数６）と零フ
ラグ１７の（数７）の第３項目に注目してみる。（数
６）の第３項目つまりＧ1 ・Ｐ3 ・Ｐ2は、第１桁目で
キャリーが発生しこれが上位桁へ伝搬することを示して
おり、（数７）の第３項目つまりＧ1 ・Ｐ3 ・Ｐ2 ・Ｘ
Ｇ0・ＸＰ0は、最下位桁へのキャリーがない場合で第０
桁目の２入力が共に零でかつ第１桁目でキャリーが発生
し上位桁へ伝搬することで演算結果が零になることを示
している。また（数６）と（数７）を比較すると、各項
の下線部の論理がそれぞれ一致していることが分かる。
また、（数７）において下線部以外の項ＸＧi ・ＸＰi
（ｉ＝０〜２） は、（数５）のように２入力の否定論
理和をとればよく、ＰＧ生成回路においてＰi 、Ｇi 同
様簡単に求めることができる。
ラグ１７の（数７）の第３項目に注目してみる。（数
６）の第３項目つまりＧ1 ・Ｐ3 ・Ｐ2は、第１桁目で
キャリーが発生しこれが上位桁へ伝搬することを示して
おり、（数７）の第３項目つまりＧ1 ・Ｐ3 ・Ｐ2 ・Ｘ
Ｇ0・ＸＰ0は、最下位桁へのキャリーがない場合で第０
桁目の２入力が共に零でかつ第１桁目でキャリーが発生
し上位桁へ伝搬することで演算結果が零になることを示
している。また（数６）と（数７）を比較すると、各項
の下線部の論理がそれぞれ一致していることが分かる。
また、（数７）において下線部以外の項ＸＧi ・ＸＰi
（ｉ＝０〜２） は、（数５）のように２入力の否定論
理和をとればよく、ＰＧ生成回路においてＰi 、Ｇi 同
様簡単に求めることができる。
【００２８】下線部の論理をそれぞれ、（数８）
【００２９】
【数８】
【００３０】と置き、各桁の否定論理和Ｘａi ・Ｘｂi
をＺi と置けば、零フラグの（数７）は、（数９）とな
る。
をＺi と置けば、零フラグの（数７）は、（数９）とな
る。
【００３１】
【数９】
【００３２】次に、キャリーフラグ１８と零フラグ１７
を生成する回路について、図２を用いて説明する。図２
は、零フラグの生成を説明する加算器２の構成を示すブ
ロック図である。ＰＧ生成回路５は、演算データＡ１
３、演算データＢ１４を入力とし、各桁毎のキャリー生
成関数Ｇi 、キャリー伝搬関数Ｐiと各桁の論理否定和
をとった関数Ｚi を生成し、ＰＧ出力関数２０として出
力する。キャリー先見回路６は、最下位桁へのキャリー
１５とＰＧ出力関数２０のうちキャリー生成関数Ｇi と
キャリー伝搬関数Ｐi を入力し、キャリーフラグ１８と
内部信号２１（Ｕ、Ｖ、Ｗ、ＢＰ・Ｃ-1）を出力する。
７は零フラグ生成回路であって、最下位桁へのキャリー
１５とキャリー先見回路６の出力する内部信号２１とＰ
Ｇ生成回路５の出力するＰＧ出力関数２０の一部である
キャリー伝搬関数Ｐ3を論理否定したＸＰ3と前述の関数
Ｚi（i=0〜2）を入力し零フラグ１７を出力する。
を生成する回路について、図２を用いて説明する。図２
は、零フラグの生成を説明する加算器２の構成を示すブ
ロック図である。ＰＧ生成回路５は、演算データＡ１
３、演算データＢ１４を入力とし、各桁毎のキャリー生
成関数Ｇi 、キャリー伝搬関数Ｐiと各桁の論理否定和
をとった関数Ｚi を生成し、ＰＧ出力関数２０として出
力する。キャリー先見回路６は、最下位桁へのキャリー
１５とＰＧ出力関数２０のうちキャリー生成関数Ｇi と
キャリー伝搬関数Ｐi を入力し、キャリーフラグ１８と
内部信号２１（Ｕ、Ｖ、Ｗ、ＢＰ・Ｃ-1）を出力する。
７は零フラグ生成回路であって、最下位桁へのキャリー
１５とキャリー先見回路６の出力する内部信号２１とＰ
Ｇ生成回路５の出力するＰＧ出力関数２０の一部である
キャリー伝搬関数Ｐ3を論理否定したＸＰ3と前述の関数
Ｚi（i=0〜2）を入力し零フラグ１７を出力する。
【００３３】零フラグの（数７）の下線部の論理を、キ
ャリー先見回路６の内部信号２１（Ｕ、Ｖ、Ｗ、ＢＰ・
Ｃ-1）を利用して求めれば、少ない回路量の増加でキャ
リーフラグ１８と同様に零フラグ１７の生成を高速に行
える。
ャリー先見回路６の内部信号２１（Ｕ、Ｖ、Ｗ、ＢＰ・
Ｃ-1）を利用して求めれば、少ない回路量の増加でキャ
リーフラグ１８と同様に零フラグ１７の生成を高速に行
える。
【００３４】以上のように、本実施例によれば零フラグ
１７の生成は、図２のようにゲート通過段数的にはキャ
リーフラグ１８より高々１段程度の増加で求めることが
できる。
１７の生成は、図２のようにゲート通過段数的にはキャ
リーフラグ１８より高々１段程度の増加で求めることが
できる。
【００３５】図１、図２では、キャリー先見回路付き４
ビット加算器について説明したが、語長の長い加算の場
合を図３、図４を用いて説明する。図３は、下位桁側加
算器のキャリー先見回路で生成したキャリーを、上位桁
側加算器のキャリー入力に接続することで、各加算器間
のキャリーをリップルキャリー方式で伝搬させる多語長
加算器のブロック図を、図４は、２段のブロックキャリ
ー先見方式を用いた多語長加算器のブロック図を示す。
ビット加算器について説明したが、語長の長い加算の場
合を図３、図４を用いて説明する。図３は、下位桁側加
算器のキャリー先見回路で生成したキャリーを、上位桁
側加算器のキャリー入力に接続することで、各加算器間
のキャリーをリップルキャリー方式で伝搬させる多語長
加算器のブロック図を、図４は、２段のブロックキャリ
ー先見方式を用いた多語長加算器のブロック図を示す。
【００３６】まず、図３について説明する。各加算器内
のキャリー生成はキャリー先見回路で生成する。各加算
器間のキャリーの伝搬は、下位桁側加算器のキャリー出
力Ｃo を、上位桁側加算器のキャリー入力Ｃinに接続す
ることで、リップルキャリー方式で伝搬させている。ま
た、キャリー出力Ｃoと共に零検出出力Ｚo が下位桁側
加算器から出力され、上位桁側加算器の零検出入力Ｚin
に入力されている。零フラグの式（数７）と下位桁側か
ら入力される零検出入力Ｚinとの論理積をとることで、
各加算器での零検出出力が得られる。（数１０）に最下
位桁加算器での零検出出力の論理式を示す。このように
語長の長い加算においてもキャリーフラグと同程度のゲ
ート通過段数で高速に零フラグの生成が行える。
のキャリー生成はキャリー先見回路で生成する。各加算
器間のキャリーの伝搬は、下位桁側加算器のキャリー出
力Ｃo を、上位桁側加算器のキャリー入力Ｃinに接続す
ることで、リップルキャリー方式で伝搬させている。ま
た、キャリー出力Ｃoと共に零検出出力Ｚo が下位桁側
加算器から出力され、上位桁側加算器の零検出入力Ｚin
に入力されている。零フラグの式（数７）と下位桁側か
ら入力される零検出入力Ｚinとの論理積をとることで、
各加算器での零検出出力が得られる。（数１０）に最下
位桁加算器での零検出出力の論理式を示す。このように
語長の長い加算においてもキャリーフラグと同程度のゲ
ート通過段数で高速に零フラグの生成が行える。
【００３７】
【数１０】
【００３８】ただし、最下位桁加算器のＺinには常に１
が入力されて最上位桁加算器の零検出出力が零フラグ１
７となる。
が入力されて最上位桁加算器の零検出出力が零フラグ１
７となる。
【００３９】次に、図４に示した２段のブロックキャリ
ー先見方式において、各ブロックの桁数を４ビットと
し、４ブロックに分割して１６ビットの加算器を構成し
た場合について述べる。図４において、ＰＧ生成回路５
で生成されたＰＧ出力関数２０はブロックＰＧ生成回路
８に出力される。ブロックＰＧ生成回路８において、ブ
ロックキャリー生成関数ＢＧi 、ブロックキャリー伝搬
関数ＢＰi 、ブロックの２入力が共に零であることを示
す関数ＢＺi 、ブロックの２入力が共に零でなくかつブ
ロックでの演算結果が零であることを示す関数ＢＹi が
生成され、ブロックＰＧ出力関数２２として零検出回路
７とブロックキャリー先見回路９に出力される。９はブ
ロックキャリー先見回路でブロックＰＧ出力関数２２と
キャリーＣin１５より、キャリーＣ3 、Ｃ7 、Ｃ11とキ
ャリーフラグ１８を生成する。７は零検出回路であって
ブロックＰＧ出力関数２２とキャリーＣin１５より零フ
ラグ１７を生成し出力する。
ー先見方式において、各ブロックの桁数を４ビットと
し、４ブロックに分割して１６ビットの加算器を構成し
た場合について述べる。図４において、ＰＧ生成回路５
で生成されたＰＧ出力関数２０はブロックＰＧ生成回路
８に出力される。ブロックＰＧ生成回路８において、ブ
ロックキャリー生成関数ＢＧi 、ブロックキャリー伝搬
関数ＢＰi 、ブロックの２入力が共に零であることを示
す関数ＢＺi 、ブロックの２入力が共に零でなくかつブ
ロックでの演算結果が零であることを示す関数ＢＹi が
生成され、ブロックＰＧ出力関数２２として零検出回路
７とブロックキャリー先見回路９に出力される。９はブ
ロックキャリー先見回路でブロックＰＧ出力関数２２と
キャリーＣin１５より、キャリーＣ3 、Ｃ7 、Ｃ11とキ
ャリーフラグ１８を生成する。７は零検出回路であって
ブロックＰＧ出力関数２２とキャリーＣin１５より零フ
ラグ１７を生成し出力する。
【００４０】最下位ブロックのブロックキャリー生成関
数ＢＧ0 と、ブロックキャリー伝搬関数ＢＰ0 は、（数
１１）であり、他ブロックのブロックキャリー生成関数
ＢＧi （ｉ＝１〜３）、ブロックキャリー伝搬関数ＢＰ
i （ｉ＝１〜３）でも同様の論理式で求まる。
数ＢＧ0 と、ブロックキャリー伝搬関数ＢＰ0 は、（数
１１）であり、他ブロックのブロックキャリー生成関数
ＢＧi （ｉ＝１〜３）、ブロックキャリー伝搬関数ＢＰ
i （ｉ＝１〜３）でも同様の論理式で求まる。
【００４１】
【数１１】
【００４２】またキャリーフラグは、（数１２）で求め
られる。
られる。
【００４３】
【数１２】
【００４４】同様に最下位ブロックにおける零フラグを
表わす式（数９）を、（数１３）
表わす式（数９）を、（数１３）
【００４５】
【数１３】
【００４６】のように変形し、最下位ブロックの関数Ｂ
Ｚ0 、関数ＢＹ0 を（数１４）
Ｚ0 、関数ＢＹ0 を（数１４）
【００４７】
【数１４】
【００４８】と置けば零フラグの式は、（数１５）とな
る。
る。
【００４９】
【数１５】
【００５０】ここでもＢＹi （ｉ＝０〜３）は、ブロッ
クキャリー生成関数ＢＧi を生成する際の内部信号Ｕ、
Ｖ、Ｗなどを利用して生成することで、少ない回路量の
増加で高速に求めることができる。
クキャリー生成関数ＢＧi を生成する際の内部信号Ｕ、
Ｖ、Ｗなどを利用して生成することで、少ない回路量の
増加で高速に求めることができる。
【００５１】つまり、本方式は語長の長い加算器におい
ても適用可能であり、少ない回路量の増加で高速な零フ
ラグの生成が行える。
ても適用可能であり、少ない回路量の増加で高速な零フ
ラグの生成が行える。
【００５２】（実施例２）ここでは、条件分岐命令にお
ける分岐条件の成立／不成立の判定を高速に実行する回
路について説明する。（表１）に、分岐条件とその判定
論理式を示した。条件分岐の判定において最も処理時間
を要するのが、他のフラグに比べ生成に時間のかかる零
フラグを用いる”Branch on Less or Equal,Unsigned”
（以下BLEUと呼ぶ）と、”Branch on Less or Equal ”
である。
ける分岐条件の成立／不成立の判定を高速に実行する回
路について説明する。（表１）に、分岐条件とその判定
論理式を示した。条件分岐の判定において最も処理時間
を要するのが、他のフラグに比べ生成に時間のかかる零
フラグを用いる”Branch on Less or Equal,Unsigned”
（以下BLEUと呼ぶ）と、”Branch on Less or Equal ”
である。
【００５３】ここでは、BLEUの判定を高速に実行する回
路について図５を用いて説明する。図５において、２３
は分岐判定回路であって、キャリー先見回路６の内部信
号２１（Ｕ,Ｖ,Ｗ,ＢＰ・Ｃ-1）と零検出回路７の内部
信号２４とＰＧ生成関数２０の一部であるＧ３を入力
し、分岐判定結果ＢＬＥＵ２５を出力する。ＢＬＥＵの
分岐判定は、（表１）のようにキャリーフラグと零フラ
グの論理和をとることで行える。零フラグの（数７）と
キャリーフラグの（数６）の論理和をとると、（数１
６）となる。
路について図５を用いて説明する。図５において、２３
は分岐判定回路であって、キャリー先見回路６の内部信
号２１（Ｕ,Ｖ,Ｗ,ＢＰ・Ｃ-1）と零検出回路７の内部
信号２４とＰＧ生成関数２０の一部であるＧ３を入力
し、分岐判定結果ＢＬＥＵ２５を出力する。ＢＬＥＵの
分岐判定は、（表１）のようにキャリーフラグと零フラ
グの論理和をとることで行える。零フラグの（数７）と
キャリーフラグの（数６）の論理和をとると、（数１
６）となる。
【００５４】
【数１６】
【００５５】となる。（数１６）式の論理を実現するの
が分岐判定回路２３である。分岐判定回路２３は、キャ
リー先見回路６の内部信号Ｕ，Ｖ，Ｗ，ＢＰ・Ｃ-1と零
検出回路７の内部信号２４と最上位桁のキャリー生成関
数Ｇ3とを入力とすることで（数１６）の論理を実現す
る。ここで（数１６）の下線部の論理は零検出回路７の
内部信号２４で実現できる。つまり、キャリー先見回路
６の内部信号Ｕ、Ｖ、Ｗ、ＢＰ・Ｃ-1を用い、キャリー
フラグ、零フラグと並列に分岐条件ＢＬＥＵの成立／不
成立の判定を行うことで加算結果が確定するより早く分
岐の判定が行える。 なお、第１の実施例では加算器、
分割したブロックとも４ビットのものを例にとって説明
したが、桁数として４ビット以外の加算器、ブロックで
もよい。また多語長加算器を実現する上で桁数の異なる
加算器、ブロックを混用することも可能であることはい
うまでもない。
が分岐判定回路２３である。分岐判定回路２３は、キャ
リー先見回路６の内部信号Ｕ，Ｖ，Ｗ，ＢＰ・Ｃ-1と零
検出回路７の内部信号２４と最上位桁のキャリー生成関
数Ｇ3とを入力とすることで（数１６）の論理を実現す
る。ここで（数１６）の下線部の論理は零検出回路７の
内部信号２４で実現できる。つまり、キャリー先見回路
６の内部信号Ｕ、Ｖ、Ｗ、ＢＰ・Ｃ-1を用い、キャリー
フラグ、零フラグと並列に分岐条件ＢＬＥＵの成立／不
成立の判定を行うことで加算結果が確定するより早く分
岐の判定が行える。 なお、第１の実施例では加算器、
分割したブロックとも４ビットのものを例にとって説明
したが、桁数として４ビット以外の加算器、ブロックで
もよい。また多語長加算器を実現する上で桁数の異なる
加算器、ブロックを混用することも可能であることはい
うまでもない。
【００５６】
【表１】
【００５７】
【発明の効果】以上のように本発明は、ｎ桁２入力加算
器において入力の各桁毎にキャリー生成関数とキャリー
伝搬関数と各桁毎の否定論理和とを生成するＰＧ生成回
路と、前記各桁毎のキャリー生成関数とキャリー伝搬関
数と最下位桁へのキャリーとを入力としキャリーフラグ
を生成するキャリー先見回路と、前記キャリー先見回路
で生成される内部信号である、（数１）で示される論理
信号と前記各桁毎の否定論理和と前記最下位桁へのキャ
リーとを入力とする零検出回路とを設けることにより、
キャリー先見回路の内部信号を利用することで少ない回
路の付加でフラグの高速な生成、および分岐判定の高速
化が可能であることから、計算機の処理性能を向上させ
ることができる。
器において入力の各桁毎にキャリー生成関数とキャリー
伝搬関数と各桁毎の否定論理和とを生成するＰＧ生成回
路と、前記各桁毎のキャリー生成関数とキャリー伝搬関
数と最下位桁へのキャリーとを入力としキャリーフラグ
を生成するキャリー先見回路と、前記キャリー先見回路
で生成される内部信号である、（数１）で示される論理
信号と前記各桁毎の否定論理和と前記最下位桁へのキャ
リーとを入力とする零検出回路とを設けることにより、
キャリー先見回路の内部信号を利用することで少ない回
路の付加でフラグの高速な生成、および分岐判定の高速
化が可能であることから、計算機の処理性能を向上させ
ることができる。
【図１】本発明の第１の実施例における零フラグ生成回
路のブロック図
路のブロック図
【図２】同実施例における零フラグ生成を説明する加算
器の構成を示すブロック図
器の構成を示すブロック図
【図３】同実施例における加算器間のキャリー伝搬をリ
ップルキャリー方式で行う加算器のブロック図
ップルキャリー方式で行う加算器のブロック図
【図４】同実施例における２段のブロックキャリー先見
方式を用いた加算器のブロック図
方式を用いた加算器のブロック図
【図５】BLEUの判定を高速に実行する回路のブロック図
１−ａ 入力制御部
１−ｂ 入力制御部
２ ２入力２進加算器
３ ＰＳＲ
４ キャリー制御部
５ ＰＧ生成回路
６ キャリー先見回路
７ 零検出回路
フロントページの続き
(56)参考文献 特開 昭51−147932（ＪＰ，Ａ)
特開 平１−211119（ＪＰ，Ａ)
特開 昭60−142423（ＪＰ，Ａ)
小高輝真「ＰＣ−9801拡張ボードの設
計」プロセッサ〔43〕（昭63）技術評論
社 Ｐ．２〜16
Claims (2)
- 【請求項１】 ｎ桁２入力加算器において、入力の各桁
毎に２入力の論理積で定義されるキャリー生成関数と入
力の各桁毎に２入力の排他的論理和で定義されるキャリ
ー伝搬関数と各桁毎の否定論理和とを生成するＰＧ生成
回路と、前記各桁毎のキャリー生成関数とキャリー伝搬
関数と最下位桁へのキャリーとを入力としキャリーフラ
グを生成するキャリー先見回路と、前記キャリー先見回
路で生成される内部信号である、 【数１】 （数１）で示される論理信号と前記各桁毎の否定論理和
と前記最下位桁へのキャリーとを入力とし、 【数４】 （数４）で示される零フラグを生成し、（数１）で示さ
れる論理回路を前記キャリー先見回路と共有する零検出
回路とを備えたことを特徴とする加算器のフラグ生成回
路。 - 【請求項２】 請求項１記載において、少なくとも２つ
以上の加算器を備え、下位桁側加算器の零検出回路で生
成された零検出出力を、上位桁側加算器の零検出回路に
入力するごとく加算器を直列に接続することを特徴とす
る加算器のフラグ生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23458191A JP3370688B2 (ja) | 1991-09-13 | 1991-09-13 | 加算器のフラグ生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23458191A JP3370688B2 (ja) | 1991-09-13 | 1991-09-13 | 加算器のフラグ生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0573270A JPH0573270A (ja) | 1993-03-26 |
| JP3370688B2 true JP3370688B2 (ja) | 2003-01-27 |
Family
ID=16973263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23458191A Expired - Fee Related JP3370688B2 (ja) | 1991-09-13 | 1991-09-13 | 加算器のフラグ生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3370688B2 (ja) |
-
1991
- 1991-09-13 JP JP23458191A patent/JP3370688B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 小高輝真「ＰＣ−９８０１拡張ボードの設計」プロセッサ〔４３〕（昭６３）技術評論社 Ｐ．２〜１６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0573270A (ja) | 1993-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |