JP3745759B2 - 相補的なホット桁上げ信号を生成する桁上げ論理を含んだハイブリッド桁上げ先見型／桁上げ選択加算器およびその桁上げ論理を作る方法 - Google Patents

相補的なホット桁上げ信号を生成する桁上げ論理を含んだハイブリッド桁上げ先見型／桁上げ選択加算器およびその桁上げ論理を作る方法 Download PDF

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Description

本発明は、一般的に２進加算器回路に関し、より詳細には、ディジタル・プロセッサで使用される高速２進加算器回路に関する。
現代のプロセッサ（例えば、マイクロプロセッサ）は一般にいくつかの２進加算器回路（すなわち、「加算器」）を含む。例えば、１個の加算器は一般に加算、減算、乗算、および除算を行う整数演算論理演算装置（ＡＬＵ）で使用される。浮動小数点演算プロセッサは、２個の加算器を含むことができる。すなわち、１つは仮数を処理するものであり、もう１つは指数を処理するものである。追加の加算器を使用して、メモリ・アクセスおよび分岐命令のための関連アドレスを計算することができる。
多くのプロセッサ設計で、プロセッサの速度は、ＡＬＵで加算演算を行うために必要な時間で制限されている。一般に、２進加算器が現代のプロセッサの性能決定構成要素になっている。さらに、プロセッサのクロック信号周波数が増し周期が減少するにつれて、和および桁上げ信号をプロセッサ・クロック信号の単一サイクル中に生成することができる「広い」加算器（例えば、６４ビット加算器）の実現はますます困難になる。
動的論理で実現される加算器は、静的論理による実現よりも高速に和および桁上げ信号を計算することができるが、動的論理回路は電力消費が一般により高くかつノイズの影響をより受けやすいために、静的論理による実現がやはり望ましい。
「高速」静的加算器設計の多様性には、桁上げ先見型加算器および桁上げ選択加算器がある。一般的な桁上げ先見型加算器では、加数Ａおよび被加数Ｂは、複数の部分すなわち「ブロック」ＡＩおよびＢＩに分割される。一般に、各ブロック内のビットおよび前のブロックからの桁上げ（例えば、キャリー・イン）が加算されて、ブロックの和およびキャリー・アウトが形成される。生成信号ＧＩおよび伝播信号ＰＩは、ブロックごとに計算され、そしてキャリー・アウトを計算するように論理的に結合される。すなわち、
ＰＩ＝ＡＩ＋ＢＩ、ここで「＋」は論理和を表し（または、代わりに、ＰＩ＝ＡＩ ＸＯＲ ＢＩ）、
ＧＩ＝ＡＩ・ＢＩ、ここで「・」は論理積を表し、
キャリー・イン＝ＣＩ＋１（ここで、より低い番号のビットがより上位である）、
キャリー・アウト＝ＣＩ＝ＧＩ＋ＰＩ・ＣＩ＋１（ここで、より低い番号のビットがより上位である）、
和＝ＡＩ ＸＯＲ ＢＩ ＸＯＲ ＣＩ（または、和＝ＰＩ ＸＯＲ ＣＩ、ここで、ＰＩ＝ＡＩ ＸＯＲ ＢＩ）。
桁上げ先見法では、桁上げ信号の計算が重なるようにすることで（すなわち、桁上げ信号を実質的に並列に計算することができるようにすることで）時間が節約される。
また、他の静的加算器実現（例えば、桁上げ先見型加算器）に比べて、ゲート・ファンアウト（各ゲート出力で駆動されるゲート入力の数）が比較的少なく、さらにゲート段数が比較的少ないために、桁上げ選択加算器も一般に選ばれる。一般的な桁上げ選択加算器では、一般的な桁上げ先見型加算器のように、加数Ａおよび被加数Ｂは、複数の部分すなわちブロックに分割される。一般に、各ブロック内のビットおよび前のブロックからの桁上げ（例えば、キャリー・イン）が加算されて、ブロックの和およびキャリー・アウトが形成される。
桁上げ先見型加算器と異なり、桁上げ選択加算器は、ブロックごとに２つの別個の加算演算を行う。すなわち、一方は「０」のキャリー・イン（すなわち、仮定キャリー・イン）を有するものであり、他方は「１」のキャリー・イン（すなわち、仮定キャリー・イン）を有するものである。２つの加算演算の結果は「事前和（presum）」と呼ばれ、一般に、マルチプレクサの入力に供給される。前のブロックで生成されたキャリー・アウトは、マルチプレクサが正しい事前和を選択するようにマルチプレクサを制御するために使用される。前のブロックで生成されたキャリー・アウトは、また、現在ブロックで生成されるキャリー・アウトも決定する。桁上げ選択法では、全ての可能な事前和を計算し、それから、実際の桁上げ信号に応じてその複数の事前和の中からいずれかを選択することで、時間が節約される。
プロセッサのクロック信号周波数は高くなり続けるので、より短い時間周期で和および桁上げ信号を生成することができる加算器が絶えず要求されている。
開示された２進加算器回路は、選択論理に結合された桁上げ論理回路を含む。この桁上げ論理回路は、群生成信号（group generate signal）および群伝播信号（group propagate signal）を受け取り、群生成信号および群伝播信号に応じて１対の相補的な桁上げ信号を生成する。選択論理は、第1の事前和、第2の事前和、およびこの対の相補的な桁上げ信号を受け取り、この対の相補的な桁上げ信号に応じて第1の事前和か第2の事前和かいずれかを生成する。
加算器回路で使用するための桁上げ論理回路を作る方法を開示する。この方法は、桁上げ論理回路のクリティカルなタイミングの経路に沿った各位置でいくつかの演算を行うことを含む。１つの方法では、群生成論理機能（group generate logic function）ＧＩ，Ｉ＋１＝ＧＩ ＯＲ ＧＩ＋１ ＡＮＤ ＰＩが実行されることになる。ここで、ＧＩおよびＧＩ＋１は生成信号であり、ＰＩは伝播信号である。ＧＩ＋１＝ＣＩ＋１であるとき、ＧＩ,Ｉ＋１＝ＣＩであり、生成信号ＧＩおよびＧＩ＋１の到着時間が詳しく調べられる。生成信号ＧＩが生成信号ＧＩ+１よりも早く到着する場合、群生成論理機能を実行するために複合AND-OR-INVERTゲートが選ばれる。他方で、生成信号ＧＩ＋１が生成信号ＧＩよりも早く到着する場合、群生成論理機能を実行するために縦続接続対のＮＡＮＤゲートが選ばれる。
他の方法では、群生成論理機能ＧＩ，Ｉ＋１’＝ＧＩ’ ＡＮＤ ＧＩ+１’ ＯＲ ＰＩ’が実行されることになる。ここで、ＧＩ’およびＧＩ+１’は生成信号であり、ＰＩ’は伝播信号である。生成信号ＧＩ’およびＧＩ+１’の到着時間が詳しく調べられる。生成信号ＧＩ’が生成信号ＧＩ+１’よりも早く到着する場合、群生成論理機能を実行するために複合ＯＲ−ＡＮＤ−ＩＮＶＥＲＴゲートが選ばれる。他方で、生成信号ＧＩ+１’が生成信号ＧＩ’よりも早く到着する場合、群生成論理機能を実行するために縦続接続対のＮＯＲゲートが選ばれる。
本発明は、添付の図面に関連して行われる次の説明を参照して理解することができる。図面において、同様な参照数字は同様な要素を指し示す。
以下の議論において、本発明を完全に理解することができるようにするために数多くの特定の細部を示す。しかし、そのような特定の細部なしで本発明を実施することができることを当業者は理解するであろう。他の例では、不必要な細部で本発明を不明瞭にしないために、よく知られている要素は、図式化した形またはブロック図の形で示した。その上、ネットワーク通信、電磁信号技術などに関する細部は、本発明を完全に理解するために必要であると考えられず、および、当業者の理解の範囲内にあると考えられる限りで、そのような細部は大部分を省略した。
さらに留意すべきことであるが、特に指示する場合を除き、本明細書で説明する全ての機能は、ハードウェアかソフトウェアかいずれかで、またはそれらの組合せで実施することができる。しかし、好ましい実施形態では、特に指示しない限り、この機能は、コンピュータ・プログラム・コード、ソフトウェア、またはそのような機能を実行するようにコード化された集積回路あるいはその両方に従って、コンピュータまたは電子データ・プロセッサのようなプロセッサで実行される。
図１は、６４ビット２進加算器回路１００の一実施形態の図であり、桁上げ先見型（ＣＬＡ）構造と桁上げ選択構造の両方を含む。加算器回路１００は、６４ビット２進加数Ａ＜０：６３＞、６４ビット２進被加数Ｂ＜０：６３＞、およびＣＡＲＲＹ ＩＮ信号を受け取り、次式のようなやり方で６４ビット２進和ＳＵＭ＜０：６３＞およびＣＡＲＲＹ ＯＵＴ信号を生成する。
ＳＵＭ＜０：６３＞＝Ａ＜０：６３＞＋Ｂ＜０：６３＞＋ＣＡＲＲＹ ＩＮ（「＋」は加算を表す）、さらに加算演算で桁上げが生成されると、ＣＡＲＲＹ ＯＵＴ信号が設定される。
留意すべきことであるが、本明細書で表す順序付けられたビットの表現では、＜０＞ビットが最上位ビットであり、最も高い番号のビット（例えば、＜６３＞）が最下位ビットである。例えば、６４ビット２進加数Ａ＜０：６３＞で表される１０進数値は、（Ａ＜０＞・２６３）＋（Ａ＜１＞・２６２）＋．．．＋（Ａ＜６３＞・２０）に等しい。ここで、「＋」は加算を表し、「・」は乗算を表す。
図１の実施形態で、６４ビット加算器回路１００は、８ビット桁上げ先見型（ＣＬＡ）加算器回路１０２の実質的に同一のものを１５個含む。１４個のＣＬＡ加算器回路１０２は、７対のＣＬＡ加算器回路を形成するように配列されている。図１を簡単にするために、ただ２個だけの対（１０４Ａおよび１０４Ｂで表示する）を図１に示す。１５番目のＣＬＡ加算器回路は単独で動作し、図１で１０６で表示する。７対のＣＬＡ加算器回路は、加数Ａ＜０：６３＞および被加数Ｂ＜０：６３＞の７つの最上位８ビット部分（すなわち、「スライス」）を受け取り、単独ＣＬＡ加算器回路１０６は、加数Ａ＜０：６３＞および被加数Ｂ＜０：６３＞の８番目の最下位８ビット・スライスを受け取る。
対１０４Ａで、ＣＬＡ加算器回路１０２の各々は、Ａ＜０：７＞とＢ＜０：７＞およびキャリー・イン信号ＣＩＮを受け取り、事前和Ｓ＜０：７＞を生成する。ここで、Ｓ＜０：７＞＝Ａ＜０：７＞＋Ｂ＜０：７＞＋ＣＩＮである（「＋」は加算を表す）。ＣＬＡのやり方で、対１０４ＡのＣＬＡ加算器回路１０２の一方は、伝播信号（propagate siganal）Ｐ０７ ０および生成信号（genarate siganal）Ｇ０７ ０も生成する。（対１０４Ａの他方のＣＬＡ加算器回路１０２は伝播信号Ｐ０７ ０および生成信号Ｇ０７ ０も生成することができるが、対１０４ＡのＣＬＡ加算器回路１０２の１つだけが伝播信号Ｐ０７ ０および生成信号Ｇ０７ ０を生成する必要がある。）以下でより詳細に説明するように、桁上げ論理１０８は、伝播信号Ｐ０７ ０および生成信号Ｇ０７ ０を受け取り、Ｐ０７ ０およびＧ０７ ０信号を使用してＣＡＲＲＹ ＯＵＴ信号を生成する。
桁上げ選択のやり方で、対１０４ＡのＣＬＡ加算器回路１０２の一方へのキャリー・イン信号ＣＩＮは「０」であり、他方のＣＬＡ加算器回路１０２へのキャリー・イン信号ＣＩＮは「１」である。両方のＣＬＡ加算器回路１０２が事前和Ｓ＜０：７＞をマルチプレクサ１１０Ａの入力に供給する。マルチプレクサ１１０Ａは、相補的な桁上げ信号（すなわち、「ホット」桁上げ信号（"hot" carry signal））Ｃ８およびＣ８Ｎを受け取り（ここでＣ８Ｎ＝Ｃ８’）、相補的なホット桁上げ信号Ｃ８およびＣ８Ｎを使用して対１０４ＡのＣＬＡ加算器回路１０２で生成された２つの事前和Ｓ＜０：７＞のうちの１つを選択し、そして選択された事前和Ｓ＜０：７＞を加算器回路１００のＳＵＭ＜０：７＞として生成する。
同様に、対１０４Ｂで、ＣＬＡ加算器回路１０２の各々は、加数のＡ＜８：１５＞をＡ＜０：７＞として、被加数のＢ＜８：１５＞をＢ＜０：７＞として、さらにキャリー・イン信号ＣＩＮを受け取り、事前和Ｓ＜０：７＞を生成する。ここで、Ｓ＜０：７＞＝Ａ＜０：７＞＋Ｂ＜０：７＞＋ＣＩＮである（「＋」は加算を表す）。ＣＬＡのやり方で、対１０４ＢのＣＬＡ加算器回路１０２の一方は、伝播信号Ｐ０７ １および生成信号Ｇ０７ １も生成する。以下でより詳細に説明するように、桁上げ論理１０８は、伝播信号Ｐ０７ １および生成信号Ｇ０７ １を受け取り、Ｐ０７ １およびＧ０７ １信号を使用して相補的なホット桁上げ信号Ｃ８およびＣ８Ｎを生成する。
桁上げ選択のやり方で、対１０４ＢのＣＬＡ加算器回路１０２の一方へのキャリー・イン信号ＣＩＮは「０」であり、他方のＣＬＡ加算器回路１０２へのキャリー・イン信号ＣＩＮは「１」である。対１０４Ｂの両方のＣＬＡ加算器回路１０２が事前和Ｓ＜０：７＞をマルチプレクサ１１０Ｂの入力に供給する。マルチプレクサ１１０Ｂは、相補的なホット桁上げ信号Ｃ１６およびＣ１６Ｎを受け取り（ここでＣ１６Ｎ＝Ｃ１６’）、相補的なホット桁上げ信号Ｃ１６およびＣ１６Ｎを使用して対１０４ＢのＣＬＡ加算器回路１０２で生成された２つの事前和Ｓ＜０：７＞のうちの１つを選択し、そして選択された事前和Ｓ＜０：７＞を加算器回路１００のＳＵＭ＜８：１５＞として生成する。
ＣＬＡ加算器回路１０６は、加数のＡ＜５６：６３＞をＡ＜０：７＞として、被加数のＢ＜５６：６３＞をＢ＜０：７＞として、および加算器回路１００へのＣＡＲＲＹ ＩＮ信号をキャリー・イン信号ＣＩＮとして受け取り、（最終的な）和Ｓ＜０：７＞を生成する。ここで、Ｓ＜０：７＞＝Ａ＜０：７＞＋Ｂ＜０：７＞＋ＣＩＮである（「＋」は加算を表す）。図１に示すように、ＣＬＡ加算器回路１０６で生成された和Ｓ＜０：７＞は、加算器回路１００のＳＵＭ＜５６：６３＞になる。ＣＬＡ加算器回路１０６は、また、伝播信号Ｐ０７ ７および生成信号Ｇ０７ ７も生成する。以下でより詳細に説明するように、桁上げ論理１０８は、伝播信号Ｐ０７ ７および生成信号Ｇ０７ ７を受け取り、Ｐ０７ ７およびＧ０７ ７信号を使用して相補的なホット桁上げ信号Ｃ５６およびＣ５６Ｎを生成する。
桁上げ論理１０８は、加算器回路１００へのＣＡＲＲＹ ＩＮ信号、７対のＣＬＡ加算器回路で生成された７個のＰ０７ Ｋ信号（０≦Ｋ≦６）、およびＣＬＡ加算器回路１０６で生成されたＰ０７ ７およびＧ０７ ７信号を受け取り、ＣＡＲＲＹ ＩＮ信号、伝播信号および生成信号を使用して相補的なホット桁上げ信号Ｃ８とＣ８Ｎ、Ｃ１６とＣ１６Ｎ、Ｃ２４とＣ２４Ｎ、Ｃ３２とＣ３２Ｎ、Ｃ４０とＣ４０Ｎ、Ｃ４８とＣ４８Ｎ、およびＣ５６とＣ５６Ｎを生成する。ここで、
Ｃ８＝Ｇ０７ １＋Ｐ０７ １・Ｃ１６（ここで「＋」は論理和を表し、「・」は論理積を表す）、
Ｃ１６＝Ｇ０７ ２＋Ｐ０７ ２・Ｃ２４、
Ｃ２４＝Ｇ０７ ３＋Ｐ０７ ３・Ｃ３２、
Ｃ３２＝Ｇ０７ ４＋Ｐ０７ ４・Ｃ４０、
Ｃ４０＝Ｇ０７ ５＋Ｐ０７ ５・Ｃ４８、
Ｃ４８＝Ｇ０７ ６＋Ｐ０７ ６・Ｃ５６、および
Ｃ５６＝Ｇ０７ ７＋Ｐ０７ ７・ＣＩＮである。
桁上げ論理１０８は、また、ＣＡＲＲＹ ＩＮ信号、伝播信号および生成信号を使用してキャリー・アウト信号ＣＯを生成し、ＣＯ信号を加算器回路１００のＣＡＲＲＹ ＯＵＴ信号として生成する。すなわち、
ＣＡＲＲＹ ＯＵＴ＝ＣＯ＝Ｇ０７ ０＋Ｐ０７ ０・Ｃ８（「＋」＝ＯＲ、「・」＝ＡＮＤ）。
図２は、図１のＣＬＡ加算器回路１０２の一実施形態の図である。図２の実施形態では、ＣＬＡ加算器回路１０２は８個の伝播・生成（ＰＧ）セルを含む。図２を簡単にするために、８個のＰＧセルのうちの３個だけを図２に示す（２００Ａ〜２００Ｃで表示する）。ＣＬＡ加算器回路１０２は、また、ＣＬＡ論理演算装置２０２および８個の和論理演算装置を含む。図２を簡単にするために、８個の和論理演算装置のうちの３個だけを図２に示す（２０４Ａ〜２０４Ｃで表示する）。図２に示すように、ＣＬＡ加算器回路１０２は、加数の８ビット部分（すなわち、スライス）Ａ＜Ｋ：Ｋ+７＞（Ｋ＝０，８，．．．，５６）、被加数の対応する８ビット・スライスＢ＜Ｋ：Ｋ+７＞、およびキャリー・イン信号ＣＩＮを受け取り、次式のようなやり方で８ビット和（事前和または最終和）Ｓ＜Ｋ：Ｋ＋７＞を生成する。すなわち、
Ｓ＜Ｋ：Ｋ＋７＞＝Ａ＜Ｋ：Ｋ+７＞＋Ｂ＜Ｋ：Ｋ+７＞＋ＣＩＮ（「＋」は加算を表す）。
図２に示すように、ＰＧセル２００の各々は、Ａ＜Ｋ：Ｋ＋７＞の対応するビットＡ＜Ｍ＞およびＢ＜Ｋ：Ｋ＋７＞の対応するビットＢ＜Ｍ＞を受け取り（ここで０≦Ｍ≦７）、次式のようなやり方で反転伝播信号ＰＮ＜Ｍ＞および反転生成信号ＧＮ＜Ｍ＞を生成する。すなわち、
ＰＮ＜Ｍ＞＝Ａ＜Ｍ＞ ＮＯＲ Ｂ＜Ｍ＞、および
ＧＮ＜Ｍ＞＝Ａ＜Ｍ＞ ＮＡＮＤ Ｂ＜Ｍ＞。
留意すべきことであるが、ＰＮ＜Ｍ＞＝Ｐ＜Ｍ＞’およびＧＮ＜Ｍ＞＝Ｇ＜Ｍ＞’であるので、
Ｐ＜Ｍ＞＝Ａ＜Ｍ＞ ＯＲ Ｂ＜Ｍ＞、および
Ｇ＜Ｍ＞＝Ａ＜Ｍ＞ ＡＮＤ Ｂ＜Ｍ＞、であり、
さらに、他の実施形態では、ＰＧセル２００の各々は、次式のようなやり方で伝播信号Ｐ＜Ｍ＞および生成信号Ｇ＜Ｍ＞も生成することができる。すなわち、
Ｐ＜Ｍ＞＝Ａ＜Ｍ＞ ＯＲ Ｂ＜Ｍ＞、および
Ｇ＜Ｍ＞＝Ａ＜Ｍ＞ ＡＮＤ Ｂ＜Ｍ＞。
ＣＬＡ論理演算装置２０２は、８個のＰＧセル２００で生成された反転伝播信号ＰＮ＜Ｍ＞および反転生成信号ＧＮ＜Ｍ＞およびキャリー・イン信号ＣＩＮを受け取り、次式のようなやり方で桁上げ信号Ｃ＜０＞からＣ＜７＞を生成する。すなわち、
Ｃ＜７＞＝ＣＩＮ、および
Ｃ＜Ｍ＞＝Ｇ＜Ｍ＞＋Ｐ＜Ｍ＞・Ｃ＜Ｍ＋１＞、ここで、０≦Ｍ≦６、Ｇ＜Ｍ＞＝ＧＮ＜Ｍ＞’、Ｐ＜Ｍ＞＝ＰＮ＜Ｍ＞’（「＋」＝ＯＲおよび「・」＝ＡＮＤである）。
ＣＬＡ論理演算装置２０２は、また、伝播信号Ｐ０７ Ｋ／８および生成信号Ｇ０７ Ｋ／８も生成する。ここで、
Ｐ０７ Ｋ／８＝Ｐ＜０＞・Ｐ＜１＞・Ｐ＜２＞・Ｐ＜３＞・Ｐ＜４＞・Ｐ＜５＞・Ｐ＜６＞・Ｐ＜７＞、ここでＰ＜Ｎ＞＝ＰＮ＜Ｎ＞’および「・」＝ＡＮＤであり、
Ｇ０７ Ｋ／８＝Ｇ＜０＞＋Ｇ＜１＞・Ｐ＜０＞＋Ｇ＜２＞・Ｐ＜１＞・Ｐ＜０＞＋Ｇ＜３＞・Ｐ＜２＞・Ｐ＜１＞・Ｐ＜０＞＋Ｇ＜４＞・Ｐ＜３＞・Ｐ＜２＞・Ｐ＜１＞・Ｐ＜０＞＋Ｇ＜５＞・Ｐ＜４＞・Ｐ＜３＞・Ｐ＜２＞・Ｐ＜１＞・Ｐ＜０＞＋Ｇ＜６＞・Ｐ＜５＞・Ｐ＜４＞・Ｐ＜３＞・Ｐ＜２＞・Ｐ＜１＞・Ｐ＜０＞＋Ｇ＜７＞・Ｐ＜６＞・Ｐ＜５＞・Ｐ＜４＞・Ｐ＜３＞・Ｐ＜２＞・Ｐ＜１＞・Ｐ＜０＞、ここで、Ｇ＜Ｎ＞＝ＧＮ＜Ｎ＞’、Ｐ＜Ｎ＞＝ＰＮ＜Ｎ＞’、「＋」＝ＯＲ、および「・」＝ＡＮＤである。
和論理演算装置２０４の各々は、Ａ＜Ｋ：Ｋ＋７＞の対応するビットＡ＜Ｍ＞、Ｂ＜Ｋ：Ｋ＋７＞の対応するビットＢ＜Ｍ＞、および桁上げ論理演算装置２０２からの対応する桁上げ信号Ｃ＜Ｍ＞を受け取り（ここで、０≦Ｍ≦７）、次式のようなやり方で和ビット（事前和または最終和）Ｓ＜Ｍ＞を生成する。すなわち、
Ｓ＜Ｍ＞＝Ａ＜Ｍ＞ ＸＯＲ Ｂ＜Ｍ＞ ＸＯＲ Ｃ＜Ｍ＞（ここでＸＯＲは排他的論理和を表す）。
図３は、図１の６４ビット加算器回路１００の一実施形態の図である。図３の実施形態で、「８ｂ ＡＤＤ」と表示され、かつＡ＜５６：６３＞およびＢ＜５６：６３＞を受け取る８ビット加算器回路は、図１のＣＬＡ加算器回路１０６に相当する。図３で「８ｂ ＡＤＤ」と表示される他の７個の８ビット加算器回路各々は、図１の対のＣＬＡ加算器回路１０４および対応するマルチプレクサ１１０を含む。
図１の桁上げ論理１０８は、図３で、「carry logic 1」、「carrylogic 2」、「carry logic 3」および「carry logic 4」と表示される４個の桁上げ論理演算装置と、いくつかの論理ゲートを含んだ３００と表示される部分との中に分散されている。桁上げ論理演算装置「carrylogic 1」、「carry logic 2」、「carry logic 3」および「carry logic 4」の中の論理ゲートは、図３を簡単化するために示されていない。図３に示し上で説明したように、相補的なホット桁上げ信号Ｃ８とＣ８Ｎ、Ｃ１６とＣ１６Ｎ、Ｃ２４とＣ２４Ｎ、Ｃ３２とＣ３２Ｎ、Ｃ４０とＣ４０Ｎ、Ｃ４８とＣ４８Ｎ、およびＣ５６とＣ５６Ｎは、分散された桁上げ論理で生成され、そして、ＣＬＡ加算器回路で生成される事前和のいずれかを桁上げ選択のやり方で選ぶために使用される。一般に、図１および３の加算器回路は、相補的なホット桁上げ信号を供給するデュアルホット桁上げ回路を含む。
一般に、桁上げ論理演算装置「carry logic 1」、「carry logic2」、「carry logic 3」および「carry logic 4」および３００と表示された部分の中で、伝播信号ＰＩとＰＩ＋１および生成信号ＧＩとＧＩ＋１は、次式のようなやり方で数回論理的に結合される。すなわち、
ＰＩ，Ｉ＋１＝ＰＩ・ＰＩ＋１（「・」は論理積を表す）、
ＧＩ，Ｉ＋１＝ＧＩ＋ＧＩ＋１・ＰＩ（「＋」は論理和を表し、「・」は論理積を表す）。
以下で、論理機能ＰＩ，Ｉ＋１＝ＰＩ・ＰＩ＋１は「群伝播論理機能（group propagate logic function）」と呼び、論理機能ＧＩ，Ｉ＋１＝ＧＩ＋ＧＩ＋１・ＰＩは「群生成論理機能（groupgenerate logic function）」と呼ぶ。
相補的なホット桁上げ信号のいくつかは部分３００内で生成され、加算器回路１００のクリティカルなタイミングの経路（すなわち、「クリティカル・パス」）は実質的に部分３００の中にある。図３の実施形態で、桁上げ論理は、部分３００内にあり加算器回路１００のクリティカル・パスに沿って配置された複数対の信号線３０２を含む。信号線３０２の各対は、部分３００内で相補的なホット桁上げ信号を伝えるために使用される。
加算器回路が６４ビット和ＳＵＭ＜０：６３＞およびＣＡＲＲＹ ＯＵＴ信号をより少ない時間で生成するように、部分３００内で論理機能を実行するために使用される論理ゲートをタイミングに関して解析し最適化した。具体的には、部分３００は、桁上げ論理機能を実行するように、相補形金属酸化膜半導体（ＣＭＯＳ）のAND-OR-INVERT（ＡＯＩ）およびOR-AND-INVERT（ＯＡＩ）の複合ゲートおよびＮＡＮＤ／ＮＯＲゲート組合せのいずれかを注意深く選択して形成した。一般に、桁上げ論理機能を実行する場合に、複合ＡＯＩ／ＯＡＩゲートまたはＮＡＮＤ／ＮＯＲゲート組合せを信号到着時間に基づいて選ぶ。
図３の部分３００内において、加算器回路１００の桁上げ論理回路のクリティカル・パスに沿ったいくつかの場所で、次の論理演算が実行される。すなわち、
ＧＩ，Ｉ＋１＝ＧＩ＋ＧＩ＋１・ＰＩ（「＋」は論理和を表し、「・」は論理積を表す）、および
ＧＩ，Ｉ＋１’＝ＧＩ’・ＧＩ＋１’＋ＰＩ’。
桁上げ先見型加算器回路は、通常、生成信号ＧＩの前に伝播信号ＰＩを生成する。したがって、生成信号ＧＩとＧＩ＋１の群生成機能および到着時間が詳細に調べられる。
できるだけ素早く群生成信号を生成するために、生成信号ＧＩ／ＧＩ’が生成信号ＧＩ＋１／ＧＩ＋１’よりも早く着いたときには、好ましくは複合ＡＯＩ／ＯＡＩゲートを使用して群生成論理機能を実行する。他方で、生成信号ＧＩ＋１／ＧＩ＋１’が生成信号ＧＩ／ＧＩ’よりも早く着いたときには、好ましくは縦続接続対の２入力ＮＡＮＤ／ＮＯＲゲートを使用して群生成論理機能を実行する。伝播信号ＰＩ／ＰＩ’およびより早い到着の生成信号ＧＩ＋１／ＧＩ＋１’は好ましくはＮＡＮＤ／ＮＯＲゲートの最初のものの２つ入力に供給され、より遅い到着の生成信号ＧＩ／ＧＩ’は、好ましくは２番目のＮＡＮＤ／ＮＯＲゲートの１つの入力に供給される。
例えば、図３で、ＮＡＮＤ−ＮＡＮＤゲート組合せ３０４は、次の論理機能を実行する。すなわち、
ｇ４０６３＝（（ｇ５６ｃ ＮＡＮＤ ｐ４０５５） ＮＡＮＤ ｇ４０５５ｎ）。
タイミングの解析によって、生成信号ｇ５６ｃ(ＧＩ＋１)が生成信号ｇ４０５５ｎ（ＧＩ’）よりも早く到着することが明らかになった。上記のゲート選択プロセスに従って、論理的に同等なＡＯＩゲートに優先してＮＡＮＤ−ＮＡＮＤゲート組合せ３０４が選ばれた。伝播信号ｐ４０５５（ＰＩ）およびより早い到着の生成信号ｇ５６ｃ(ＧＩ＋１)は、ＮＡＮＤ−ＮＡＮＤゲート組合せ３０４の最初のＮＡＮＤゲートの２つの入力に供給され、そして、より遅い到着の生成信号ｇ４０５５ｎ（ＧＩ’）は、ＮＡＮＤ−ＮＡＮＤゲート組合せ３０４の２番目のＮＡＮＤゲートの１つの入力に供給される。留意すべきことであるが、結果として得られる生成信号ｇ４０６３は、加数および被加数のビット＜４０：６３＞に優先して形成されたホット桁上げ信号Ｃ４０である。
図３のＮＯＲ−ＮＯＲゲート組合せ３０６は、次の論理機能を実行する。すなわち、
ｇ４０６３ｎ＝（（ｇ５６ｃｎ ＮＯＲ ｐ４０５５ｎ） ＮＯＲ ｇ４０５５）。
タイミングの解析によって、生成信号ｇ５６ｃｎ(ＧＩ＋１’)が生成信号ｇ４０５５（ＧＩ）よりも早く到着することが明らかになった。上記のゲート選択プロセスに従って、論理的に同等なＯＡＩゲートに優先してＮＯＲ−ＮＯＲゲート組合せ３０６が選ばれた。伝播信号ｐ４０５５ｎ（ＰＩ’）およびより早い到着の生成信号ｇ５６ｃｎ(ＧＩ＋１’)は、ＮＯＲ−ＮＯＲゲート組合せ３０６の最初のＮＯＲゲートの２つの入力に供給され、そして、より遅い到着の生成信号ｇ４０５５（ＧＩ）は、ＮＯＲ−ＮＯＲゲート組合せ３０６の２番目のＮＯＲゲートの１つの入力に供給される。留意すべきことであるが、結果として得られた反転生成信号ｇ４０６３ｎは、ホットの桁上げ信号Ｃ４０Ｎであり、これは、ＮＡＮＤ−ＮＡＮＤゲート組合せ３０４で生成されたホットの桁上げ信号Ｃ４０の補数である。
同様に、図３のＮＡＮＤ−ＮＡＮＤゲート組合せ３０８は、生成信号ｇ５６６３ｎよりも早く着くキャリー・イン信号ｃｉｎとして選ばれ、ＮＯＲ−ＮＯＲゲート組合せ３１０は、生成信号ｇ５６６３よりも早く着く信号ｃｉｎｎ（ｃｉｎ’）として選ばれた。
図３のＡＯＩゲート３１２は、次の論理機能を実行する。すなわち、
ｃ８ｎ＝（（ｇ４０６３ ＡＮＤ ｐ８３９） ＯＲ ｇ８３９）。
タイミングの解析によって、生成信号ｇ８３９(ＧＩ)が生成信号ｇ４０６３（ＧＩ＋１）よりも早く到着することが明らかになった。上記のゲート選択プロセスに従って、論理的に同等なＮＡＮＤ−ＮＡＮＤゲート組合せに優先してＡＯＩゲート３１２が選ばれた。
生成および分配の相補的ホット桁上げ信号は、図３の桁上げ論理のクリティカル・パスに沿ったＡＯＩ／ＯＡＩゲートおよびＮＡＮＤ／ＮＯＲゲート組合せの注意深い選択と相まって、６４ビットの和およびキャリー・アウト信号（図３のＣ０）を生成するのに要する時間の量の１０％の減少をもたらした。加算器回路１００を実現するのに必要な全面積は実質的に同じであるが、同時に、桁上げ論理の最大ゲート・サイズは５０％減少した。
留意すべきことであるが、構造的に規則正しくするために、加算器回路１００の８ビット加算器回路の全てを実質的に同一にすることができる。すなわち、加算器回路１００の８ビット加算器回路の全てを同様な特徴サイズ（すなわち、デバイス・サイズ）で製造することができる。しかし、８ビット加算器回路の各々のデバイスを選択的な大きさに作るときに、６４ビット和およびキャリー・アウト信号を生成するのに必要な時間の量をさらに減少することが可能である。
図４は、図２のＣＬＡ論理２０２の一実施形態の図である。群生成および伝播の論理機能は、また、ＣＬＡ論理演算装置２０２で実行し、上記のゲート取り替え方式を図４のＣＬＡ論理演算装置２０２にも適用した。
例えば、図４のＮＯＲ−ＮＯＲゲート組合せ４０２は、次の論理機能を実行する。すなわち、
ｇ０１ｎ＝（（ｇｎ＜１＞ ＮＯＲ ｐｎ＜０＞） ＮＯＲ ｇ＜０＞）。
タイミングの解析によって、生成信号ｇｎ＜１＞(ＧＩ＋１’)が生成信号ｇ＜０＞（ＧＩ）よりも早く到着することが明らかになった。上記のゲート選択プロセスに従って、ＯＡＩゲートに優先してＮＯＲ−ＮＯＲゲート組合せ４０２が選ばれた。伝播信号ｐｎ＜０＞（ＰＩ’）およびより早い到着の生成信号ｇｎ＜１＞(ＧＩ＋１’)は、ＮＯＲ−ＮＯＲゲート組合せ４０２の最初のＮＯＲゲートの２つの入力に供給され、そして、より遅い到着の生成信号ｇ＜０＞（ＧＩ）は、ＮＯＲ−ＮＯＲゲート組合せ４０２の２番目のＮＯＲゲートの１つの入力に供給される。
同様に、図４のＮＯＲ−ＮＯＲゲート組合せ４０４が、上記の理由のために、論理的に同等なＯＡＩゲートに優先して選ばれ、そして、ＮＡＮＤ−ＮＡＮＤゲート組合せ４０６、４０８および４１０が、ゲート選択プロセス中に、論理的に同等なＡＯＩゲートに優先して選ばれた。
先に開示した特定の実施形態はただ例示だけのものである。それは、本明細書の教示の恩恵を受ける当業者には明らかな、異なるが同等なやり方で、本発明を修正し実施することができるからである。さらに、以下の特許請求の範囲に記述されるようなもの以外に、本明細書で示した構成または設計の詳細に制限されない意図である。したがって、先に開示した特定の実施形態は変更しまたは修正することができ、そのような変形物は全て本発明の範囲および精神の範囲内にあると考えられる。したがって、ここで要求する保護は、以下の特許請求の範囲に示される通りである。
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）２進加算器回路であって、
群生成信号（group generate signal）および群伝播信号（grouppropagate signal）を受け取るように結合され、かつ前記群生成信号および前記群伝播信号に応じて１対の相補的な桁上げ信号を生成するように構成された桁上げ論理回路と、
第１の事前和（presum）、第２の事前和、および前記１対の相補的な桁上げ信号を受け取るように結合され、かつ前記１対の相補的な桁上げ信号に応じて前記第１の事前和か前記第２の事前和かいずれかを生成するように構成された選択論理と、を備える２進加算器回路。
（２）前記桁上げ論理回路が、相補的な生成信号を伝えるために使用される１対の信号線を備え、さらに、前記相補的な生成信号の一方が前記１対の相補的な桁上げ信号のうちの一方を生成するために使用され、さらに、他方の相補的な生成信号が前記１対の相補的な桁上げ信号のうちの他方を生成するために使用される、上記（１）に記載の２進加算器回路。
（３）前記桁上げ論理回路が、相補的なホット桁上げ信号（hot carry signal）を伝えるために使用される複数対の信号線を備える、上記（２）に記載の２進加算器回路。
（４）前記複数対の信号線が、前記２進加算器回路のクリティカルなタイミングの経路に沿って位置づけされている、上記（３）に記載の２進加算器回路。
（５）前記桁上げ論理回路が、相補的なホット桁上げ信号を伝えるために使用される１対の信号線のうちの一方を駆動する縦続接続対のＮＡＮＤゲートを備える、上記（１）に記載の２進加算器回路。
（６）前記桁上げ論理回路が、相補的なホット桁上げ信号を伝えるために使用される１対の信号線のうちの一方を駆動する縦続接続対のＮＯＲゲートを備える、上記（１）に記載の２進加算器回路。
（７）前記桁上げ論理回路が、相補的なホット桁上げ信号を伝えるために使用される１対の信号線のうちの一方を駆動する縦続接続対のＮＡＮＤゲート、および相補的なホット桁上げ信号を伝えるために使用される前記１対の信号線のうちの他方を駆動する縦続接続対のＮＯＲゲートを備える、上記（１）に記載の２進加算器回路。
（８）さらに、加数の一部および被加数の対応する部分を受け取るように結合され、かつ前記群生成信号および前記群伝播信号を生成するように構成された桁上げ先見型（ＣＬＡ）加算器回路を備える、上記（１）に記載の２進加算器回路。
（９）前記加数の前記部分および前記被加数の前記部分がビットの複数の順序対を含み、さらに、前記ＣＬＡ加算器回路が、ビットの前記順序対ごとに局部的な生成信号および局部的な伝播信号を生成するように構成されており、さらに、前記群伝播信号が前記局部伝播信号の積であり、前記群生成信号が前記局部生成信号と前記局部伝播信号の積の和である、上記（１）に記載の２進加算器回路。
（１０）さらに、１対の桁上げ先見型（ＣＬＡ）加算器回路を備え、前記１対のＣＬＡ加算器回路の一方が前記第１の事前和を生成するように構成され、かつ前記１対のＣＬＡ加算器回路の他方が前記第２の事前和を生成するように構成されている、上記（１）に記載の２進加算器回路。
（１１）前記選択論理がマルチプレクサを備える、上記（１）に記載の２進加算器回路。
（１２）２進加算器回路であって、
加数の第１の部分および被加数の対応する第１の部分を受け取るように結合され、かつ群生成信号および群伝播信号を生成するように構成された第１の桁上げ先見型（ＣＬＡ）加算器回路と、
それぞれ前記加数の第２の部分および前記被加数の対応する第２の部分を受け取るように結合された第２のＣＬＡ加算器回路および第３のＣＬＡ加算器回路であって、前記第２のＣＬＡ加算器回路が第１の事前和を生成するように構成され、そして前記第３のＣＬＡ加算器回路が第２の事前和を生成するように構成されているものである第２のＣＬＡ加算器および第３のＣＬＡ加算器回路と、
前記群生成信号および前記群伝播信号を受け取るように結合され、かつ前記群生成信号および前記群伝播信号に応じて１対の相補的な桁上げ信号を生成するように構成された桁上げ論理回路と、
第１の事前和、第２の事前和、および前記１対の相補的な桁上げ信号を受け取るように結合され、かつ前記１対の相補的な桁上げ信号に応じて前記第１の事前和か前記第２の事前和かいずれかを生成するように構成されたマルチプレクサと、を備える２進加算器回路。
（１３）前記桁上げ論理回路が、相補的な生成信号を伝えるために使用される１対の信号線を備え、さらに、前記相補的な生成信号の一方が前記１対の相補的な桁上げ信号のうちの一方を生成するために使用され、他方の相補的な生成信号が前記１対の相補的な桁上げ信号のうちの他方を生成するために使用される、上記（１２）に記載の２進加算器回路。
（１４）前記桁上げ論理回路が、相補的なホット桁上げ信号を伝えるために使用される複数対の信号線を備える、上記（１３）に記載の２進加算器回路。
（１５）前記複数対の信号線が、前記２進加算器回路のクリティカルなタイミングの経路に沿って位置づけされている、上記（１４）に記載の２進加算器回路。
（１６）前記桁上げ論理回路が、相補的なホット桁上げ信号を伝えるために使用される１対の信号線のうちの一方を駆動する縦続接続対のＮＡＮＤゲートを備える、上記（１２）に記載の２進加算器回路。
（１７）前記桁上げ論理回路が、相補的な生成信号を伝えるために使用される１対の信号線のうちの一方を駆動する縦続接続対のＮＯＲゲートを備える、上記（１２）に記載の２進加算器回路。
（１８）前記桁上げ論理回路が、相補的な生成信号を伝えるために使用される１対の信号線のうちの一方を駆動する縦続接続対のＮＡＮＤゲート、および相補的な生成信号を伝えるために使用される前記１対の信号線のうちの他方を駆動する縦続接続対のＮＯＲゲートを備える、上記（１２）に記載の２進加算器回路。
（１９）加算器回路で使用するための桁上げ論理回路を作る方法であって、
群生成論理機能（group generate logic function）ＧＩ，Ｉ＋１＝ＧＩ ＯＲ ＧＩ＋１ ＡＮＤ ＰＩが実行されるようになっている前記桁上げ論理回路のクリティカルなタイミングの経路に沿った各位置で、下記の演算、すなわち、
前記位置での前記生成信号ＧＩおよびＧＩ＋１の到着時間を決定する演算と、
前記生成信号ＧＩが前記生成信号ＧＩ＋１よりも早く着いた場合には、前記群生成論理機能を実行するために複合AND-OR-INVERTゲートを選ぶ演算と、
前記生成信号ＧＩ＋１が前記生成信号ＧＩよりも早く着いた場合には、前記群生成論理機能を実行するために縦続接続対のＮＡＮＤゲートを選ぶ演算と、
を実行するステップ含み、ここでＧＩおよびＧＩ＋１は生成信号であり、ＰＩは伝播信号である方法。
（２０）さらに、前記生成信号ＧＩ＋１が前記生成信号ＧＩよりも早く着いた場合には、前記伝播信号ＰＩおよび前記より早い到着の生成信号ＧＩ＋１を前記縦続接続対のＮＡＮＤゲートの最初のものの入力に供給し、さらに前記より遅い到着の生成信号ＧＩを前記縦続接続対のＮＡＮＤゲートの２番目のものの入力に供給することを含む、上記（１９）に記載の方法。
（２１）加算器回路で使用するための桁上げ論理回路を作る方法であって、
群生成論理機能ＧＩ，Ｉ＋１’＝ＧＩ’ ＡＮＤ ＧＩ＋１’ ＯＲ ＰＩ’が実行されるようになっている前記桁上げ論理回路のクリティカルなタイミングの経路に沿った各位置で、下記の演算、すなわち、
前記位置での前記生成信号ＧＩ’およびＧＩ＋１’の到着時間を決定する演算と、
前記生成信号ＧＩ’が前記生成信号ＧＩ＋１’よりも早く着いた場合には、前記群生成論理機能を実行するために複合OR-AND-INVERTゲートを選ぶ演算と、
前記生成信号ＧＩ＋１’が前記生成信号ＧＩ’よりも早く着いた場合には、前記群生成論理機能を実行するために縦続接続対のＮＯＲゲートを選ぶ演算と、
を実行するステップを含み、ここでＧＩ’およびＧＩ＋１’は生成信号であり、ＰＩ’は伝播信号である方法。
（２２）さらに、前記生成信号ＧＩ＋１’が前記生成信号ＧＩ’よりも早く着いた場合には、前記伝播信号ＰＩ’および前記より早い到着の生成信号ＧＩ＋１’を前記縦続接続対のＮＯＲゲートの最初のものの入力に供給し、さらに前記より遅い到着の生成信号ＧＩ’を前記縦続接続対のＮＯＲゲートの２番目のものの入力に供給することを含む、上記（２１）に記載の方法。
６４ビット２進加算器回路の一実施形態を示す図であり、複数の桁上げ先見型（ＣＬＡ）加算器回路および桁上げ選択加算器回路の代表的な構造を含む。 図１のＣＬＡ加算器回路の代表的なものの一実施形態を示す図であり、ＣＬＡ加算器回路の代表的なものはＣＬＡ論理を含む。 図１の６４ビット加算器回路の一実施形態を示す図である。 図２のＣＬＡ論理の一実施形態を示す図である。
符号の説明
１００ ６４ビット２進加算器回路
１０２ ８ビット桁上げ先見型（ＣＬＡ）加算器回路
１０４Ａ 対のＣＬＡ加算器回路
１０４Ｂ 対のＣＬＡ加算器回路
１０６ 単独のＣＬＡ加算器回路
１０８ 桁上げ論理
１１０Ａ マルチプレクサ
１１０Ｂ マルチプレクサ
２０２ ＣＬＡ論理演算装置
２００Ａ 伝播・生成（ＰＧ）セル
２００Ｂ 伝播・生成（ＰＧ）セル
２００Ｃ 伝播・生成（ＰＧ）セル
２０４Ａ 和論理演算装置
２０４Ｂ 和論理演算装置
２０４Ｃ 和論理演算装置
３０２ クリティカル・パスに沿った複数対の信号線
３０４ ＮＡＮＤ−ＮＡＮＤゲート組合せ
３０８ ＮＡＮＤ−ＮＡＮＤゲート組合せ
３１０ ＮＯＲ−ＮＯＲゲート組合せ
４０２ ＮＯＲ−ＮＯＲゲート組合せ
４０４ ＮＯＲ−ＮＯＲゲート組合せ
４０６ ＮＡＮＤ−ＮＡＮＤゲート組合せ
４０８ ＮＡＮＤ−ＮＡＮＤゲート組合せ
４１０ ＮＡＮＤ−ＮＡＮＤゲート組合せ

Claims (10)

  1. 群生成信号（group generate signal）および群伝播信号（grouppropagate signal）を受け取るように結合され、かつ前記群生成信号および前記群伝播信号に応じて１対の相補的な桁上げ信号を生成するように構成された桁上げ論理回路と、
    第１の事前和（presum)、第２の事前和、および前記１対の相補的な桁上げ信号を受け取るように結合され、かつ前記１対の相補的な桁上げ信号に応じて前記第１の事前和か前記第２の事前和かいずれかを生成するように構成された選択論理と、を備える２進加算器回路であって、
    前記桁上げ論理回路が、相補的なホット桁上げ信号を伝えるために使用される１対の信号線のうちの一方を駆動する縦続接続対のＮＡＮＤゲートを備える、２進加算器回路。
  2. 群生成信号（group generate signal）および群伝播信号（grouppropagate signal）を受け取るように結合され、かつ前記群生成信号および前記群伝播信号に応じて１対の相補的な桁上げ信号を生成するように構成された桁上げ論理回路と、
    第１の事前和（presum)、第２の事前和、および前記１対の相補的な桁上げ信号を受け取るように結合され、かつ前記１対の相補的な桁上げ信号に応じて前記第１の事前和か前記第２の事前和かいずれかを生成するように構成された選択論理と、を備える２進加算器回路であって、
    前記桁上げ論理回路が、相補的なホット桁上げ信号を伝えるために使用される１対の信号線のうちの一方を駆動する縦続接続対のＮＯＲゲートを備える、２進加算器回路。
  3. 群生成信号（group generate signal）および群伝播信号（grouppropagate signal）を受け取るように結合され、かつ前記群生成信号および前記群伝播信号に応じて１対の相補的な桁上げ信号を生成するように構成された桁上げ論理回路と、
    第１の事前和（presum)、第２の事前和、および前記１対の相補的な桁上げ信号を受け取るように結合され、かつ前記１対の相補的な桁上げ信号に応じて前記第１の事前和か前記第２の事前和かいずれかを生成するように構成された選択論理と、を備える２進加算器回路であって、
    前記桁上げ論理回路が、相補的なホット桁上げ信号を伝えるために使用される１対の信号線のうちの一方を駆動する縦続接続対のＮＡＮＤゲート、および相補的なホット桁上げ信号を伝えるために使用される前記１対の信号線のうちの他方を駆動する縦続接続対のＮＯＲゲートを備える、２進加算器回路。
  4. 加数の第１の部分および被加数の対応する第１の部分を受け取るように結合され、かつ群生成信号および群伝播信号を生成するように構成された第１の桁上げ先見型（ＣＬＡ）加算器回路と、
    それぞれ前記加数の第２の部分および前記被加数の対応する第２の部分を受け取るように結合された第２のＣＬＡ加算器回路および第３のＣＬＡ加算器回路であって、前記第２のＣＬＡ加算器回路が第１の事前和を生成するように構成され、そして前記第３のＣＬＡ加算器回路が第２の事前和を生成するように構成されているものである第２のＣＬＡ加算器および第３のＣＬＡ加算器回路と、
    前記群生成信号および前記群伝播信号を受け取るように結合され、かつ前記群生成信号および前記群伝播信号に応じて１対の相補的な桁上げ信号を生成するように構成された桁上げ論理回路と、
    第１の事前和、第２の事前和、および前記１対の相補的な桁上げ信号を受け取るように結合され、かつ前記１対の相補的な桁上げ信号に応じて前記第１の事前和か前記第２の事前和かいずれかを生成するように構成されたマルチプレクサと、を備える２進加算器回路であって、
    前記桁上げ論理回路が、相補的なホット桁上げ信号を伝えるために使用される１対の信号線のうちの一方を駆動する縦続接続対のＮＡＮＤゲートを備える、２進加算器回路。
  5. 加数の第１の部分および被加数の対応する第１の部分を受け取るように結合され、かつ群生成信号および群伝播信号を生成するように構成された第１の桁上げ先見型（ＣＬＡ）加算器回路と、
    それぞれ前記加数の第２の部分および前記被加数の対応する第２の部分を受け取るように結合された第２のＣＬＡ加算器回路および第３のＣＬＡ加算器回路であって、前記第２のＣＬＡ加算器回路が第１の事前和を生成するように構成され、そして前記第３のＣＬＡ加算器回路が第２の事前和を生成するように構成されているものである第２のＣＬＡ加算器および第３のＣＬＡ加算器回路と、
    前記群生成信号および前記群伝播信号を受け取るように結合され、かつ前記群生成信号および前記群伝播信号に応じて１対の相補的な桁上げ信号を生成するように構成された桁上げ論理回路と、
    第１の事前和、第２の事前和、および前記１対の相補的な桁上げ信号を受け取るように結合され、かつ前記１対の相補的な桁上げ信号に応じて前記第１の事前和か前記第２の事前和かいずれかを生成するように構成されたマルチプレクサと、を備える２進加算器回路であって、
    前記桁上げ論理回路が、相補的な生成信号を伝えるために使用される１対の信号線のうちの一方を駆動する縦続接続対のＮＯＲゲートを備える、２進加算器回路。
  6. 加数の第１の部分および被加数の対応する第１の部分を受け取るように結合され、かつ群生成信号および群伝播信号を生成するように構成された第１の桁上げ先見型（ＣＬＡ）加算器回路と、
    それぞれ前記加数の第２の部分および前記被加数の対応する第２の部分を受け取るように結合された第２のＣＬＡ加算器回路および第３のＣＬＡ加算器回路であって、前記第２のＣＬＡ加算器回路が第１の事前和を生成するように構成され、そして前記第３のＣＬＡ加算器回路が第２の事前和を生成するように構成されているものである第２のＣＬＡ加算器および第３のＣＬＡ加算器回路と、
    前記群生成信号および前記群伝播信号を受け取るように結合され、かつ前記群生成信号および前記群伝播信号に応じて１対の相補的な桁上げ信号を生成するように構成された桁上げ論理回路と、
    第１の事前和、第２の事前和、および前記１対の相補的な桁上げ信号を受け取るように結合され、かつ前記１対の相補的な桁上げ信号に応じて前記第１の事前和か前記第２の事前和かいずれかを生成するように構成されたマルチプレクサと、を備える２進加算器回路であって、
    前記桁上げ論理回路が、相補的な生成信号を伝えるために使用される１対の信号線のうちの一方を駆動する縦続接続対のＮＡＮＤゲート、および相補的な生成信号を伝えるために使用される前記１対の信号線のうちの他方を駆動する縦続接続対のＮＯＲゲートを備える、２進加算器回路。
  7. 加算器回路で使用するための桁上げ論理回路を作る方法であって、
    群生成論理機能（group generate logic function）ＧＩ，Ｉ＋１＝ＧＩ ＯＲ ＧＩ＋１ ＡＮＤ ＰＩが実行されるようになっている前記桁上げ論理回路のクリティカルなタイミングの経路に沿った各位置で、下記の演算、すなわち、
    前記位置での前記生成信号ＧＩおよびＧＩ＋１の到着時間を決定する演算と、
    前記生成信号ＧＩが前記生成信号ＧＩ＋１よりも早く着いた場合には、前記群生成論理機能を実行するために複合AND-OR-INVERTゲートを選ぶ演算と、
    前記生成信号ＧＩ＋１が前記生成信号ＧＩよりも早く着いた場合には、前記群生成論理機能を実行するために縦続接続対のＮＡＮＤゲートを選ぶ演算と、
    を実行するステップ含み、ここでＧＩおよびＧＩ＋１は生成信号であり、ＰＩは伝播信号である方法。
  8. さらに、前記生成信号ＧＩ＋１が前記生成信号ＧＩよりも早く着いた場合には、前記伝播信号ＰＩおよび前記より早い到着の生成信号ＧＩ＋１を前記縦続接続対のＮＡＮＤゲートの最初のものの入力に供給し、さらに前記より遅い到着の生成信号ＧＩを前記縦続接続対のＮＡＮＤゲートの２番目のものの入力に供給することを含む、請求項７に記載の方法。
  9. 加算器回路で使用するための桁上げ論理回路を作る方法であって、
    群生成論理機能ＧＩ，Ｉ＋１’＝ＧＩ’ ＡＮＤ ＧＩ＋１’ ＯＲ ＰＩ’が実行されるようになっている前記桁上げ論理回路のクリティカルなタイミングの経路に沿った各位置で、下記の演算、すなわち、
    前記位置での前記生成信号ＧＩ’およびＧＩ＋１’の到着時間を決定する演算と、
    前記生成信号ＧＩ’が前記生成信号ＧＩ＋１’よりも早く着いた場合には、前記群生成論理機能を実行するために複合OR-AND-INVERTゲートを選ぶ演算と、
    前記生成信号ＧＩ＋１’が前記生成信号ＧＩ’よりも早く着いた場合には、前記群生成論理機能を実行するために縦続接続対のＮＯＲゲートを選ぶ演算と、
    を実行するステップを含み、ここでＧＩ’およびＧＩ＋１’は生成信号であり、ＰＩ’は伝播信号である方法。
  10. さらに、前記生成信号ＧＩ＋１’が前記生成信号ＧＩ’よりも早く着いた場合には、前記伝播信号ＰＩ’および前記より早い到着の生成信号ＧＩ＋１’を前記縦続接続対のＮＯＲゲートの最初のものの入力に供給し、さらに前記より遅い到着の生成信号ＧＩ’を前記縦続接続対のＮＯＲゲートの２番目のものの入力に供給することを含む、請求項９に記載の方法。
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