JPH06348454A - 算術または論理演算の計算結果の検出方法 - Google Patents
算術または論理演算の計算結果の検出方法Info
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- JPH06348454A JPH06348454A JP5190598A JP19059893A JPH06348454A JP H06348454 A JPH06348454 A JP H06348454A JP 5190598 A JP5190598 A JP 5190598A JP 19059893 A JP19059893 A JP 19059893A JP H06348454 A JPH06348454 A JP H06348454A
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Abstract
(57)【要約】
【目的】 コンピュータ・プログラムの実行の際の分岐
は、従来はＡＬＵ＝０の計算結果によって決定していた
が、処理遅れを安定的に少なくするために、計算結果が
出る前に、ゼロ条件が成立したときに決定するようにす
る。 【構成】 算術または論理計算の結果の検出回路（６
０）は、第１演算数Ａと第２演算数ＢとＣinを受け、１
組の１ビット・ゼロ信号Ｚを発生する１組の１ビット・
ゼロのセル（６２）を備える。組み合わせ回路（６４）
が前記１ビット・ゼロ信号の組を受け、前記１ビット・
ゼロ信号の既知の関数である選択された出力を出す。望
ましい実施態様では、組合わせ回路（６４）は論理積機
能であって、全ての前記１ビット・ゼロ信号が１になる
条件を検出する。望ましい各種の実施態様において、前
記１ビット・ゼロ信号は加算、減算、論理演算などの演
算の算術ゼロ条件を検出する。
は、従来はＡＬＵ＝０の計算結果によって決定していた
が、処理遅れを安定的に少なくするために、計算結果が
出る前に、ゼロ条件が成立したときに決定するようにす
る。 【構成】 算術または論理計算の結果の検出回路（６
０）は、第１演算数Ａと第２演算数ＢとＣinを受け、１
組の１ビット・ゼロ信号Ｚを発生する１組の１ビット・
ゼロのセル（６２）を備える。組み合わせ回路（６４）
が前記１ビット・ゼロ信号の組を受け、前記１ビット・
ゼロ信号の既知の関数である選択された出力を出す。望
ましい実施態様では、組合わせ回路（６４）は論理積機
能であって、全ての前記１ビット・ゼロ信号が１になる
条件を検出する。望ましい各種の実施態様において、前
記１ビット・ゼロ信号は加算、減算、論理演算などの演
算の算術ゼロ条件を検出する。
Description
【０００１】
【産業上の利用分野】この発明は一般にコンピュータの
算術論理演算装置に関し、より詳細には算術または論理
計算の結果を検出する方法に関する。
算術論理演算装置に関し、より詳細には算術または論理
計算の結果を検出する方法に関する。
【０００２】
【従来の技術】計算の分野では、プログラムの実行の際
の分岐の決定は、その前の計算結果に基づいて行われる
ことが多い。一般のコンピュータは算術論理演算装置
（ＡＬＵ）を備え、２つ以上の「Ｎ」ビットの演算数(o
perand) に数学的演算を行う。ただし、「Ｎ」は、各演
算数のビット総数を表す。また「ｎ」番目のビットを参
照する場合もある。ただし「ｎ」は指標(index) 値で、
その値は０からＮ−１までである。
の分岐の決定は、その前の計算結果に基づいて行われる
ことが多い。一般のコンピュータは算術論理演算装置
（ＡＬＵ）を備え、２つ以上の「Ｎ」ビットの演算数(o
perand) に数学的演算を行う。ただし、「Ｎ」は、各演
算数のビット総数を表す。また「ｎ」番目のビットを参
照する場合もある。ただし「ｎ」は指標(index) 値で、
その値は０からＮ−１までである。
【０００３】
【発明が解決しようとする課題】一般に、計算の結果Ａ
ＬＵ＝０であると分岐を決定する。多くの場合、計算結
果がゼロであれば分岐を行い、ゼロでなければプログラ
ムは次の命令を引き続き実行する、またはその逆であ
る。これまでこの分野では、算術計算の結果のテストは
実際の計算結果に頼っている。
ＬＵ＝０であると分岐を決定する。多くの場合、計算結
果がゼロであれば分岐を行い、ゼロでなければプログラ
ムは次の命令を引き続き実行する、またはその逆であ
る。これまでこの分野では、算術計算の結果のテストは
実際の計算結果に頼っている。
【０００４】
【課題を解決するための手段】この発明では、ゼロ条件
（ＡＬＵ＝０）信号のタイミングの方が計算結果自体よ
りも一層厳密であると考える。この発明の望ましい実施
態様では、算術または論理条件信号を、実際の計算結果
が出る前に計算する。
（ＡＬＵ＝０）信号のタイミングの方が計算結果自体よ
りも一層厳密であると考える。この発明の望ましい実施
態様では、算術または論理条件信号を、実際の計算結果
が出る前に計算する。
【０００５】この発明の望ましい実施態様では、ＡＬＵ
の各ビットに対する信号（ここでは１ビット・ゼロ信号
と呼ぶ）を生成するが、この算術または論理条件信号は
計算結果とは独立に計算してよい。
の各ビットに対する信号（ここでは１ビット・ゼロ信号
と呼ぶ）を生成するが、この算術または論理条件信号は
計算結果とは独立に計算してよい。
【０００６】ｎを０からＮ−１までとすると、ｎ番目の
１ビット・ゼロ信号は各演算数のｎ番目および（ｎ−
１）番目のビットにだけ依存することが望ましい。最下
位（ゼロ番目）の１ビット・ゼロ検出器は、各演算数の
ゼロ番目のビットとけた上げ入力(carry-in)信号Ｃinだ
けに依存する。というのは、最下位の１ビット・ゼロ検
出器にとっては（ｎ−１）番目のビットはないからであ
る。
１ビット・ゼロ信号は各演算数のｎ番目および（ｎ−
１）番目のビットにだけ依存することが望ましい。最下
位（ゼロ番目）の１ビット・ゼロ検出器は、各演算数の
ゼロ番目のビットとけた上げ入力(carry-in)信号Ｃinだ
けに依存する。というのは、最下位の１ビット・ゼロ検
出器にとっては（ｎ−１）番目のビットはないからであ
る。
【０００７】この発明の望ましい実施態様では、全ての
１ビット・ゼロ信号の論理積をとり、計算結果とは独立
に全体のＡＬＵ＝０信号を生成する。ここに説明する新
規な考え方は、加算器設計、減算器設計、ＡＬＵ設計に
取り入れてよい。
１ビット・ゼロ信号の論理積をとり、計算結果とは独立
に全体のＡＬＵ＝０信号を生成する。ここに説明する新
規な考え方は、加算器設計、減算器設計、ＡＬＵ設計に
取り入れてよい。
【０００８】これらのどの装置設計においてもまたその
他においても、ここに説明する新規な考えは、計算結果
が「０」すなわち全てのビットがゼロ、計算結果が
「１」すなわち全てのビットが１、ＳＵＢＦＩＥＬＤ＝
「０」または「１」を含む演算条件を検出するのに用い
てよい。この論理を拡張すると、任意の選択された論理
結果を既知の値と比較して、前記論理結果が前記既知の
値と等しいかどうかをすぐ決定することができる。
他においても、ここに説明する新規な考えは、計算結果
が「０」すなわち全てのビットがゼロ、計算結果が
「１」すなわち全てのビットが１、ＳＵＢＦＩＥＬＤ＝
「０」または「１」を含む演算条件を検出するのに用い
てよい。この論理を拡張すると、任意の選択された論理
結果を既知の値と比較して、前記論理結果が前記既知の
値と等しいかどうかをすぐ決定することができる。
【０００９】この発明の望ましい一実施態様において、
ゼロ検出回路を説明する。この回路は、１組の１ビット
・ゼロのセルを備え、第１演算数Ａ、第２演算数Ｂ、お
よびＣinを入力とし、１組の１ビット・ゼロ信号Ｚを発
生する。組合わせ回路がこの１組の１ビット・ゼロ信号
を受けて、この１ビット・ゼロ信号の既知の関数である
選択された出力を出す。
ゼロ検出回路を説明する。この回路は、１組の１ビット
・ゼロのセルを備え、第１演算数Ａ、第２演算数Ｂ、お
よびＣinを入力とし、１組の１ビット・ゼロ信号Ｚを発
生する。組合わせ回路がこの１組の１ビット・ゼロ信号
を受けて、この１ビット・ゼロ信号の既知の関数である
選択された出力を出す。
【００１０】望ましい実施態様では、組合わせ回路は論
理積機能であり、全ての１ビット・ゼロ信号が１になる
(positively asserted) 条件を検出する。この発明の各
種の望ましい実施態様において、１ビット・ゼロ信号は
加算、減算または論理演算の操作のゼロ条件を検出して
よい。その他の装置、システム、方法も開示する。
理積機能であり、全ての１ビット・ゼロ信号が１になる
(positively asserted) 条件を検出する。この発明の各
種の望ましい実施態様において、１ビット・ゼロ信号は
加算、減算または論理演算の操作のゼロ条件を検出して
よい。その他の装置、システム、方法も開示する。
【００１１】
【実施例】図１に、従来の技術のＡＬＵ＝０回路２０の
略図を示す。このＡＬＵ＝０回路２０は、ＡＬＵ２２の
結果の出力であるＲ0 からＲN-1 を受ける。ＡＬＵ２２
は、その演算数Ａ0 からＡN-1 とＢ0 からＢN-1 に特定
の算術演算を行う。これらの演算は、加算や減算などの
算術演算でも、論理積または論理和などの特定の論理演
算でもよい。
略図を示す。このＡＬＵ＝０回路２０は、ＡＬＵ２２の
結果の出力であるＲ0 からＲN-1 を受ける。ＡＬＵ２２
は、その演算数Ａ0 からＡN-1 とＢ0 からＢN-1 に特定
の算術演算を行う。これらの演算は、加算や減算などの
算術演算でも、論理積または論理和などの特定の論理演
算でもよい。
【００１２】ＡＬＵ＝０回路２０は組合わせ論理回路か
ら成り、この論理回路をＮビットの論理的ＮＯＲゲート
２４で示す。否定論理和機能の定義により、このＮＯＲ
ゲート２４のＡＬＵ＝０出力は、ＮＯＲゲート２４の全
ての入力がゼロ（従って計算結果がゼロ）の場合だけ１
になる。
ら成り、この論理回路をＮビットの論理的ＮＯＲゲート
２４で示す。否定論理和機能の定義により、このＮＯＲ
ゲート２４のＡＬＵ＝０出力は、ＮＯＲゲート２４の全
ての入力がゼロ（従って計算結果がゼロ）の場合だけ１
になる。
【００１３】一般にこのＮビットのＮＯＲゲート２４
は、より小さいが同じ機能を持つゲート網で実現するこ
とができる。この構造の難点は、ＡＬＵ＝０条件の決定
を行う前に算術または論理計算を完了して、ＡＬＵ２２
から出力を出しておかなければならないということであ
る。
は、より小さいが同じ機能を持つゲート網で実現するこ
とができる。この構造の難点は、ＡＬＵ＝０条件の決定
を行う前に算術または論理計算を完了して、ＡＬＵ２２
から出力を出しておかなければならないということであ
る。
【００１４】図２は別の従来の技術であるＡＬＵ＝０回
路３０の略図であって、米国特許番号４，８１５，０１
９でボスハート(Bosshart)が開示したものである。この
ＡＬＵ＝０回路３０は、実際にはＡＬＵ≠０を計算し、
ＡＬＵの各部分３２はけた上げ入力信号が入る前にそれ
ぞれの予備的ＡＬＵ≠０信号を得ることによって、けた
上げ選択先取りＡＬＵで動作する。この予備的ＡＬＵ≠
０出力は、ＯＲゲート３４の出力である。
路３０の略図であって、米国特許番号４，８１５，０１
９でボスハート(Bosshart)が開示したものである。この
ＡＬＵ＝０回路３０は、実際にはＡＬＵ≠０を計算し、
ＡＬＵの各部分３２はけた上げ入力信号が入る前にそれ
ぞれの予備的ＡＬＵ≠０信号を得ることによって、けた
上げ選択先取りＡＬＵで動作する。この予備的ＡＬＵ≠
０出力は、ＯＲゲート３４の出力である。
【００１５】ＯＲゲート３４は、関連するＡＬＵの部分
３２の最下位ビットと、関連するＡＬＵの部分３２から
のＲ≠０信号と、もしあればその前の部分のＯＲゲート
３４からのＡＬＵ≠０を受ける。従ってけた上げ信号が
ＡＬＵの部分３２全体でリプル(ripple)状態になるとＡ
ＬＵ≠０はＯＲゲート３４を通してＡＬＵ全体でリプル
状態になる。けた上げ入力信号が入ると、その部分の最
下位ビットと最終的な比較を行い、最終のＡＬＵ≠０信
号を発生する。
３２の最下位ビットと、関連するＡＬＵの部分３２から
のＲ≠０信号と、もしあればその前の部分のＯＲゲート
３４からのＡＬＵ≠０を受ける。従ってけた上げ信号が
ＡＬＵの部分３２全体でリプル(ripple)状態になるとＡ
ＬＵ≠０はＯＲゲート３４を通してＡＬＵ全体でリプル
状態になる。けた上げ入力信号が入ると、その部分の最
下位ビットと最終的な比較を行い、最終のＡＬＵ≠０信
号を発生する。
【００１６】任意のＡＬＵの部分３２におけるＲ≠０計
算は、その部分のＡＬＵの結果が完了した後、１ゲート
遅れて完了する。最終のＡＬＵ≠０計算は、けた上げ選
択先取りＡＬＵの計算が完了した後、１ゲート遅れて完
了する。必要があればＡＬＵ≠０信号を反転すればＡＬ
Ｕ＝０信号が得られることは、この分野の技術者には明
かである。
算は、その部分のＡＬＵの結果が完了した後、１ゲート
遅れて完了する。最終のＡＬＵ≠０計算は、けた上げ選
択先取りＡＬＵの計算が完了した後、１ゲート遅れて完
了する。必要があればＡＬＵ≠０信号を反転すればＡＬ
Ｕ＝０信号が得られることは、この分野の技術者には明
かである。
【００１７】図３は、従来の加算器の１ビット加算器セ
ルの略図である。各セルのけた上げ出力(carry-out) Ｃ
n が次の最上位の隣接セルのけた上げ入力になるように
接続して、Ｎ個のセルで全体を構成する。最上位（Ｎ−
１番目）のセルのＣn はＣou t 信号で、Ｎビットより大
きい演算数の、更に上位のビットで動作する他の加算器
で用いる。
ルの略図である。各セルのけた上げ出力(carry-out) Ｃ
n が次の最上位の隣接セルのけた上げ入力になるように
接続して、Ｎ個のセルで全体を構成する。最上位（Ｎ−
１番目）のセルのＣn はＣou t 信号で、Ｎビットより大
きい演算数の、更に上位のビットで動作する他の加算器
で用いる。
【００１８】最下位（ゼロ番目）のセルのＣn-1 はＣin
信号で、Ｎビットより大きい演算数の、更に下位のビッ
トで動作する追加の加算器からのＣout 信号が入る。回
路４０は、１ビット演算数Ａn およびＢn と、下位の１
ビット・セルからのけた上げ入力信号Ｃn-1 とによって
１ビット和Ｓn を計算する。最下位１ビット・セルの場
合はＣn-1 はＣinである。
信号で、Ｎビットより大きい演算数の、更に下位のビッ
トで動作する追加の加算器からのＣout 信号が入る。回
路４０は、１ビット演算数Ａn およびＢn と、下位の１
ビット・セルからのけた上げ入力信号Ｃn-1 とによって
１ビット和Ｓn を計算する。最下位１ビット・セルの場
合はＣn-1 はＣinである。
【００１９】またこの１ビット・セルは、一般に「発
生」信号と呼ぶＧn と、「伝播」信号と呼ぶＰn の、２
つの内部信号を発生する。伝播セル４２は論理的な排他
的ＯＲゲートで、その機能は式
生」信号と呼ぶＧn と、「伝播」信号と呼ぶＰn の、２
つの内部信号を発生する。伝播セル４２は論理的な排他
的ＯＲゲートで、その機能は式
【数２】 で表される。ただし、
【数３】 は排他的論理和機能を表す符号である。排他的論理和機
能の定義により、Ａn ，Ｂn ＝０，０または１，１であ
ればＰn ＝０であり、Ａn ，Ｂn ＝０，１または１，０
であればＰn ＝１である。
能の定義により、Ａn ，Ｂn ＝０，０または１，１であ
ればＰn ＝０であり、Ａn ，Ｂn ＝０，１または１，０
であればＰn ＝１である。
【００２０】発生セル４４は論理的なＡＮＤゲートで、
その機能は式Ｇn ＝Ａn ・Ｂn で表される。ただし、・
は論理積機能の符号である。論理積機能の定義により、
Ａn，Ｂn ＝０，０または０，１または１，０であれば
Ｇn ＝０、またＡn ，Ｂn ＝１，１であればＧn ＝１で
ある。１ビットの和Ｓn は別の排他的ＯＲゲート４６か
らの出力で、
その機能は式Ｇn ＝Ａn ・Ｂn で表される。ただし、・
は論理積機能の符号である。論理積機能の定義により、
Ａn，Ｂn ＝０，０または０，１または１，０であれば
Ｇn ＝０、またＡn ，Ｂn ＝１，１であればＧn ＝１で
ある。１ビットの和Ｓn は別の排他的ＯＲゲート４６か
らの出力で、
【数４】 である。
【００２１】けた上げ出力Ｃn は、Ｇn とＡＮＤゲート
５０の出力を入力とするＯＲゲート４８の出力と定義さ
れる。ＡＮＤゲート５０の入力は、Ｐn とＣn-1 であ
る。出力Ｃn は、Ｃn-1 とＰn とＧn からＣn ＝Ｇn ＋
Ｐn ・Ｃn-1 で定義される。ただし、「＋」は論理和を
表す符号である。言い換えると、発生信号（Ｇn ）の発
生と、伝播信号（Ｐn ）の発生とけた上げ入力
（Ｃn-1 ）の存在との論理積と、の論理和でけた上げが
発生する。
５０の出力を入力とするＯＲゲート４８の出力と定義さ
れる。ＡＮＤゲート５０の入力は、Ｐn とＣn-1 であ
る。出力Ｃn は、Ｃn-1 とＰn とＧn からＣn ＝Ｇn ＋
Ｐn ・Ｃn-1 で定義される。ただし、「＋」は論理和を
表す符号である。言い換えると、発生信号（Ｇn ）の発
生と、伝播信号（Ｐn ）の発生とけた上げ入力
（Ｃn-1 ）の存在との論理積と、の論理和でけた上げが
発生する。
【００２２】図４はＡＬＵ＝０回路６０の望ましい実施
態様の略図を示す。図４は入力Ａ0からＡN-1 と、Ｂ0
からＢN-1 とを受けるＮビットＡＬＵ＝０回路６０を示
す。ただし、ｎは０からＮ−１までである。Ｎ個の各１
ビット・ゼロのセル６２の入力は、Ａn 、Ｂn 、Ｋn-1
である。ただし、ｎは０からＮ−１である。Ｋn は「キ
ル(kill)」信号で、以下に説明する。
態様の略図を示す。図４は入力Ａ0からＡN-1 と、Ｂ0
からＢN-1 とを受けるＮビットＡＬＵ＝０回路６０を示
す。ただし、ｎは０からＮ−１までである。Ｎ個の各１
ビット・ゼロのセル６２の入力は、Ａn 、Ｂn 、Ｋn-1
である。ただし、ｎは０からＮ−１である。Ｋn は「キ
ル(kill)」信号で、以下に説明する。
【００２３】ｎ番目の１ビット・ゼロのセルは、１ビッ
ト・ゼロ信号Ｚn と、次の最上位（ｎ＋１）セルに入力
する「キル」信号Ｋn とを出力する。図４にＮビットの
ＡＮＤゲート６４で示す組合わせ回路は、ｎ＝０からＮ
−１までのＺn が全て１になるとＡＬＵ＝０信号を１つ
出力する。
ト・ゼロ信号Ｚn と、次の最上位（ｎ＋１）セルに入力
する「キル」信号Ｋn とを出力する。図４にＮビットの
ＡＮＤゲート６４で示す組合わせ回路は、ｎ＝０からＮ
−１までのＺn が全て１になるとＡＬＵ＝０信号を１つ
出力する。
【００２４】このＮビットのＡＮＤゲート６４は一般に
Ｎビットより少ないゲート網で動作する。これはディジ
タル論理回路設計の技術者には明かである。この構造の
利点は、組合わせ論理ゲート遅れの数段階以内でＡＬＵ
＝０信号を発生できることである。
Ｎビットより少ないゲート網で動作する。これはディジ
タル論理回路設計の技術者には明かである。この構造の
利点は、組合わせ論理ゲート遅れの数段階以内でＡＬＵ
＝０信号を発生できることである。
【００２５】論理ゲートの遅れの大きさはｌｏｇ2 Ｎに
１ゲート遅れを掛けた程度であるが、従来のＡＬＵ＝０
検出回路で発生する遅れの大きさは計算遅れであって、
これはＡＬＵ＝０の計算結果をデコードするのに必要な
論理ゲート遅れ（ｌｏｇ2 Ｎ）に加えて、ほぼ１＋ｌｏ
ｇ2 Ｎから２Ｎの値に１ゲート遅れを掛けた値だけ変動
する。
１ゲート遅れを掛けた程度であるが、従来のＡＬＵ＝０
検出回路で発生する遅れの大きさは計算遅れであって、
これはＡＬＵ＝０の計算結果をデコードするのに必要な
論理ゲート遅れ（ｌｏｇ2 Ｎ）に加えて、ほぼ１＋ｌｏ
ｇ2 Ｎから２Ｎの値に１ゲート遅れを掛けた値だけ変動
する。
【００２６】図４の望ましい実施態様のＡＬＵ＝０回路
は、もしあればＡＬＵの既存の伝播および発生回路を、
新しい１ビット・ゼロとキルと組合わせＡＬＵ＝０と共
に用いて、ＡＬＵ内でＡＬＵ＝０信号を発生するのに用
いることができる。
は、もしあればＡＬＵの既存の伝播および発生回路を、
新しい１ビット・ゼロとキルと組合わせＡＬＵ＝０と共
に用いて、ＡＬＵ内でＡＬＵ＝０信号を発生するのに用
いることができる。
【００２７】または望ましい実施態様の回路は、それぞ
れのＰＧＫＺ（伝播、発生、キル、ゼロ）回路を用いて
個別の装置で実現し、Ａ0 からＡN-1 とＢ0 からＢN-1
とＣ inを受け、独立のＡＬＵ＝０回路を形成することが
できる。
れのＰＧＫＺ（伝播、発生、キル、ゼロ）回路を用いて
個別の装置で実現し、Ａ0 からＡN-1 とＢ0 からＢN-1
とＣ inを受け、独立のＡＬＵ＝０回路を形成することが
できる。
【００２８】第５図は、望ましい実施態様のＡＬＵ＝０
回路を含んだ望ましい実施態様の回路７０を高水準の略
図で示す。この回路７０は、ｎ＝０からＮ−１に対する
入力Ａn とＢn とけた上げ入力信号Ｃinとを受け、それ
から生じるｎ＝０からＮ−１に対するＲn とＡＬＵ＝０
とを出力する。入力Ａn とＢn はＰＧＫの部分７２に入
力し、そこからｎ＝０からＮ−１までに対する伝播信号
Ｐn 、発生信号Ｇn 、キル信号Ｋn を発生する。Ｐn 、
Ｇn 、Ｋn 信号は次のように定義される。
回路を含んだ望ましい実施態様の回路７０を高水準の略
図で示す。この回路７０は、ｎ＝０からＮ−１に対する
入力Ａn とＢn とけた上げ入力信号Ｃinとを受け、それ
から生じるｎ＝０からＮ−１に対するＲn とＡＬＵ＝０
とを出力する。入力Ａn とＢn はＰＧＫの部分７２に入
力し、そこからｎ＝０からＮ−１までに対する伝播信号
Ｐn 、発生信号Ｇn 、キル信号Ｋn を発生する。Ｐn 、
Ｇn 、Ｋn 信号は次のように定義される。
【数５】
【００２９】略図と機能を示した前記回路はいろいろの
形で実現することができ、ディジタル回路設計の技術者
にはよく知られている。１ビット・ゼロのセル配列７４
はＰＧＫ信号を受け、Ｐn およびＫn-1 に基づいてゼロ
信号Ｚn を発生する。１ビット・ゼロの配列７４の最下
位ビットでは、Ｋin（以下に説明する）はＫn-1 であ
る。Ｚn 信号は式
形で実現することができ、ディジタル回路設計の技術者
にはよく知られている。１ビット・ゼロのセル配列７４
はＰＧＫ信号を受け、Ｐn およびＫn-1 に基づいてゼロ
信号Ｚn を発生する。１ビット・ゼロの配列７４の最下
位ビットでは、Ｋin（以下に説明する）はＫn-1 であ
る。Ｚn 信号は式
【数６】 で表される。
【００３０】排他的論理和
【数７】 機能の定義により、Ｐn ，Ｋn-1 ＝０，０または１，１
ならばＺn ＝０であり、Ｐn ，Ｋn-1 ＝０，１または
１，０であればＺn ＝１である。１ビット・ゼロのセル
配列７４はＰＧＺ（伝播、発生、ゼロ）信号を通す。１
ビット・ゼロのＡＮＤトリー(tree)７６はゼロ信号を受
け、ｎ＝０からＮ−１までに対して全てＺn＝１であれ
ばＡＬＵ＝０信号を１として出力する。
ならばＺn ＝０であり、Ｐn ，Ｋn-1 ＝０，１または
１，０であればＺn ＝１である。１ビット・ゼロのセル
配列７４はＰＧＺ（伝播、発生、ゼロ）信号を通す。１
ビット・ゼロのＡＮＤトリー(tree)７６はゼロ信号を受
け、ｎ＝０からＮ−１までに対して全てＺn＝１であれ
ばＡＬＵ＝０信号を１として出力する。
【００３１】組合わせ論理回路７６はＡＮＤトリーであ
ることが望ましく、ＰＧ信号をそのまま通す。作図の便
宜上、ＰＧ信号は１ビット・ゼロのＡＮＤトリーを単に
通すように示しているが、これらの信号をＡＮＤトリー
７６の中や近くを通す必要はない。
ることが望ましく、ＰＧ信号をそのまま通す。作図の便
宜上、ＰＧ信号は１ビット・ゼロのＡＮＤトリーを単に
通すように示しているが、これらの信号をＡＮＤトリー
７６の中や近くを通す必要はない。
【００３２】更に図５において、加算器回路７８はＰＧ
信号を受け、この技術でよく知られている方法でｎ＝０
からＮ−１までに対する演算結果Ｒn を発生する。例え
ばこの加算器７８は、ボスハートが米国特許番号４，８
１５，０１９で説明しているけた上げ選択先取り加算器
であってよい。
信号を受け、この技術でよく知られている方法でｎ＝０
からＮ−１までに対する演算結果Ｒn を発生する。例え
ばこの加算器７８は、ボスハートが米国特許番号４，８
１５，０１９で説明しているけた上げ選択先取り加算器
であってよい。
【００３３】または図３のＮ個の部分セルから成るリプ
ルけた上げ加算器(ripple carry adder)であってよく、
この場合排他的ＯＲゲート４６はＣn-1 とＰn からＳn
を計算し、ＯＲゲート４８とＡＮＤゲート５０はＰn と
Ｇn からＣn を計算する（ｎは０からＮ−１まで）。加
算器回路７８は実際は算術／論理回路として動作し、Ｐ
ＧＫ発生装置７２からＰn およびＧn を発生するのに用
いた方法に応じて加算、減算、論理演算の結果を発生し
てよい。
ルけた上げ加算器(ripple carry adder)であってよく、
この場合排他的ＯＲゲート４６はＣn-1 とＰn からＳn
を計算し、ＯＲゲート４８とＡＮＤゲート５０はＰn と
Ｇn からＣn を計算する（ｎは０からＮ−１まで）。加
算器回路７８は実際は算術／論理回路として動作し、Ｐ
ＧＫ発生装置７２からＰn およびＧn を発生するのに用
いた方法に応じて加算、減算、論理演算の結果を発生し
てよい。
【００３４】この発明の望ましい実施態様において、加
算器回路７８の動作は実行中の演算には依存しない。望
ましい実施態様では、全ての演算特有の機能はＰＧＫ発
生装置７２内で行われる。
算器回路７８の動作は実行中の演算には依存しない。望
ましい実施態様では、全ての演算特有の機能はＰＧＫ発
生装置７２内で行われる。
【００３５】更に図５に示す望ましい実施態様の加算器
は、下位の算術および論理回路からＣin信号を受け、Ｐ
ＧＫ発生装置７２と１ビット・ゼロのセル配列７４でＫ
inとして用いる信号を反転するためのインバータ８０を
備える。
は、下位の算術および論理回路からＣin信号を受け、Ｐ
ＧＫ発生装置７２と１ビット・ゼロのセル配列７４でＫ
inとして用いる信号を反転するためのインバータ８０を
備える。
【００３６】次に図６に、上に述べた望ましい実施態様
のけた上げトリー(carry tree)７６を示す。けた上げト
リー７６のこの実施態様ではＮを３２ビットとしたが、
Ｎはどんな数でもよい。この実施態様のけた上げトリー
７６は、Ｎ個の１ビット・ゼロ信号Ｚn からＡＬＵ＝０
信号を出す３２ビットの論理積機能である。
のけた上げトリー(carry tree)７６を示す。けた上げト
リー７６のこの実施態様ではＮを３２ビットとしたが、
Ｎはどんな数でもよい。この実施態様のけた上げトリー
７６は、Ｎ個の１ビット・ゼロ信号Ｚn からＡＬＵ＝０
信号を出す３２ビットの論理積機能である。
【００３７】けた上げトリー７６は、４入力ＡＮＤゲー
ト９０を１個と、８入力ＡＮＤゲート９２を４個備え
る。この技術でよく知られているように、この８入力Ａ
ＮＤゲート９２は、２個の４入力ＮＡＮＤゲート９６と
その出力を受ける１個の２入力ＮＯＲゲート９４で形成
することができる。この分野の一般的技術を用いれば、
３２ビットの論理積の機能は多くの回路で実現すること
ができる。
ト９０を１個と、８入力ＡＮＤゲート９２を４個備え
る。この技術でよく知られているように、この８入力Ａ
ＮＤゲート９２は、２個の４入力ＮＡＮＤゲート９６と
その出力を受ける１個の２入力ＮＯＲゲート９４で形成
することができる。この分野の一般的技術を用いれば、
３２ビットの論理積の機能は多くの回路で実現すること
ができる。
【００３８】次に図７は、加算器用の第１のＰＧＫ発生
回路７２の実施態様の一例と、共に用いる１ビット・ゼ
ロのセル７４の実施態様の一例を部分的に示す。図７の
実施態様は、ＰＧＫ発生回路７２のｎ番目のビットと１
ビット・ゼロのセル配列７４のｎ番目のビットに用いる
１ビットＰＧＫＺセル１００である。
回路７２の実施態様の一例と、共に用いる１ビット・ゼ
ロのセル７４の実施態様の一例を部分的に示す。図７の
実施態様は、ＰＧＫ発生回路７２のｎ番目のビットと１
ビット・ゼロのセル配列７４のｎ番目のビットに用いる
１ビットＰＧＫＺセル１００である。
【００３９】ＰＧＫＺセル１００は、第１および第２排
他的ＯＲゲート１０２，１０４と、ＡＮＤゲート１０６
と、ＮＯＲゲート１０８と、入力Ａn 、Ｂn 、Ｋn-1 と
を備える。このＰＧＫＺセル１００の出力はＰn 、
Ｇn 、Ｋn 、Ｚn である。最下位ビット（すなわちｎ＝
０）では、ＫinはＫn-1 である。図に概略を示すよう
に、このセルの機能は次のように表される。
他的ＯＲゲート１０２，１０４と、ＡＮＤゲート１０６
と、ＮＯＲゲート１０８と、入力Ａn 、Ｂn 、Ｋn-1 と
を備える。このＰＧＫＺセル１００の出力はＰn 、
Ｇn 、Ｋn 、Ｚn である。最下位ビット（すなわちｎ＝
０）では、ＫinはＫn-1 である。図に概略を示すよう
に、このセルの機能は次のように表される。
【数８】
【００４０】次に図８は、減算器用の第２のＰＧＫ発生
回路７２の実施態様の一例と、共に用いる１ビット・ゼ
ロのセル７４の実施態様の一例を部分的に示す。図８の
実施態様は、ＰＧＫ発生回路７２のｎ番目のビットと、
１ビット・ゼロのセル配列７４のｎ番目のビットに用い
る１ビットＰＧＫＺセル１１０である。
回路７２の実施態様の一例と、共に用いる１ビット・ゼ
ロのセル７４の実施態様の一例を部分的に示す。図８の
実施態様は、ＰＧＫ発生回路７２のｎ番目のビットと、
１ビット・ゼロのセル配列７４のｎ番目のビットに用い
る１ビットＰＧＫＺセル１１０である。
【００４１】ＰＧＫＺセル１１０は、排他的ＯＲゲート
１１２と、排他的ＮＯＲゲート１１４と、第１および第
２ＮＯＲゲート１１６，１１８と、第１および第２イン
バータ１２０，１２２とを備える。ＰＧＫＺセル１１０
の入力はＡn 、Ｂn 、Ｋn-1である。このＰＧＫＺセル
１１０の出力はＰn 、Ｇn 、Ｋn 、Ｚn である。最下位
ビット（すなわちｎ＝０）では、ｋinはＫn-1 である。
図に概略を示すように、このセルの機能は次のように表
される。
１１２と、排他的ＮＯＲゲート１１４と、第１および第
２ＮＯＲゲート１１６，１１８と、第１および第２イン
バータ１２０，１２２とを備える。ＰＧＫＺセル１１０
の入力はＡn 、Ｂn 、Ｋn-1である。このＰＧＫＺセル
１１０の出力はＰn 、Ｇn 、Ｋn 、Ｚn である。最下位
ビット（すなわちｎ＝０）では、ｋinはＫn-1 である。
図に概略を示すように、このセルの機能は次のように表
される。
【数９】
【００４２】次に図９は、汎用ＡＬＵ用の第３のＰＧＫ
発生回路７２の実施態様の一例と、共に用いる１ビット
・ゼロのセル７４の実施態様の一例を部分的に示す。図
９の実施態様は、ＰＧＫ発生回路７２のｎ番目のビット
と１ビット・ゼロのセル配列７４のｎ番目のビットに用
いる１ビットＰＧＫＺセル１３０である。
発生回路７２の実施態様の一例と、共に用いる１ビット
・ゼロのセル７４の実施態様の一例を部分的に示す。図
９の実施態様は、ＰＧＫ発生回路７２のｎ番目のビット
と１ビット・ゼロのセル配列７４のｎ番目のビットに用
いる１ビットＰＧＫＺセル１３０である。
【００４３】ＰＧＫＺセル１３０は、排他的ＯＲゲート
１３２と、３入力ＡＮＤゲート１３４と、ＮＡＮＤゲー
ト１３６と、ＯＲゲート１３８と、第１および第２イン
バータ１４０，１４２と、第１および第２および第３Ａ
ＮＤ・ＯＲ・インバータ・ゲート１４４，１４６，１４
８とを備える。各ＡＮＤ・ＯＲ・インバータ・ゲート
は、否定論理和機能１５０と１対の論理積機能１５２で
機能的に示している。ＰＧＫＺセル１３０の入力は、Ａ
n 、Ｂn 、Ｋn-1 および特殊ＡＬＵ制御信号のＣ０、Ｃ
１、Ｃ２、Ｃ３、ＡＲＩＴＨである。
１３２と、３入力ＡＮＤゲート１３４と、ＮＡＮＤゲー
ト１３６と、ＯＲゲート１３８と、第１および第２イン
バータ１４０，１４２と、第１および第２および第３Ａ
ＮＤ・ＯＲ・インバータ・ゲート１４４，１４６，１４
８とを備える。各ＡＮＤ・ＯＲ・インバータ・ゲート
は、否定論理和機能１５０と１対の論理積機能１５２で
機能的に示している。ＰＧＫＺセル１３０の入力は、Ａ
n 、Ｂn 、Ｋn-1 および特殊ＡＬＵ制御信号のＣ０、Ｃ
１、Ｃ２、Ｃ３、ＡＲＩＴＨである。
【００４４】このＰＧＫＺセル１３０の出力はＰn 、Ｇ
n 、Ｋn 、Ｚn である。最下位ビット（すなわちｎ＝
０）では、ＫinはＫn-1 である。図に概略を示すよう
に、このセルの機能は次のように表される。
n 、Ｋn 、Ｚn である。最下位ビット（すなわちｎ＝
０）では、ＫinはＫn-1 である。図に概略を示すよう
に、このセルの機能は次のように表される。
【数１０】
【００４５】Ｐn 、Ｇn 、Ｋn 、Ｚn に関する上記の各
式と図９とをよく見ると、信号ＡＲＩＴＨは算術演算と
論理演算のどちらかを選ぶ働きをしていることが分か
る。Ｋ n を検討すると、ＡＲＩＴＨが０であればＫn が
他の信号入力に関わらず１であることが分かる。
式と図９とをよく見ると、信号ＡＲＩＴＨは算術演算と
論理演算のどちらかを選ぶ働きをしていることが分か
る。Ｋ n を検討すると、ＡＲＩＴＨが０であればＫn が
他の信号入力に関わらず１であることが分かる。
【００４６】「キル」信号Ｋは機能的に「けた上げ」機
能の逆なので、Ｋが１ということは論理演算中はけた上
げが起こらないということである。この機能は、よく知
られている論理設計の機能の原則と一致する。
能の逆なので、Ｋが１ということは論理演算中はけた上
げが起こらないということである。この機能は、よく知
られている論理設計の機能の原則と一致する。
【００４７】次に図１０は、Ｎ個のＰＧＫ１セルを備え
る加算器のＡＬＵ＝１回路の別の実施態様のＰＧＫ１セ
ル１６０の概略を示す。この別の実施態様のＰＧＫ１
は、伝播信号と、次の下位ビット（ｎ−１番目）からけ
た上がり入力した発生信号とを用いて、１ビット１信号
Ｚn ’を決定(assert)する。
る加算器のＡＬＵ＝１回路の別の実施態様のＰＧＫ１セ
ル１６０の概略を示す。この別の実施態様のＰＧＫ１
は、伝播信号と、次の下位ビット（ｎ−１番目）からけ
た上がり入力した発生信号とを用いて、１ビット１信号
Ｚn ’を決定(assert)する。
【００４８】このＰＧＫ１セル１６０は、第１および第
２排他的ＯＲゲート１６２，１６４と、ＮＯＲゲート１
６６と、ＡＮＤゲート１６８とを備える。ＰＧＫ１セル
１６０の入力はＡn 、Ｂn 、Ｇn-1 である。このＰＧＫ
１セル１６０の出力はＰn 、Ｇn 、Ｋn 、Ｚn ’であ
る。最下位ビット（すなわちｎ＝０）では、Ｇn-1 はゼ
ロである。図に概略を示すように、このセルの機能は次
のように表される。
２排他的ＯＲゲート１６２，１６４と、ＮＯＲゲート１
６６と、ＡＮＤゲート１６８とを備える。ＰＧＫ１セル
１６０の入力はＡn 、Ｂn 、Ｇn-1 である。このＰＧＫ
１セル１６０の出力はＰn 、Ｇn 、Ｋn 、Ｚn ’であ
る。最下位ビット（すなわちｎ＝０）では、Ｇn-1 はゼ
ロである。図に概略を示すように、このセルの機能は次
のように表される。
【数１１】
【００４９】図１１は上に述べたＡＬＵ回路として動作
するＳＵＢＦＩＥＬＤ＝０回路１７０を示すが、サブフ
ィールドの最下位ビットの和（Ｓn 、この場合ｎ＝４）
と、ＮＡＮＤゲート１７４の出力であるＳＵＢＡＬＵ＝
０を２入力ＮＯＲゲート１７２に受ける。ＮＡＮＤゲー
ト１７４はサブフィールドの残りの１ビット・ゼロ信号
（Ｚn 、ただしこの場合ｎ＝５，６，７）の否定的論理
積を行う。
するＳＵＢＦＩＥＬＤ＝０回路１７０を示すが、サブフ
ィールドの最下位ビットの和（Ｓn 、この場合ｎ＝４）
と、ＮＡＮＤゲート１７４の出力であるＳＵＢＡＬＵ＝
０を２入力ＮＯＲゲート１７２に受ける。ＮＡＮＤゲー
ト１７４はサブフィールドの残りの１ビット・ゼロ信号
（Ｚn 、ただしこの場合ｎ＝５，６，７）の否定的論理
積を行う。
【００５０】一般にＳＵＢＦＩＥＬＤ＝０回路は、サブ
フィールドの最下位ビット以外の全ての１ビット・ゼロ
のセルの出力の否定的論理積を行い、次にその結果とサ
ブフィールドのＡＬＵ出力との否定論理和をとることに
よって実現できる。ＳＵＢＦＩＥＬＤ＝１は同様にして
実現することができる。
フィールドの最下位ビット以外の全ての１ビット・ゼロ
のセルの出力の否定的論理積を行い、次にその結果とサ
ブフィールドのＡＬＵ出力との否定論理和をとることに
よって実現できる。ＳＵＢＦＩＥＬＤ＝１は同様にして
実現することができる。
【００５１】全てが０または全てが１以外の一定値を検
出するには、望ましい実施態様の回路をごくわずかに変
更するだけでよい。例えば、加算器のＡＬＵ＝０の実施
態様では、１ビット・ゼロ信号は
出するには、望ましい実施態様の回路をごくわずかに変
更するだけでよい。例えば、加算器のＡＬＵ＝０の実施
態様では、１ビット・ゼロ信号は
【数１２】 で定義される。言い換えると、次の下位（ｎ−１）ビッ
トがゼロであれば、ｎ番目のビットのゼロ検出は、ビッ
ト（ビットｎ）の伝播出力と次の下位（ｎ−１）ビット
のキル出力との排他的論理和で行われる。
トがゼロであれば、ｎ番目のビットのゼロ検出は、ビッ
ト（ビットｎ）の伝播出力と次の下位（ｎ−１）ビット
のキル出力との排他的論理和で行われる。
【００５２】ところでビットｎ−１がゼロであれば、１
ビット・ゼロ信号の補数はビットｎで１を検出する。こ
の論理は式
ビット・ゼロ信号の補数はビットｎで１を検出する。こ
の論理は式
【数１３】 で表される。同様に、
【数１４】 はビットｎ−１も１である場合にビットｎで１を検出
し、
し、
【数１５】 はビットｎ−１が１である場合にビットｎでゼロを検出
するのに用いることができる。
するのに用いることができる。
【００５３】上の論理は次のように要約することができ
る。任意の所望の一定出力の検出器において、１ビット
・ゼロのセルに相当するものを作ってビットｎで所要の
出力を検出するには、探索するパターンは全部で４つあ
る。これはｎビットで可能な値が２つあり、ビットｎ−
１で可能な値が２つあるからである。４条件の式は次の
表に要約される。
る。任意の所望の一定出力の検出器において、１ビット
・ゼロのセルに相当するものを作ってビットｎで所要の
出力を検出するには、探索するパターンは全部で４つあ
る。これはｎビットで可能な値が２つあり、ビットｎ−
１で可能な値が２つあるからである。４条件の式は次の
表に要約される。
【表１】
【００５４】上の論理式の回路は次の通りである。図７
はビットｎ＝０とビットｎ−１＝０のときの
はビットｎ＝０とビットｎ−１＝０のときの
【数１６】 に関する１ビット・ゼロのセルの論理回路を示す。図１
２はビットｎ＝０とビットｎ−１＝１のときので
２はビットｎ＝０とビットｎ−１＝１のときので
【数１７】 に関する１ビット・ゼロのセルの論理回路を示す。図１
３はビットｎ＝１とビットｎ−１＝０のときの
３はビットｎ＝１とビットｎ−１＝０のときの
【数１８】 に関する１ビット・ゼロのセルの論理回路を示す。図１
４はビットｎ＝１とビットｎ−１＝１のときの
４はビットｎ＝１とビットｎ−１＝１のときの
【数１９】 に関する１ビット・ゼロのセルの論理回路を示す。
【００５５】図１２の論理回路のＰＧ｜Ｋの部分７２は
図７の部分と同じまたは同等であるが、異なるところは
１ビット・ゼロのセル配列２７４の実現方法が、入力Ｐ
n とＧn-1 との排他的ＮＯＲゲートを用いてその論理式
に対応している点である。図１３の論理回路のＰＧ｜Ｋ
の部分７２は図７の部分と同じまたは同等であるが、異
なるところは１ビット・ゼロのセル配列３７４の実現方
法が、排他的ＮＯＲゲートを用いてその論理式に対応し
ている点である。
図７の部分と同じまたは同等であるが、異なるところは
１ビット・ゼロのセル配列２７４の実現方法が、入力Ｐ
n とＧn-1 との排他的ＮＯＲゲートを用いてその論理式
に対応している点である。図１３の論理回路のＰＧ｜Ｋ
の部分７２は図７の部分と同じまたは同等であるが、異
なるところは１ビット・ゼロのセル配列３７４の実現方
法が、排他的ＮＯＲゲートを用いてその論理式に対応し
ている点である。
【００５６】図１４の論理回路のＰＧ｜Ｋの部分７２は
図７の部分と同じまたは同等であるが、異なるところは
１ビット・ゼロのセル配列４７４の実現方法が、入力Ｐ
n とＧn-1 との排他的ＯＲゲートを用いてその論理式に
対応している点である。
図７の部分と同じまたは同等であるが、異なるところは
１ビット・ゼロのセル配列４７４の実現方法が、入力Ｐ
n とＧn-1 との排他的ＯＲゲートを用いてその論理式に
対応している点である。
【００５７】任意の定数に等しいサブフィールドを検出
するには、フィールドの最下位ビット以外の全てのビッ
トが上記のセルのどれかであることが必要である。その
出力全ての論理積を実行し、更にこれとフィールドの最
下位ビットが必要な値を持つという条件とで論理積を実
行する。
するには、フィールドの最下位ビット以外の全てのビッ
トが上記のセルのどれかであることが必要である。その
出力全ての論理積を実行し、更にこれとフィールドの最
下位ビットが必要な値を持つという条件とで論理積を実
行する。
【００５８】この回路は図１１のＳＵＢＦＩＥＬＤ＝０
検出器回路と同等であるが、異なるところは１ビット・
ゼロのセルを上の表の中のセルに置き換え、最下位ビッ
トはゼロではなくて１でよいという点である。
検出器回路と同等であるが、異なるところは１ビット・
ゼロのセルを上の表の中のセルに置き換え、最下位ビッ
トはゼロではなくて１でよいという点である。
【００５９】次の表は、上の仕様に用いられた図の要素
を示す。
を示す。
【表２】
【表３】
【表４】
【表５】
【００６０】いくつかの望ましい実施態様について詳細
に説明した。この発明の範囲は、上に説明したものとは
異なっていても、特許請求の範囲に含まれる実施態様は
含むものである。ここで含むというのは、この発明の範
囲を網羅したものではないという意味である。
に説明した。この発明の範囲は、上に説明したものとは
異なっていても、特許請求の範囲に含まれる実施態様は
含むものである。ここで含むというのは、この発明の範
囲を網羅したものではないという意味である。
【００６１】この発明について図示の実施態様を参照し
て説明したが、この説明は制限的に解釈してはならな
い。図示の実施態様の各種の変形や組合わせや、この発
明の他の実施態様は、この説明を参照すればこの分野に
精通した人には明かである。
て説明したが、この説明は制限的に解釈してはならな
い。図示の実施態様の各種の変形や組合わせや、この発
明の他の実施態様は、この説明を参照すればこの分野に
精通した人には明かである。
【００６２】例えば論理回路は、ＴＴＬ、ＣＭＯＳ、Ｎ
ＭＯＳ、ＥＣＬ、Ｂｉ−ＣＭＯＳ、ＢＩＰＯＬＡＲおよ
びその他の多くの任意の論理回路を想定している。ここ
に想定した回路は、より大きな集積回路設計の一部とし
て含まれる場合もあるし、また単一の集積回路設計とし
て独立した場合もある。従って特許請求の範囲は、その
ような変形や実施態様を全て含むものである。
ＭＯＳ、ＥＣＬ、Ｂｉ−ＣＭＯＳ、ＢＩＰＯＬＡＲおよ
びその他の多くの任意の論理回路を想定している。ここ
に想定した回路は、より大きな集積回路設計の一部とし
て含まれる場合もあるし、また単一の集積回路設計とし
て独立した場合もある。従って特許請求の範囲は、その
ような変形や実施態様を全て含むものである。
【００６３】以上の説明に関して更に以下の項を開示す
る。 （１） 算術または論理演算の結果の（ｎ−１）番目の
ビットが論理的１であるときに、前記結果のｎ番目のビ
ットが論理的ゼロであるかどうかを、計算結果に依存せ
ずに検出する法であって、 ａ） 少なくとも２ビットの演算数長さを持つ第１演算
数Ａを１ビット・セルのグループで受け、 ｂ） 少なくとも２ビットの演算数長さを持つ第２演算
数Ｂを前記１ビット・セルのグループで受け、 ｃ） 前記第１演算数Ａn-1 の（ｎ−１）番目のビット
からと、前記第２演算数Ｂn-1 の（ｎ−１）番目のビッ
トから、発生信号Ｇn-1 を前記１ビット・セルのグルー
プの（ｎ−１）番目のセルで計算し、 ｄ） 前記発生信号Ｇn-1 を前記１ビット・セルのグル
ープのｎ番目のセルで受け、 ｅ） 前記第１演算数Ａn のｎ番目のビットからと、前
記第２演算数Ｂn のｎ番目のビットからと、前記Ｇn-1
から、１ビット・ゼロ信号Ｚn を前記１ビット・セルの
グループのｎ番目のセルで計算し、前記１ビット・ゼロ
信号は
る。 （１） 算術または論理演算の結果の（ｎ−１）番目の
ビットが論理的１であるときに、前記結果のｎ番目のビ
ットが論理的ゼロであるかどうかを、計算結果に依存せ
ずに検出する法であって、 ａ） 少なくとも２ビットの演算数長さを持つ第１演算
数Ａを１ビット・セルのグループで受け、 ｂ） 少なくとも２ビットの演算数長さを持つ第２演算
数Ｂを前記１ビット・セルのグループで受け、 ｃ） 前記第１演算数Ａn-1 の（ｎ−１）番目のビット
からと、前記第２演算数Ｂn-1 の（ｎ−１）番目のビッ
トから、発生信号Ｇn-1 を前記１ビット・セルのグルー
プの（ｎ−１）番目のセルで計算し、 ｄ） 前記発生信号Ｇn-1 を前記１ビット・セルのグル
ープのｎ番目のセルで受け、 ｅ） 前記第１演算数Ａn のｎ番目のビットからと、前
記第２演算数Ｂn のｎ番目のビットからと、前記Ｇn-1
から、１ビット・ゼロ信号Ｚn を前記１ビット・セルの
グループのｎ番目のセルで計算し、前記１ビット・ゼロ
信号は
【数２０】 で定義される、段階を含む方法。
【００６４】（２） 前記Ａn-1 からと、前記Ｂn-1 か
らと、前記１ビット・セルのグループの（ｎ−２）番目
のセルからのキル信号Ｋn-2 から、１ビット１信号Ｚ
n-1 ’を前記１ビット・セルのグループの前記（ｎ−
１）番目のセルで計算する段階を更に含み、前記１ビッ
ト１信号は
らと、前記１ビット・セルのグループの（ｎ−２）番目
のセルからのキル信号Ｋn-2 から、１ビット１信号Ｚ
n-1 ’を前記１ビット・セルのグループの前記（ｎ−
１）番目のセルで計算する段階を更に含み、前記１ビッ
ト１信号は
【数２１】 で定義される、第１項記載の方法。
【００６５】（３） 前記Ａn-1 からと、前記Ｂn-1 か
らと、前記１ビット・セルのグループの（ｎ−２）番目
のセルからの発生信号Ｇn-2 から、１ビット１信号Ｚ
n-1 ’を前記１ビット・セルのグループの前記（ｎ−
１）番目のセルで計算する段階を更に含み、前記１ビッ
ト１信号は
らと、前記１ビット・セルのグループの（ｎ−２）番目
のセルからの発生信号Ｇn-2 から、１ビット１信号Ｚ
n-1 ’を前記１ビット・セルのグループの前記（ｎ−
１）番目のセルで計算する段階を更に含み、前記１ビッ
ト１信号は
【数２２】 で定義される、第１項記載の方法。
【００６６】（４） 算術または論理演算の結果の（ｎ
−１）番目のビットが論理的ゼロであるときに、前記結
果のｎ番目のビットが論理的１であるかどうかを、計算
結果に依存せずに検出する方法であって、 ａ） 少なくとも２ビットの演算数長さを持つ第１演算
数Ａを１ビット・セルのグループで受け、 ｂ） 少なくとも２ビットの演算数長さを持つ第２演算
数Ｂを前記１ビット・セルのグループで受け、 ｃ） 前記第１演算数Ａn-1 の（ｎ−１）番目のビット
からと、前記第２演算数 Ｂn-1 の（ｎ−１）番目のビ
ットから、キル信号Ｋn-1 を前記１ビット・セルのグル
ープの（ｎ−１）番目のセルで計算し、 ｄ） 前記キル信号Ｋn-1 を前記１ビット・セルのグル
ープのｎ番目のセルで受け、 ｅ） 前記第１演算数Ａn のｎ番目のビットからと、前
記第２演算数Ｂn のｎ番目のビットからと、前記Ｋn-1
から、１ビット・ゼロ信号Ｚn ’を前記１ビット・ゼロ
のグループのｎ番目のセルで計算し、前記１ビット１信
号は
−１）番目のビットが論理的ゼロであるときに、前記結
果のｎ番目のビットが論理的１であるかどうかを、計算
結果に依存せずに検出する方法であって、 ａ） 少なくとも２ビットの演算数長さを持つ第１演算
数Ａを１ビット・セルのグループで受け、 ｂ） 少なくとも２ビットの演算数長さを持つ第２演算
数Ｂを前記１ビット・セルのグループで受け、 ｃ） 前記第１演算数Ａn-1 の（ｎ−１）番目のビット
からと、前記第２演算数 Ｂn-1 の（ｎ−１）番目のビ
ットから、キル信号Ｋn-1 を前記１ビット・セルのグル
ープの（ｎ−１）番目のセルで計算し、 ｄ） 前記キル信号Ｋn-1 を前記１ビット・セルのグル
ープのｎ番目のセルで受け、 ｅ） 前記第１演算数Ａn のｎ番目のビットからと、前
記第２演算数Ｂn のｎ番目のビットからと、前記Ｋn-1
から、１ビット・ゼロ信号Ｚn ’を前記１ビット・ゼロ
のグループのｎ番目のセルで計算し、前記１ビット１信
号は
【数２３】 で定義される、段階を含む方法。
【００６７】（５） 前記Ａn-1 からと、前記Ｂn-1 か
らと、前記１ビット・セルのグループの（ｎ−２）番目
のセルからのキル信号Ｋn -2から、１ビット・ゼロ信号
Ｚn-1を前記１ビット・セルのグループの前記（ｎ−
１）番目のセルで計算する段階を更に含み、前記１ビッ
ト・ゼロ信号は
らと、前記１ビット・セルのグループの（ｎ−２）番目
のセルからのキル信号Ｋn -2から、１ビット・ゼロ信号
Ｚn-1を前記１ビット・セルのグループの前記（ｎ−
１）番目のセルで計算する段階を更に含み、前記１ビッ
ト・ゼロ信号は
【数２４】 で定義される、第４項記載の方法。
【００６８】（６） 前記１ビット・ゼロ信号と前記１
ビット１信号の論理積を実行してＡＬＵ＝ＣＯＮＳＴＡ
ＮＴ信号を発生する段階を更に含む、第２項または第５
項のいずれかに記載の方法。
ビット１信号の論理積を実行してＡＬＵ＝ＣＯＮＳＴＡ
ＮＴ信号を発生する段階を更に含む、第２項または第５
項のいずれかに記載の方法。
【００６９】（７） 前記Ａn-1 からと、前記Ｂn-1 か
らと、前記１ビット・セルのグループの（ｎ−２）番目
のセルからの発生信号Ｇn-2 から、１ビット・ゼロ信号
Ｚn-1を前記１ビット・セルのグループの前記（ｎ−
１）番目のセルで計算する段階を更に含み、前記１ビッ
ト１信号は
らと、前記１ビット・セルのグループの（ｎ−２）番目
のセルからの発生信号Ｇn-2 から、１ビット・ゼロ信号
Ｚn-1を前記１ビット・セルのグループの前記（ｎ−
１）番目のセルで計算する段階を更に含み、前記１ビッ
ト１信号は
【数２５】 で定義される、第４項記載の方法。
【００７０】（８） 前記１ビット・ゼロ信号と前記１
ビット１信号の論理積を実行してＡＬＵ＝ＣＯＮＳＴＡ
ＮＴ信号を発生する段階を更に含む、第３項または第７
項のいずれかに記載の方法。
ビット１信号の論理積を実行してＡＬＵ＝ＣＯＮＳＴＡ
ＮＴ信号を発生する段階を更に含む、第３項または第７
項のいずれかに記載の方法。
【００７１】（９） ｎ＝０で、Ｋn-1 は前記１ビット
・セルのグループへのけた上げ入力の論理的反転であ
る、第４項記載の方法。
・セルのグループへのけた上げ入力の論理的反転であ
る、第４項記載の方法。
【００７２】（１０） 算術または論理演算の結果の
（ｎ−１）番目のビットが論理的１であるときに、前記
結果のｎ番目のビットが論理的１であるかどうかを、計
算結果に依存せずに検出する方法であって、 ａ） 少なくとも２ビットの演算数長さを持つ第１演算
数Ａを１ビット・セルのグループで受け、 ｂ） 少なくとも２ビットの演算数長さを持つ第２演算
数Ｂを前記１ビット・セルのグループで受け、 ｃ） 前記第１演算数Ａn-1 の（ｎ−１）番目のビット
からと、前記第２演算数 Ｂn-1 の（ｎ−１）番目のビ
ットから、発生信号Ｇn-1 を前記１ビット・セルのグル
ープの（ｎ−１）番目のセルで計算し、 ｄ） 前記発生信号Ｇn-1 を前記１ビット・セルのグル
ープのｎ番目のセルで受け、 ｅ） 前記第１演算数Ａn のｎ番目のビットからと、前
記第２演算数Ｂn のｎ番目のビットからと、前記Ｇn-1
から、１ビット１信号Ｚn ’を前記１ビット・セルのグ
ループのｎ番目のセルで計算し、前記１ビット１信号は
（ｎ−１）番目のビットが論理的１であるときに、前記
結果のｎ番目のビットが論理的１であるかどうかを、計
算結果に依存せずに検出する方法であって、 ａ） 少なくとも２ビットの演算数長さを持つ第１演算
数Ａを１ビット・セルのグループで受け、 ｂ） 少なくとも２ビットの演算数長さを持つ第２演算
数Ｂを前記１ビット・セルのグループで受け、 ｃ） 前記第１演算数Ａn-1 の（ｎ−１）番目のビット
からと、前記第２演算数 Ｂn-1 の（ｎ−１）番目のビ
ットから、発生信号Ｇn-1 を前記１ビット・セルのグル
ープの（ｎ−１）番目のセルで計算し、 ｄ） 前記発生信号Ｇn-1 を前記１ビット・セルのグル
ープのｎ番目のセルで受け、 ｅ） 前記第１演算数Ａn のｎ番目のビットからと、前
記第２演算数Ｂn のｎ番目のビットからと、前記Ｇn-1
から、１ビット１信号Ｚn ’を前記１ビット・セルのグ
ループのｎ番目のセルで計算し、前記１ビット１信号は
【数２６】 で定義される、段階を含む方法。
【００７３】（１１） 前記Ａn-1 からと、前記Ｂn-1
からと、前記１ビット・セルのグループの（ｎ−２）番
目のセルからのキル信号Ｋn-2 から、１ビット１信号Ｚ
n-1 ’を前記１ビット・セルのグループの前記（ｎ−
１）番目のセルで計算する段階を更に含み、前記１ビッ
ト１信号は
からと、前記１ビット・セルのグループの（ｎ−２）番
目のセルからのキル信号Ｋn-2 から、１ビット１信号Ｚ
n-1 ’を前記１ビット・セルのグループの前記（ｎ−
１）番目のセルで計算する段階を更に含み、前記１ビッ
ト１信号は
【数２７】 で定義される、第１０項記載の方法。
【００７４】（１２） 前記１ビット１信号Ｚn ’と前
記１ビット１信号Ｚn-1 ’の論理積を実行してＡＬＵ＝
ＣＯＮＳＴＡＮＴ信号を発生する段階を更に含む、第１
１項記載の方法。
記１ビット１信号Ｚn-1 ’の論理積を実行してＡＬＵ＝
ＣＯＮＳＴＡＮＴ信号を発生する段階を更に含む、第１
１項記載の方法。
【００７５】（１３） 前記Ａn-1 からと、前記Ｂn-1
からと、前記１ビット・セルのグループの（ｎ−２）番
目のセルからの発生信号Ｇn-2 から、１ビット１信号Ｚ
n-1 ’を前記１ビット・セルのグループの前記（ｎ−
１）番目のセルで計算する段階を更に含み、前記１ビッ
ト１信号は
からと、前記１ビット・セルのグループの（ｎ−２）番
目のセルからの発生信号Ｇn-2 から、１ビット１信号Ｚ
n-1 ’を前記１ビット・セルのグループの前記（ｎ−
１）番目のセルで計算する段階を更に含み、前記１ビッ
ト１信号は
【数２８】 で定義される、第１０項記載の方法。
【００７６】（１４） 前記１ビット１信号Ｚn ’と前
記１ビット１信号Ｚn-1 ’の論理積を実行してＡＬＵ＝
ＣＯＮＳＴＡＮＴ信号を発生する段階を更に含む、第１
３項記載の方法。
記１ビット１信号Ｚn-1 ’の論理積を実行してＡＬＵ＝
ＣＯＮＳＴＡＮＴ信号を発生する段階を更に含む、第１
３項記載の方法。
【００７７】（１５） ｎ＝０で、Ｇn-1 は前記１ビッ
ト・セルのグループへのけた上げ入力である、第４項記
載の方法。
ト・セルのグループへのけた上げ入力である、第４項記
載の方法。
【００７８】（１６） 前記１ビット・セルのグループ
は、Ｎビットの長さの第１演算数Ａ0− ＡN-1 を受け
る、第１項、第４項、第１０項のいずれかに記載の方
法。
は、Ｎビットの長さの第１演算数Ａ0− ＡN-1 を受け
る、第１項、第４項、第１０項のいずれかに記載の方
法。
【００７９】（１７） 前記１ビット・セルのグループ
は、Ｎビットの長さの第２演算数Ｂ0− ＢN-1 を受け
る、第１項、第４項、第１０項のいずれかに記載の方
法。
は、Ｎビットの長さの第２演算数Ｂ0− ＢN-1 を受け
る、第１項、第４項、第１０項のいずれかに記載の方
法。
【００８０】（１８） 算術または論理演算の途中の結
果のサブフィールドＲ0 −ＲN-1 の選択された条件を検
出する方法であって、 ａ） 少なくとも２ビットの演算数長さを持つ第１演算
数Ａを１ビット・セルのグループで受け、 ｂ） 少なくとも２ビットの演算数長さを持つ第２演算
数Ｂを前記１ビット・セルのグループで受け、 ｃ） 第１信号Ｘn-1 を前記１ビット・セルのグループ
の１つで受け、 ｄ） 前記第１演算数Ａn のｎ番目のビットと、前記第
２演算数Ｂn のｎ番目のビットから、前記Ａn およびＢ
n の関数である第２信号Ｘn を計算し、 ｅ） 前記第２信号Ｘn を前記１ビット・セルのグルー
プの別の１つで受け、 ｆ） 前記Ａn と前記Ｂn と前記Ｘn-1 から、第１の１
ビット結果信号Ｙn を前記１ビット・セルのグループの
前記１つで計算し、 ｇ） 前記第１演算数Ａn+1 の（ｎ＋１）番目のビット
からと、前記第２演算数 Ｂn+1 の（ｎ＋１）番目のビ
ットからと、前記Ｘn から、第２の１ビット結果信号
Ｙn+1 を前記１ビット・セルのグループの前記別の１つ
で計算し、 ｈ） 前記第１の１ビット結果信号Ｙn を第１の組合わ
せ回路で受け、 ｉ） 前記第２の１ビット結果信号Ｙn+1 を前記第１の
組合わせ回路で受け、 ｊ） 前記第１の１ビット結果信号Ｙn と前記第２の１
ビット結果信号Ｙn+1からＳＵＢＡＬＵ＝０信号を前記
第１の組合わせ回路で計算し、 ｋ） 前記ＳＵＢＡＬＵ＝０信号を第２の組合わせ論理
回路で受け、 ｌ） サブフィールドの最下位ビットの結果Ｒn-1 を前
記第２の組合わせ論理回路で受け、 ｍ） 前記第１の１ビット結果信号Ｙn と前記第２の１
ビット結果信号Ｙn+1からＳＵＢＦＩＥＬＤ＝ＣＯＮＳ
ＴＡＮＴ信号を前記第２の組合わせ回路で計算する、段
階を含む方法。
果のサブフィールドＲ0 −ＲN-1 の選択された条件を検
出する方法であって、 ａ） 少なくとも２ビットの演算数長さを持つ第１演算
数Ａを１ビット・セルのグループで受け、 ｂ） 少なくとも２ビットの演算数長さを持つ第２演算
数Ｂを前記１ビット・セルのグループで受け、 ｃ） 第１信号Ｘn-1 を前記１ビット・セルのグループ
の１つで受け、 ｄ） 前記第１演算数Ａn のｎ番目のビットと、前記第
２演算数Ｂn のｎ番目のビットから、前記Ａn およびＢ
n の関数である第２信号Ｘn を計算し、 ｅ） 前記第２信号Ｘn を前記１ビット・セルのグルー
プの別の１つで受け、 ｆ） 前記Ａn と前記Ｂn と前記Ｘn-1 から、第１の１
ビット結果信号Ｙn を前記１ビット・セルのグループの
前記１つで計算し、 ｇ） 前記第１演算数Ａn+1 の（ｎ＋１）番目のビット
からと、前記第２演算数 Ｂn+1 の（ｎ＋１）番目のビ
ットからと、前記Ｘn から、第２の１ビット結果信号
Ｙn+1 を前記１ビット・セルのグループの前記別の１つ
で計算し、 ｈ） 前記第１の１ビット結果信号Ｙn を第１の組合わ
せ回路で受け、 ｉ） 前記第２の１ビット結果信号Ｙn+1 を前記第１の
組合わせ回路で受け、 ｊ） 前記第１の１ビット結果信号Ｙn と前記第２の１
ビット結果信号Ｙn+1からＳＵＢＡＬＵ＝０信号を前記
第１の組合わせ回路で計算し、 ｋ） 前記ＳＵＢＡＬＵ＝０信号を第２の組合わせ論理
回路で受け、 ｌ） サブフィールドの最下位ビットの結果Ｒn-1 を前
記第２の組合わせ論理回路で受け、 ｍ） 前記第１の１ビット結果信号Ｙn と前記第２の１
ビット結果信号Ｙn+1からＳＵＢＦＩＥＬＤ＝ＣＯＮＳ
ＴＡＮＴ信号を前記第２の組合わせ回路で計算する、段
階を含む方法。
【００８１】（１９） 算術または論理計算の結果の検
出回路（６０）について説明する。前記回路は、第１演
算数Ａと第２演算数ＢとＣinを受け、１組の１ビット・
ゼロ信号Ｚを発生する１組の１ビット・ゼロのセル（６
２）を備える。組み合わせ回路（６４）が前記１ビット
・ゼロ信号の組を受け、前記１ビット・ゼロ信号の既知
の関数である選択された出力を出す。望ましい実施態様
では、組合わせ回路（６４）は論理積機能であって、全
ての前記１ビット・ゼロ信号が１になる条件を検出す
る。望ましい各種の実施態様において、前記１ビット・
ゼロ信号は加算、減算、論理演算などの演算の算術ゼロ
条件を検出する。その他の装置、システム、方法も開示
する。
出回路（６０）について説明する。前記回路は、第１演
算数Ａと第２演算数ＢとＣinを受け、１組の１ビット・
ゼロ信号Ｚを発生する１組の１ビット・ゼロのセル（６
２）を備える。組み合わせ回路（６４）が前記１ビット
・ゼロ信号の組を受け、前記１ビット・ゼロ信号の既知
の関数である選択された出力を出す。望ましい実施態様
では、組合わせ回路（６４）は論理積機能であって、全
ての前記１ビット・ゼロ信号が１になる条件を検出す
る。望ましい各種の実施態様において、前記１ビット・
ゼロ信号は加算、減算、論理演算などの演算の算術ゼロ
条件を検出する。その他の装置、システム、方法も開示
する。
【００８２】 関連する特許および出願の相互参照 特許／出願番号 出願日 ＴＩ事例番号 ４，８１５，０１９ １９８７年２月２６日 ＴＩ−１２４３８ ０７／９２３，２８２ １９９２年９月２９日 ＴＩ−１６０５５ ０７／９５３，６３７ １９９２年７月３１日 ＴＩ−１６５７５
【図１】従来の技術のＡＬＵ＝０回路の略図。
【図２】別の従来の技術のＡＬＵ＝０回路の略図。
【図３】図１および図２の従来の技術のＡＬＵの伝播お
よび発生回路の部分的略図。
よび発生回路の部分的略図。
【図４】望ましい実施態様のＡＬＵ＝０回路の略図。
【図５】望ましい実施態様のＡＬＵ＝０回路を含む加算
器の高水準略図。
器の高水準略図。
【図６】図５のＡＮＤトリーの略図。
【図７】加算用として図５のＡＬＵに含む１ビット・ゼ
ロのセルの略図。
ロのセルの略図。
【図８】減算用として図５のＡＬＵに含む１ビット・ゼ
ロのセルの略図。
ロのセルの略図。
【図９】一般算術および論理演算実行用として図５のＡ
ＬＵに含む１ビット・ゼロのセルの略図。
ＬＵに含む１ビット・ゼロのセルの略図。
【図１０】「１」条件を検出するための１ビットのセル
の略図。
の略図。
【図１１】ＳＵＢＵＦＩＥＬＤ＝０セルの略図。
【図１２】ビットｎ＝０およびビットｎ−１＝１のとき
の１ビット・ゼロのセルの略図。
の１ビット・ゼロのセルの略図。
【図１３】ビットｎ＝１およびビットｎ−１＝０のとき
の１ビット・ゼロのセルの略図。
の１ビット・ゼロのセルの略図。
【図１４】ビットｎ＝１およびビットｎ−１＝１のとき
の１ビット・ゼロのセルの略図。異なる図の対応する数
字および符号は、別に説明のない限り対応する部分を指
す。
の１ビット・ゼロのセルの略図。異なる図の対応する数
字および符号は、別に説明のない限り対応する部分を指
す。
６０ ＡＬＵ＝０回路 ６２ セル ６４ ＡＮＤゲート
Claims (1)
- 【請求項１】 算術または論理演算の結果の（ｎ−１）
番目のビットが論理的１であるときに、前記結果のｎ番
目のビットが論理的ゼロであるかどうかを、計算結果に
依存せずに検出する法であって、 ａ） 少なくとも２ビットの演算数(operand) 長さを持
つ第１演算数Ａを１ビット・セルのグループで受け、 ｂ） 少なくとも２ビットの演算数長さを持つ第２演算
数Ｂを前記１ビット・セルのグループで受け、 ｃ） 前記第１演算数Ａn-1 の（ｎ−１）番目のビット
からと、前記第２演算数Ｂn-1 の（ｎ−１）番目のビッ
トから、発生信号Ｇn-1 を前記１ビット・セルのグルー
プの（ｎ−１）番目のセルで計算し、 ｄ） 前記発生信号Ｇn-1 を前記１ビット・セルのグル
ープのｎ番目のセルで受け、 ｅ） 前記第１演算数Ａn のｎ番目のビットからと、前
記第２演算数Ｂn のｎ番目のビットからと、前記Ｇn-1
から、１ビット・ゼロ信号Ｚn を前記１ビット・セルの
グループのｎ番目のセルで計算し、前記１ビット・ゼロ
信号は 【数１】 で定義される、段階を含む方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/922,926 US5270955A (en) | 1992-07-31 | 1992-07-31 | Method of detecting arithmetic or logical computation result |
| US922926 | 1992-07-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=25447805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19059893A Expired - Fee Related JP3560623B2 (ja) | 1992-07-31 | 1993-07-30 | 算術または論理演算の計算結果の検出方法 |
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| Country | Link |
|---|---|
| US (3) | US5270955A (ja) |
| EP (1) | EP0585619B1 (ja) |
| JP (1) | JP3560623B2 (ja) |
| DE (1) | DE69327996T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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