JP2610417B2 - アドレス信号生成方法及びその回路 - Google Patents

アドレス信号生成方法及びその回路

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Description

【発明の詳細な説明】 イ．産業上の利用分野 本発明は、アドレス信号生成方法及びその回路に関
し、特に高速フーリエ変換等のフーリエ変換を行う信号
処理装置のアドレス信号生成方法及びその回路に関す
る。
ロ．従来技術 近年、デジタル・シグナル・プロセッサ（以下、DSP
と略す。）は、例えばアナログ信号をデジタル信号に変
換し、更に演算処理等を経て再びアナログ信号に変換す
る信号処理において非常に有望視されている。その用途
としては、通信分野の高速モデムの信号処理、線形予測
符号化法による音声の分析・合成に用いるデータ圧縮、
音声認識、高速フーリエ変換、高速制御装置、グラフィ
ックス等が考えられる。
特に、DSPにおける高速フーリエ変換（以下、FFTと略
す。）の占める割合は高く、そのプログラム中のアドレ
ッシングのサイクル数の低減を有効に実現することが強
く望まれている。以下に、DSPにおける基数（Radix）２
のFFTによるビットリバーサル・アドレッシング、即ち
メモリ中のデータをビットリバースでアクセスする動作
を説明するが、これは例えば時間軸を周波数軸に変換す
る時間間引き型FFTとして実現可能である。
第10図（Ａ）には、FFTのポイント数が８である場合
のノーマル・オーダー（即ち、例えば時間軸）がビット
入換えによつて例えば周波数軸（ビットリバーサル）に
変換される状況が示されている。第10図（Ｂ）は、FFT
のポイント数が16の場合である。
こうしたビットリバーサル・アドレッシングを実現す
る方式として、汎用型DSPチップの場合では第10図のア
ルゴリズムをソフトウェア技術で実現すること、専用型
DSPチップ（例えばFFTプロセッサ）では第11図及び第12
図に示す回路（３ビット入換え用）をハードウェアとし
て組込むことが夫々考えられる。第11図の回路によれ
ば、インデックス・カウンタからのノーマル・オーダー
のデータがビット・リバース・マルチプレクサでビット
変換される（第12図中の破線部分はマルチプレクサを示
す）。そして、このマルチプレクサからのビット変換さ
れたデータを先頭アドレスの保持されたベース・アドレ
ス・レジスタからのベースアドレス信号と共にアダーに
入れ、これによつて所定のアドレス位置の変換信号を出
力する。
しかしながら、上記した各方式は次の如き問題点を有
している。
（１）、汎用型DSPチップでソフトウェアによりアドレ
ッシングを行なう場合、プログラムの作成等に時間を要
し、アドレス生成に時間がかかる。
（２）、汎用型DSPチップ上には専用のハードウェアを
実装しにくいが、これは、ビット・リバース・マルチプ
レクサの如き付加的な回路を組込むことが必要となるか
らである。
（３）、専用型DSPチップでは、ビット・リバース・マ
ルチプレクサを使用可能であるが、こうしたマルチプレ
クサは第12図に示したようにビット数が固定されてしま
い、固定長のビットリバーサル操作しか行なえない。
（４）、上記のビット・リバーサル・マルチプレクサは
大きな配線領域を必要とするので、大規模集積回路（LS
I）用としては向いていない。
ハ．発明の目的 本発明の目的は、専用の変換手段を必要とせずに、高
速かつプログラマブルに、低コストでフーリエ変換のた
めのアドレス信号を生成することができるアドレス信号
生成方法及びその回路を提供することにある。
ニ．発明の構成 即ち、本発明は、フーリエ変換を行う信号処理装置の
アドレス信号生成方法であって、所定のビット数のイン
デックス信号を第１のレジスタに格納する第１の過程
と、所定のビット数のベース信号を第２のレジスタに格
納する第２の過程と、前記第１のレジスタに格納されて
いる信号と前記第２のレジスタに格納されている信号と
を加算回路で最上位ビットからリバース・キャリー動作
で加算演算してフーリエ変換のためのアドレス信号を生
成する第３の過程と、前記アドレス信号を前記第２のレ
ジスタに格納する第４の過程と、前記第１のレジスタ、
前記第２のレジスタ及び前記加算回路で前記第３の過程
と前記第４の過程とを順次繰り返す第５の過程とを有す
るアドレス信号生成方法に係わるものである。
また、本発明は、フーリエ変換を行う信号処理装置の
アドレス信号生成回路であって、所定のビット数のイン
デックス信号を格納する第１のレジスタと、所定ビット
数の信号を格納する第２のレジスタと、リバースキャリ
ー伝播ネットワークを有し、前記リバースキャリー伝播
ネットワークの制御の基に２つの信号を最上位ビットか
らリバース・キャリー動作で加算演算してアドレス信号
を生成する加算回路とを具備し、前記加算回路は前記第
１のレジスタから出力されるインデックス信号と前記第
２のレジスタから出力される信号とを加算演算してフー
リエ変換のためのアドレス信号を生成し、前記第２のレ
ジスタは前記加算回路から出力されるアドレス信号を格
納すると共にその格納したアドレス信号を前記加算回路
に出力するアドレス信号生成回路に係わるものである。
ホ．実施例 以下、本発明の実施例を第１図〜第９図について詳細
に説明する。
まず、本発明に基くアドレス信号生成方法及びその回
路の要部であるフォワード・キャリー又はリバース・キ
ャリー動作を選択するセレクタ（以下、フォワード・リ
バース選択キャリー伝播ネットワークと略す。）を第１
図〜第５図について説明する。
このフォワード・リバース選択キャリー伝播ネットワ
ークは、フォワード・キャリー動作を行うためのフォワ
ードキャリー伝播ネットワークとリバース・キャリー動
作を行うためのリバースキャリー伝播ネットワークとに
切替できるようになっている。本実施例では、リップル
・キャリー・アダーに適用可能な２種類のフォワード・
リバース選択キャリー伝播ネットワークを例示する。
第１図の方式では、フォワード・キャリーとリバース
・キャリーとに別々のキャリー信号伝播ラインを接続
し、またキャリー・セレクタを用いてフォワード・キャ
リーとリバース・キャリーとを選択的に動作させる。同
図中の論理表において、COUTが“O"はMSB（最大ケタの
ビット）側へのケタ上げ又はLSB（最小ケタのビット）
側へのケタ下げがないこと（キル状態）、“CIN”は１
ケタ下からのケタ上げ又は１ケタ上からのケタ下げが通
過すること（プロパゲート状態）、“1"はMSBへのケタ
上げ又はLSBへのケタ下げがあること（プリチャージ状
態）を示している。なお、第１図（以後の図面でも同
様）に示したＡ及びＢは、後述の第６図に示すビットリ
バース・アダーへの入力である。また、第１図（以後の
図面でも同様）に示したＣはアダーからの出力を生成す
るためのキャリー信号を示す。
第２図は、双方向のキャリー信号伝播ラインを使用し
た例を示し、第１図に比べて回路構成自体が簡略とな
り、有利である。第２図では、キャリー・セレクタによ
つてキャリー動作が選択される。
上記の各フォワード・リバース選択キャリー伝播ネッ
トワークは、MOSFET（Metal Oxide Semiconductor Fiel
d Effect Transistor）回路で実現するのがメモリーの
効率やスピードの点で望ましい。第１図では、セレクタ
と従来のキャリー・プロパゲート回路を２個使用するこ
とによつて、容易に目的とする回路を実現できる。第２
図のバイディレクショナル・プロパゲータは、MOSFETの
双方向性、即ちソース及びドレインはそこに印加される
電圧の大小によつて決まることを利用すれば実現可能で
ある。
こうした双方向性MOSFETを用いたフォワード・リバー
ス選択キャリー伝播ネットワークについて説明すると、
まず第３図に示した通常のマンチェスタ・キャリー・チ
ェインと称されるケタ上げ回路〔但し、Ｋは前記キル状
態を作り出す信号（ケタ上げを禁止する意味）、Ｐは前
記プロパゲート状態を作り出す信号（ケタ上げ、ケタ下
げを通過される意味）〕に、第４図に示す如くにキル・
セレクタとキャリー・セレクタとを付加することによつ
て、第２図の回路を構成することができる。ここでキル
及びキャリー・セレクタは、第５図に示す如きトランス
ファ・ゲートによつて構成可能である。なお、第４図
中、Ｋコントロールラインは図の右方向では下位ビット
のキルセレクタの入力側に接続される。また、キャリー
・セレクタ出力側のエクスクルーシブオアの出力は、後
述するビットリバース・アダーの出力となるものであ
る。
次に、上記したフォワード・リバース選択キャリー伝
播ネットワークからなるビット・リバース・アダー（但
し、第６図では単に「アダー」と図示してある。）を使
用したDSP用のアドレス生成回路を第６図に示す。この
回路は、従来のアドレス生成回路用のアダー／サブスト
ラクタにフォワード・リバース選択キャリー伝播ネット
ワークを付加し、汎用型DSP用のアドレス生成回路でビ
ットリバース・アドレッシングを行なえるように構成し
たものである。なお、インデックス・レジスタからは上
述した信号Ａが、アドレス・レジスタからは上述した信
号Ｂが夫々ビットリバース・アダーに供給される。
このアドレス生成回路の動作を説明すると、まず、ア
ドレス・レジスタにベースアドレス（例えば、Ｘ（Ｏ）
のアドレス）を格納し、通常のインデクシングの場合は
インデックス・レジスタに“1"を格納せしめ、フォワー
ド・キャリーをセレクトする。この結果、第７図（Ａ）
で示す如き加算動作に基いて順次加算動作がなされ、第
８図に示すような２進数のアドレスを生成することがで
きる。
次に、ビットリバース・インデクシングを行なう場
合、アドレス・レジスタにベースアドレスを格納する一
方、上記の通常のアドレッシングとは違つてインデック
ス・レジスタにFFTのポイント数の1/2（例えば16ポイン
トの場合は８）を格納し、かつリバース・キャリーをセ
レクトする。この結果、第７図（Ｂ）で示す如きリバー
ス・キャリー動作に基づいて順次加算動作がなされ、第
９図に示すようなビットリバース（変換）された２進数
のインデックス値が得られる。
上記に説明したことから明らかなように、本実施例に
よるアドレス信号生成方法及びその回路は、次の如き顕
著な特長を有している。
（１）、従来の汎用アドレス生成回路のアダー部分のみ
を上記のビットリバース・アダーに置き換え、これを選
択動作させ、かつ出力アドレス信号を各段で戻して加算
動作を順次行なうだけで、高速のビットリバース・イン
デクシングが可能となる。また、従来の通常のインデク
シングも可能で、両立させることができる。
（２）、インデックス・レジスタに格納する値は例えば
16ポイントの中から任意に選べるので、処理されるビッ
トをプログラマブルに変化させることができ、従来のよ
うにFFTのポイント数が固定化されることはない。
（３）、使用する回路素子（ハードウェア）が少なくて
すみ、この分低コスト化が実現できる。
以上、本発明を例示したが、上述の実施例は本発明の
技術的思想に基いて更に変形が可能である。
例えば、FFTのポイント数を種々に変えて多種多様な
データを扱うことができる。 また、フォワード・リバ
ース選択キャリー伝播ネットワークの回路構成は上述し
たものに限ることはない。また、上述の例ではFFTのポ
イント数の1/2に相当するインデックス信号について述
べたが、実際には、データのメモリへのアロケーション
（配置）によりインデックス信号を適宜選択できる。例
えば、データが２ワードからなる場合（複素数など）、
FFTのポイント数の1/1、つまりポイント数そのものを使
用することができる。
ヘ．発明の作用効果 以上説明したように、本発明によれば、第１のレジス
タに格納されているインデックス信号と第２のレジスタ
に格納されているベース信号とを最上位ビットからリバ
ース・キャリー動作で加算演算してフーリエ変換のため
のアドレス信号を生成すると共に、このアドレス信号を
新たなベース信号として第２のレジスタに格納して上述
の加算演算の操作を繰り返すようにしたので、専用の変
換手段を必要とすることなく、少ないハードウェアで低
コストに、かつ高速にフーリエ変換のためのアドレス信
号を生成することが可能であり、たとえば高速フーリエ
変換（FFT）に適用した場合には高速のビットリバース
・インデクシングが可能となる。この場合、第１のレジ
スタに格納するインデックス信号の値はFFTのポイント
値の中から任意に選べるので、処理されるビットをプロ
グラマブルに変化させることができる。
【図面の簡単な説明】
第１図〜第９図は本発明の実施例を示すものであつて、 第１図、第２図はフォワード・リバース選択キャリー伝
播ネットワークの各回路図、 第３図は通常のケタ上げ回路の概略図、 第４図は第２図の回路の具体的構成を示す等価回路図 第５図はキル及びキャリー・セレクタの等価回路図、 第６図はDSP用アドレス生成回路の概略図、 第７図（Ａ）はフォワード・キャリーによる加算動作
を、第７図（Ｂ）はリバース・キャリーによる加算動作
を示す各計算式、 第８図は実施例のアドレス生成回路で通常のインデクシ
ングが行われるときの動作を説明するための図、 第９図は実施例のアドレス生成回路でビット・リバース
・インデクシングが行われるときの動作を説明するため
の図 である。 第10図〜第12図は従来例を示すものであつて、第10図
（Ａ）及び（Ｂ）はビット変換の例を示す各状態図、 第11図はアドレス生成回路の概略図、 第12図はビット・リバーサル・マルチプレクサを含む回
路部の概略図 である。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】フーリエ変換を行う信号処理装置のアドレ
    ス信号生成方法であって、 所定のビット数のインデックス信号を第１のレジスタに
    格納する第１の過程と、 所定のビット数のベース信号を第２のレジスタに格納す
    る第２の過程と、 前記第１のレジスタに格納されている信号と前記第２の
    レジスタに格納されている信号とを加算回路で最上位ビ
    ットからリバース・キャリー動作で加算演算してフーリ
    エ変換のためのアドレス信号を生成する第３の過程と、 前記アドレス信号を前記第２のレジスタに格納する第４
    の過程と、 前記第１のレジスタ、前記第２のレジスタ及び前記加算
    回路で前記第３の過程と前記第４の過程とを順次繰り返
    す第５の過程と を有するアドレス信号生成方法。
  2. 【請求項２】フーリエ変換を行う信号処理装置のアドレ
    ス信号生成回路であって、 所定のビット数のインデックス信号を格納する第１のレ
    ジスタと、 所定のビット数の信号を格納する第２のレジスタと、 リバースキャリー伝播ネットワークを有し、前記リバー
    スキャリー伝播ネットワークの制御の基に２つの信号を
    最上位ビットからリバース・キャリー動作で加算演算し
    てアドレス信号を生成する加算回路と を具備し、前記加算回路は前記第１のレジスタから出力
    されるインデックス信号と前記第２のレジスタから出力
    される信号とを加算演算してフーリエ変換のためのアド
    レス信号を生成し、前記第２のレジスタは前記加算回路
    から出力されるアドレス信号を格納すると共にその格納
    したアドレス信号を前記加算回路に出力するアドレス信
    号生成回路。
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