JPH0816364A - カウンタ回路とそれを用いたマイクロプロセッサ - Google Patents
カウンタ回路とそれを用いたマイクロプロセッサInfo
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- JPH0816364A JPH0816364A JP6263762A JP26376294A JPH0816364A JP H0816364 A JPH0816364 A JP H0816364A JP 6263762 A JP6263762 A JP 6263762A JP 26376294 A JP26376294 A JP 26376294A JP H0816364 A JPH0816364 A JP H0816364A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/5055—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination in which one operand is a constant, i.e. incrementers or decrementers
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Abstract
(57)【要約】
【構成】 レジスタ５と、レジスタ５の出力を入力し１
加え出力を再びレジスタ５に入力するｎビット加算器１
でカウンタ回路を構成する。加算器１は、下位部分を、
１加えるｍビット加算器２で求め、上位部分を、１加え
るｎ−ｍビットパイプライン加算器で求めた値とレジス
タ５出力上位部分を入力し下位部分の桁上げ信号で制御
する選択器６で求める。下位部分は１クロックで前回の
値に１加える加算処理され、上位部分は下位部分が桁上
げ発生しない場合は１クロックで、桁上げを発生する場
合は２クロックで加算処理される。 【効果】 下位部分は２のｍ乗回に１回だけ、しかも周
期的に桁上げ信号を発生するので、その間上位の加算器
に入力される値は変化しない。桁上げを起こすときには
上位の加算器は既に演算を終了しているので、滞りなく
毎クロックカウントを続けられる。プログラムカウンタ
に使えばクロック周波数を上げられる。
加え出力を再びレジスタ５に入力するｎビット加算器１
でカウンタ回路を構成する。加算器１は、下位部分を、
１加えるｍビット加算器２で求め、上位部分を、１加え
るｎ−ｍビットパイプライン加算器で求めた値とレジス
タ５出力上位部分を入力し下位部分の桁上げ信号で制御
する選択器６で求める。下位部分は１クロックで前回の
値に１加える加算処理され、上位部分は下位部分が桁上
げ発生しない場合は１クロックで、桁上げを発生する場
合は２クロックで加算処理される。 【効果】 下位部分は２のｍ乗回に１回だけ、しかも周
期的に桁上げ信号を発生するので、その間上位の加算器
に入力される値は変化しない。桁上げを起こすときには
上位の加算器は既に演算を終了しているので、滞りなく
毎クロックカウントを続けられる。プログラムカウンタ
に使えばクロック周波数を上げられる。
Description
【０００１】
【産業上の利用分野】本発明は高速動作を要するカウン
タ回路とそれを用いたマイクロプロセッサに関する。
タ回路とそれを用いたマイクロプロセッサに関する。
【０００２】
【従来の技術】プロセッサ等の回路は、クロック周波数
を高くして演算等をパイプライン処理することによっ
て、演算処理能力を向上させている。
を高くして演算等をパイプライン処理することによっ
て、演算処理能力を向上させている。
【０００３】図３にパイプライン加算器の例を示す。回
路の処理時間がほぼ一定になる所で、加算器を前半部３
ａと後半部３ｂに分割し、その間にパイプラインレジス
タ４を挿入する。これによって、この加算器を動作させ
るためのクロックが３ａと３ｂを合わせた処理時間以上
の周期でなくてはならなかったのが、３ａと３ｂの何れ
か処理時間の長いほうとパイプラインレジスタの処理時
間を合わせた時間まで、クロック周期を短縮できる。パ
イプラインレジスタの処理時間は加算器の処理時間に比
べ短いので、クロックの周波数をパイプライン化する前
の半分近くにする事ができる。この加算器を用いれば、
加算処理を連続して行う等の場合は処理能力を向上させ
ることができる。回路の分割数を増やし、パイプライン
レジスタの挿入箇所を増やせば、さらにクロック周期を
短縮でき、処理能力を上げることもできる。
路の処理時間がほぼ一定になる所で、加算器を前半部３
ａと後半部３ｂに分割し、その間にパイプラインレジス
タ４を挿入する。これによって、この加算器を動作させ
るためのクロックが３ａと３ｂを合わせた処理時間以上
の周期でなくてはならなかったのが、３ａと３ｂの何れ
か処理時間の長いほうとパイプラインレジスタの処理時
間を合わせた時間まで、クロック周期を短縮できる。パ
イプラインレジスタの処理時間は加算器の処理時間に比
べ短いので、クロックの周波数をパイプライン化する前
の半分近くにする事ができる。この加算器を用いれば、
加算処理を連続して行う等の場合は処理能力を向上させ
ることができる。回路の分割数を増やし、パイプライン
レジスタの挿入箇所を増やせば、さらにクロック周期を
短縮でき、処理能力を上げることもできる。
【０００４】ところが、パイプライン加算器は演算結果
を得るまでにパイプライン段数と等しいクロックだけの
時間がかかる。そのため、図４に示すカウンタ回路のよ
うに加算器１の出力を入力値を与えるレジスタ５にフィ
ードバックする回路の場合、毎クロックでカウンタ出力
を１増加させるには、加算器１の出力を１クロックで求
めなくてはならない。
を得るまでにパイプライン段数と等しいクロックだけの
時間がかかる。そのため、図４に示すカウンタ回路のよ
うに加算器１の出力を入力値を与えるレジスタ５にフィ
ードバックする回路の場合、毎クロックでカウンタ出力
を１増加させるには、加算器１の出力を１クロックで求
めなくてはならない。
【０００５】加算器を高速化する技術は幾つか知られて
いる。
いる。
【０００６】図５に高速加算器の一例として桁上げ選択
加算器を示す。この加算器はｎビットの加数と被加数を
上位部分ｍビットと下位部分ｎ−ｍビットにそれぞれ分
割し、並列に加算を実行する。上位部分の加算について
は下位からの桁上げが０の場合と１の場合を加算器１１
を２つ用いて並列に求め、選択器１６の２つの入力に入
力し一方の値を選択できるようにする。加算器１２から
出力される下位部分の加算の結果に桁上げが生じたか否
かによって選択器１６を制御し、ｎビットの加算を行う
ものである。ビット長の短い加算はビット長の長い加算
より処理時間が短いため、高速加算が実現できる。
加算器を示す。この加算器はｎビットの加数と被加数を
上位部分ｍビットと下位部分ｎ−ｍビットにそれぞれ分
割し、並列に加算を実行する。上位部分の加算について
は下位からの桁上げが０の場合と１の場合を加算器１１
を２つ用いて並列に求め、選択器１６の２つの入力に入
力し一方の値を選択できるようにする。加算器１２から
出力される下位部分の加算の結果に桁上げが生じたか否
かによって選択器１６を制御し、ｎビットの加算を行う
ものである。ビット長の短い加算はビット長の長い加算
より処理時間が短いため、高速加算が実現できる。
【０００７】特開昭２−５００３１０号公報「高速加算
器」には、前記桁上げ選択加算器の上位部分のみをパイ
プライン化し、加数の上位部分が０の場合の加算を高速
に行う回路が示されている。その構成を図６に示す。下
位部分は加算器２で、上位部分は加算器１１で演算し、
加算器１１の出力をパイプラインレジスタ４を通して選
択器６の一方の入力に入力する。選択器６のもう一方の
入力には被加数入力の上位部分を入力する。加算器２か
らの桁上げ信号を選択器６の制御信号として用い、桁上
げがなければ被加数をそのまま出力し、１クロックで加
算を終え、桁上げがあれば加算器１１の出力を出力し２
クロックで加算を終える。特に、加算が繰り返し行わ
れ、上位の値が変化しない場合には選択器に入力される
値が変化しないので、パイプライン化した部分を隠すこ
とができる。オフセットの計算等では上位のビットが０
であることが多く、また、繰り返しオフセットの計算を
することが多いので、この加算器を演算器として用いれ
ばプロセッサの処理効率を向上させることができる、と
記載されている。
器」には、前記桁上げ選択加算器の上位部分のみをパイ
プライン化し、加数の上位部分が０の場合の加算を高速
に行う回路が示されている。その構成を図６に示す。下
位部分は加算器２で、上位部分は加算器１１で演算し、
加算器１１の出力をパイプラインレジスタ４を通して選
択器６の一方の入力に入力する。選択器６のもう一方の
入力には被加数入力の上位部分を入力する。加算器２か
らの桁上げ信号を選択器６の制御信号として用い、桁上
げがなければ被加数をそのまま出力し、１クロックで加
算を終え、桁上げがあれば加算器１１の出力を出力し２
クロックで加算を終える。特に、加算が繰り返し行わ
れ、上位の値が変化しない場合には選択器に入力される
値が変化しないので、パイプライン化した部分を隠すこ
とができる。オフセットの計算等では上位のビットが０
であることが多く、また、繰り返しオフセットの計算を
することが多いので、この加算器を演算器として用いれ
ばプロセッサの処理効率を向上させることができる、と
記載されている。
【０００８】また特開平２−３０９４２３号公報「パイ
プラインプロセッサにおける実効アドレス計算制御方
式」には、同様の高速加算器が示されている。図７に示
すように、加数と被加数を下位部分ｍビットと上位部分
ｎ−ｍビットに分割し、それぞれｍビット加算器２とｎ
−ｍビット加算器１１で演算する。加算器１１の出力は
パイプラインレジスタ４を通じて、１加えるｎ−ｍビッ
ト加算器１２に入力される。加算器１１の出力と加算器
１２の出力を選択器６の２つの入力に入力する。下位部
分の桁上げ信号で選択器６を制御する。下位部分に桁上
げがなければ、加算器１１の出力を選択して１クロック
で加算が行える。下位部分に桁上げがある場合は、加算
器１２の出力を選択して加算に２クロックかかる。しか
し、実効アドレスを計算する場合、オフセット値は上位
部分が０であることが多いため、ほとんどの場合１クロ
ックで計算できるため、平均で全体の処理能力が向上す
る。
プラインプロセッサにおける実効アドレス計算制御方
式」には、同様の高速加算器が示されている。図７に示
すように、加数と被加数を下位部分ｍビットと上位部分
ｎ−ｍビットに分割し、それぞれｍビット加算器２とｎ
−ｍビット加算器１１で演算する。加算器１１の出力は
パイプラインレジスタ４を通じて、１加えるｎ−ｍビッ
ト加算器１２に入力される。加算器１１の出力と加算器
１２の出力を選択器６の２つの入力に入力する。下位部
分の桁上げ信号で選択器６を制御する。下位部分に桁上
げがなければ、加算器１１の出力を選択して１クロック
で加算が行える。下位部分に桁上げがある場合は、加算
器１２の出力を選択して加算に２クロックかかる。しか
し、実効アドレスを計算する場合、オフセット値は上位
部分が０であることが多いため、ほとんどの場合１クロ
ックで計算できるため、平均で全体の処理能力が向上す
る。
【０００９】
【発明が解決しようとする課題】前述の２つの加算器は
何れもマイクロプロセッサの一般の加算処理や、アドレ
スの計算に使用することで処理能力を向上させるもので
あった。また、加算が１クロックで終了しない場合には
全体をインターロックする、つまり正しいデータが得ら
れるまで待ち状態にする必要があった。しかし、マイク
ロプロセッサの処理能力を向上させるために、演算器や
メモリ等のデータバスをパイプライン化して、クロック
周波数を上げていくと、プログラムカウンタも高速化し
なくてはならなくなる。前述したように、カウンタ回路
は加算結果をフィードバックするパスがあり、１クロッ
クで完全に加算を行わないと毎クロックカウントアップ
できない。また、上位と下位部分に分割すると桁上げ処
理が必ず数クロックに１回発生するが、その場合にイン
ターロックすると処理能力が低下する。
何れもマイクロプロセッサの一般の加算処理や、アドレ
スの計算に使用することで処理能力を向上させるもので
あった。また、加算が１クロックで終了しない場合には
全体をインターロックする、つまり正しいデータが得ら
れるまで待ち状態にする必要があった。しかし、マイク
ロプロセッサの処理能力を向上させるために、演算器や
メモリ等のデータバスをパイプライン化して、クロック
周波数を上げていくと、プログラムカウンタも高速化し
なくてはならなくなる。前述したように、カウンタ回路
は加算結果をフィードバックするパスがあり、１クロッ
クで完全に加算を行わないと毎クロックカウントアップ
できない。また、上位と下位部分に分割すると桁上げ処
理が必ず数クロックに１回発生するが、その場合にイン
ターロックすると処理能力が低下する。
【００１０】本発明の目的は、高いクロック周波数でも
カウントアップできるカウンタ回路を提供することにあ
る。また、このカウンタ回路をマイクロプロセッサのプ
ログラムカウンタに使用しても処理能力がほとんど低下
しない回路を提供することにある。
カウントアップできるカウンタ回路を提供することにあ
る。また、このカウンタ回路をマイクロプロセッサのプ
ログラムカウンタに使用しても処理能力がほとんど低下
しない回路を提供することにある。
【００１１】
【課題を解決するための手段】本願のカウンタ回路は、
レジスタと、前記レジスタの出力に１を加える加算器
と、前記加算器の出力を前記レジスタに再入力すること
によって構成されるカウンタ回路において、前記加算器
を、加算の下位部分を求める、１カウント時間内に１加
える第１の加算器ならびに、加算の上位部分を求める、
前記下位部分の値が一巡する時間内に１加える第２の加
算器および、前記レジスタ出力の上位部分の値と前記第
２の加算器の出力を入力とする下位部分の加算の桁上げ
信号を用いて制御される選択器によって構成することを
特徴としている。
レジスタと、前記レジスタの出力に１を加える加算器
と、前記加算器の出力を前記レジスタに再入力すること
によって構成されるカウンタ回路において、前記加算器
を、加算の下位部分を求める、１カウント時間内に１加
える第１の加算器ならびに、加算の上位部分を求める、
前記下位部分の値が一巡する時間内に１加える第２の加
算器および、前記レジスタ出力の上位部分の値と前記第
２の加算器の出力を入力とする下位部分の加算の桁上げ
信号を用いて制御される選択器によって構成することを
特徴としている。
【００１２】第２の加算器は段数２段以上のパイプライ
ン構成にしてもよい。
ン構成にしてもよい。
【００１３】また本願のマイクロプロセッサは上述のカ
ウンタ回路を、マイクロプロセッサが実行する命令が格
納されているアドレスを指定するプログラムカウンタと
して用いることを特徴としている。
ウンタ回路を、マイクロプロセッサが実行する命令が格
納されているアドレスを指定するプログラムカウンタと
して用いることを特徴としている。
【００１４】
【実施例】図１（ａ）に本発明の第１の実施例を示す。
【００１５】カウンタ回路を、レジスタ５と、レジスタ
５の出力を入力し１加えて、出力を再びレジスタ５に入
力するｎビット加算器１で構成する。この加算器１は、
下位部分を、１加えるｍビット加算器２で求め、上位部
分を、１加えるｎ−ｍビットパイプライン加算器で求め
た値とレジスタ５出力上位部分を入力し下位部分の桁上
げ信号で制御する選択器６で求める構成になっている。
下位部分は１クロックで前回の値に１加える加算処理を
行う。加算器１の加数は常に１であるので、加数は最下
位ビットが１である以外は全て０であり、上位部分は前
回の値か、下位から桁上げがあったときのみ前回の値に
１加えた値となる。下位部分は２のｍ乗回に１回だけ、
しかも周期的に桁上げ信号を発生する。その間上位の加
算器に入力される値は変化しないため、桁上げを起こす
ときには上位の加算器は既に演算を終了している。
５の出力を入力し１加えて、出力を再びレジスタ５に入
力するｎビット加算器１で構成する。この加算器１は、
下位部分を、１加えるｍビット加算器２で求め、上位部
分を、１加えるｎ−ｍビットパイプライン加算器で求め
た値とレジスタ５出力上位部分を入力し下位部分の桁上
げ信号で制御する選択器６で求める構成になっている。
下位部分は１クロックで前回の値に１加える加算処理を
行う。加算器１の加数は常に１であるので、加数は最下
位ビットが１である以外は全て０であり、上位部分は前
回の値か、下位から桁上げがあったときのみ前回の値に
１加えた値となる。下位部分は２のｍ乗回に１回だけ、
しかも周期的に桁上げ信号を発生する。その間上位の加
算器に入力される値は変化しないため、桁上げを起こす
ときには上位の加算器は既に演算を終了している。
【００１６】図１（ｂ）は全体２ビット、下位部分２ビ
ットの場合の動作例である。最初レジスタ５の値が“１
１１１”であったとする。加算器２の出力である下位２
ビットはクロック毎に１ずつ増加する。上位の選択器６
の入力は一方はレジスタ出力の値をそのまま、もう一方
は１クロック遅れてレジスタの値に１加えられる値であ
る。桁上げ信号が入らないとき（“０”のとき）は選択
器６はレジスタ５からの入力を出力し、桁上げ信号が入
ったとき（“１”のとき）は選択器６は加算器からの入
力を出力する。下位部分が増加し、桁上げが発生したと
きには既に上位の加算は終了していて、選択器で上位の
加算器の結果の方を選択出力するので、レジスタに書き
込まれる値は毎クロック１ずつ増加した値になる。桁上
げ処理時に出力が不連続になることはない。これはカウ
ンタ回路にこの加算器を利用したことによって、加算器
１の加数を１に特化でき、また、加数が連続して行われ
るために現れる効果である。
ットの場合の動作例である。最初レジスタ５の値が“１
１１１”であったとする。加算器２の出力である下位２
ビットはクロック毎に１ずつ増加する。上位の選択器６
の入力は一方はレジスタ出力の値をそのまま、もう一方
は１クロック遅れてレジスタの値に１加えられる値であ
る。桁上げ信号が入らないとき（“０”のとき）は選択
器６はレジスタ５からの入力を出力し、桁上げ信号が入
ったとき（“１”のとき）は選択器６は加算器からの入
力を出力する。下位部分が増加し、桁上げが発生したと
きには既に上位の加算は終了していて、選択器で上位の
加算器の結果の方を選択出力するので、レジスタに書き
込まれる値は毎クロック１ずつ増加した値になる。桁上
げ処理時に出力が不連続になることはない。これはカウ
ンタ回路にこの加算器を利用したことによって、加算器
１の加数を１に特化でき、また、加数が連続して行われ
るために現れる効果である。
【００１７】図２は本発明の第２の実施例を示した図で
ある。加算器２に入力する値の全てのビットが１の時に
桁上げが発生するので、ＡＮＤ回路を用いて桁上げ信号
を加算と並列に求めることができる。これによって第１
の実施例よりも、選択器の制御が速い分、高速処理がで
きる。
ある。加算器２に入力する値の全てのビットが１の時に
桁上げが発生するので、ＡＮＤ回路を用いて桁上げ信号
を加算と並列に求めることができる。これによって第１
の実施例よりも、選択器の制御が速い分、高速処理がで
きる。
【００１８】上位部分の加算結果は（２m −１）クロッ
ク後に使用されるだけなので、パイプライン段数も（２
m −１）段までなら増やすことができ、同様の効果が得
られる。また、上位の加算部分をさらに上位と下位に分
割してパイプライン段数を上位にいくほど深くしても同
様である。その加算部分以下にｍビットある場合、（２
m −１）段のパイプラインにする事ができる。
ク後に使用されるだけなので、パイプライン段数も（２
m −１）段までなら増やすことができ、同様の効果が得
られる。また、上位の加算部分をさらに上位と下位に分
割してパイプライン段数を上位にいくほど深くしても同
様である。その加算部分以下にｍビットある場合、（２
m −１）段のパイプラインにする事ができる。
【００１９】第１の実施例では上位加算をパイプライン
加算器を用いて行っている。しかし、図１（ｂ）の動作
例に示されているように、上位の値が変化してから数ク
ロックの間、上位の加算器の結果が使われることはな
い。従って、この間、上位加算器の出力が不確定であっ
てもレジスタに書き込まれる値に何等影響はない。
加算器を用いて行っている。しかし、図１（ｂ）の動作
例に示されているように、上位の値が変化してから数ク
ロックの間、上位の加算器の結果が使われることはな
い。従って、この間、上位加算器の出力が不確定であっ
てもレジスタに書き込まれる値に何等影響はない。
【００２０】図８は本発明の第３の実施例を示した図で
ある。第１の実施例と比べ、パイプラインレジスタ４が
削除されている。パイプラインレジスタ４がないため、
入力値が変化して数クロックの間、加算器３ｃの出力値
は確定しない。しかし、下位部分のカウントが進み、桁
上げ信号が発生するまでに１加える加算が終了し、出力
値が確定していれば、上位の選択器が加算器側を選択す
るときに、正しいカウント値がレジスタに書き込まれ
る。パイプラインレジスタの数が少なくなるので、第１
の実施例より回路面積を小さく、また、消費電力も小さ
くできる。また、桁上げ信号の処理は第２の実施例のよ
うにＡＮＤ回路を用いて行うこともできる。
ある。第１の実施例と比べ、パイプラインレジスタ４が
削除されている。パイプラインレジスタ４がないため、
入力値が変化して数クロックの間、加算器３ｃの出力値
は確定しない。しかし、下位部分のカウントが進み、桁
上げ信号が発生するまでに１加える加算が終了し、出力
値が確定していれば、上位の選択器が加算器側を選択す
るときに、正しいカウント値がレジスタに書き込まれ
る。パイプラインレジスタの数が少なくなるので、第１
の実施例より回路面積を小さく、また、消費電力も小さ
くできる。また、桁上げ信号の処理は第２の実施例のよ
うにＡＮＤ回路を用いて行うこともできる。
【００２１】マイクロプロセッサは、プログラムを順次
実行させるため命令が格納されているメモリのアドレス
を毎クロック１増分させるプログラムカウンタを搭載し
ている。マイクロプロセッサのデータパスがパイプライ
ン化され、パイプライン１段当たりの処理時間が短くな
ると、プログラムカウンタを１増分させる処理時間も短
くする必要がある。本発明のカウンタ回路を用いること
によって、パイプライン処理時間の短いマイクロプロセ
ッサが実現できる。また、カウント値が常に連続してい
るため、このカウンタ回路を用いたことによって性能は
ほとんど低下しない。
実行させるため命令が格納されているメモリのアドレス
を毎クロック１増分させるプログラムカウンタを搭載し
ている。マイクロプロセッサのデータパスがパイプライ
ン化され、パイプライン１段当たりの処理時間が短くな
ると、プログラムカウンタを１増分させる処理時間も短
くする必要がある。本発明のカウンタ回路を用いること
によって、パイプライン処理時間の短いマイクロプロセ
ッサが実現できる。また、カウント値が常に連続してい
るため、このカウンタ回路を用いたことによって性能は
ほとんど低下しない。
【００２２】
【発明の効果】本発明を用いると、加算器をパイプライ
ン化すると約２倍の速度で動作させることができるのと
同様に、カウンタ回路も約２倍の周波数のクロックで動
作させることができる。カウンタ回路の上位部分をパイ
プライン化してあるが、毎クロック滞りなくカウントを
続けることができる。
ン化すると約２倍の速度で動作させることができるのと
同様に、カウンタ回路も約２倍の周波数のクロックで動
作させることができる。カウンタ回路の上位部分をパイ
プライン化してあるが、毎クロック滞りなくカウントを
続けることができる。
【００２３】また、このカウンタ回路をプロセッサのプ
ログラムカウンタとして使用することによって、プロセ
ッサのデータパスの１クロック当たりの処理時間を短く
することができ、処理能力が向上する。
ログラムカウンタとして使用することによって、プロセ
ッサのデータパスの１クロック当たりの処理時間を短く
することができ、処理能力が向上する。
【図１】本発明の第１の実施例とその動作を示した図で
ある。
ある。
【図２】本発明の第２の実施例を示した図である。
【図３】従来のパイプライン加算器の図である。
【図４】従来のカウンタ回路の構成例を示した図であ
る。
る。
【図５】従来の桁上げ選択加算器の構成例を示した図で
ある。
ある。
【図６】従来の高速パイプライン加算器の第１の構成例
を示した図である。
を示した図である。
【図７】従来の高速パイプライン加算器の第２の構成例
を示した図である。
を示した図である。
【図８】本発明の第３の実施例を示した図である。
１ ｎビット加算器 １ａ ｎビット加算器 ２ ｍビット加算器 ３ａ ｎ−ｍビット加算器前半部 ３ｂ ｎ−ｍビット加算器前半部 ３ｃ ｎ−ｍビット加算器 ４ パイプラインレジスタ ５ パイプラインレジスタ ６ ｎ−ｍビット選択器 ７ ｍビットＮＯＲ回路 １１ ｎ−ｍビット加算器 １２ ｍビット加算器 １６ ｎ−ｍビット選択器
Claims (3)
- 【請求項１】レジスタと、前記レジスタの出力に１を加
える加算器と、前記加算器の出力を前記レジスタに再入
力することによって構成されるカウンタ回路において、
前記加算器を、加算の下位部分を求める、１カウント時
間内に１加える第１の加算器ならびに、加算の上位部分
を求める、前記下位部分の値が一巡する時間内に１加え
る第２の加算器および、前記レジスタ出力の上位部分の
値と前記第２の加算器の出力を入力とする下位部分の加
算の桁上げ信号を用いて制御される選択器によって構成
することを特徴とするカウンタ回路。 - 【請求項２】第２の加算器が２段以上のパイプライン構
成であることを特徴とする請求項１に記載のカウンタ回
路。 - 【請求項３】請求項１または請求項２に記載のカウンタ
回路を、実行する命令が格納されているアドレスを指定
するプログラムカウンタとして用いることを特徴とする
マイクロプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6263762A JPH0816364A (ja) | 1994-04-26 | 1994-10-27 | カウンタ回路とそれを用いたマイクロプロセッサ |
| US08/428,542 US5682342A (en) | 1994-04-26 | 1995-04-25 | High-speed counter |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8858094 | 1994-04-26 | ||
| JP6-88580 | 1994-04-26 | ||
| JP6263762A JPH0816364A (ja) | 1994-04-26 | 1994-10-27 | カウンタ回路とそれを用いたマイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0816364A true JPH0816364A (ja) | 1996-01-19 |
Family
ID=26429941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6263762A Pending JPH0816364A (ja) | 1994-04-26 | 1994-10-27 | カウンタ回路とそれを用いたマイクロプロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5682342A (ja) |
| JP (1) | JPH0816364A (ja) |
Families Citing this family (8)
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1994
- 1994-10-27 JP JP6263762A patent/JPH0816364A/ja active Pending
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1995
- 1995-04-25 US US08/428,542 patent/US5682342A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5682342A (en) | 1997-10-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970401 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970909 |