JPH05216624A - 演算装置 - Google Patents
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- JPH05216624A JPH05216624A JP4047517A JP4751792A JPH05216624A JP H05216624 A JPH05216624 A JP H05216624A JP 4047517 A JP4047517 A JP 4047517A JP 4751792 A JP4751792 A JP 4751792A JP H05216624 A JPH05216624 A JP H05216624A
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Abstract
(57)【要約】
【目的】 回路規模を増大させることなく、演算動作の
高速化を図る。 【構成】 加算器１の下位所定ビットの累算結果を記憶
する第１の記憶手段２ａと、上記加算器１の上位所定ビ
ットの累算結果を記憶する第２の記憶手段２ｂと、この
第２の記憶手段に記憶されている値をインクリメントし
て出力するインクリメンタ３と、上記加算器１からのキ
ャリー信号がなければ第２の記憶手段に記憶されている
前回の累算結果をこの第２の記憶手段にそのまま入力
し、キャリー信号が有れば上記インクリメント値を第２
記憶手段２ｂに入力する選択手段９を具備する。
高速化を図る。 【構成】 加算器１の下位所定ビットの累算結果を記憶
する第１の記憶手段２ａと、上記加算器１の上位所定ビ
ットの累算結果を記憶する第２の記憶手段２ｂと、この
第２の記憶手段に記憶されている値をインクリメントし
て出力するインクリメンタ３と、上記加算器１からのキ
ャリー信号がなければ第２の記憶手段に記憶されている
前回の累算結果をこの第２の記憶手段にそのまま入力
し、キャリー信号が有れば上記インクリメント値を第２
記憶手段２ｂに入力する選択手段９を具備する。
Description
【０００１】
【産業上の利用分野】本発明は演算装置、特に累算を行
うための演算装置に関するものである。
うための演算装置に関するものである。
【０００２】
【従来の技術】従来の演算装置としての累算器の一例を
図４に示す。図において、３１は累算を行うための加算
器、３２はクロック入力端子５より入力されるクロック
信号に呼応して蓄えているデータの更新を行う記憶手段
である。４は入力端子、６は出力端子で、各々のビット
数はＮ及びＭである。通常の場合、累算結果は入力より
もダイナミックレンジが大きいため、Ｎ＜Ｍとしても一
般性を失わない。Ｎビットの入力データは上記入力端子
４を介して加算器３１の第１の入力３１ａに供給され
る。一方、記憶手段３２の出力はＭビットの出力データ
として上記出力端子６を介して出力され、同時に加算器
３１の第２の入力３１ｂに供給される。又、この加算器
３１の出力は記憶手段３２の入力に供給される。
図４に示す。図において、３１は累算を行うための加算
器、３２はクロック入力端子５より入力されるクロック
信号に呼応して蓄えているデータの更新を行う記憶手段
である。４は入力端子、６は出力端子で、各々のビット
数はＮ及びＭである。通常の場合、累算結果は入力より
もダイナミックレンジが大きいため、Ｎ＜Ｍとしても一
般性を失わない。Ｎビットの入力データは上記入力端子
４を介して加算器３１の第１の入力３１ａに供給され
る。一方、記憶手段３２の出力はＭビットの出力データ
として上記出力端子６を介して出力され、同時に加算器
３１の第２の入力３１ｂに供給される。又、この加算器
３１の出力は記憶手段３２の入力に供給される。
【０００３】動作は次のとおりである。入力データは上
記クロック入力端子５より入力されるクロック信号に同
期して加算器３１に供給される。この入力データと、記
憶手段３２の出力とを加算器３１で加算した結果が記憶
手段３２の入力に供給され、記憶手段３２の内容が更新
されることにより、クロック信号に同期して新しい入力
データが入力される都度、加算器３１で累算が行われ、
記憶手段３２にこの累算結果が蓄えられる。
記クロック入力端子５より入力されるクロック信号に同
期して加算器３１に供給される。この入力データと、記
憶手段３２の出力とを加算器３１で加算した結果が記憶
手段３２の入力に供給され、記憶手段３２の内容が更新
されることにより、クロック信号に同期して新しい入力
データが入力される都度、加算器３１で累算が行われ、
記憶手段３２にこの累算結果が蓄えられる。
【０００４】図４に示したような累算器のうち、大きな
部分を占めるのは加算器３１である。記憶手段３２の出
力はＭビットであるため、加算器３１もＭビットの２進
数の加算が行える構成でなければならない。図５に従来
のＭビットの加算器の回路構成の一例を示す。３３ａな
いし３３ｅは各々下位から１ビット目，２ビット目，３
ビット目，（ｍ−１）ビット目，ｍビット目（最上位ビ
ット）に対応する全加算器である。全加算器の回路につ
いては、例えば、Ｋ．Ｍｕｒａｋａｍｉらによる“Ａ
Ｄｉｇｉｔａｌ Ｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｄｅｃ
ｏｃｌｉｎｇＣｏｍｐｏｓｉｔｅ ＴＶ Ｓｉｇｎａｌ
ｓ Ｕｓｉｎｇ ＡｄｏｐｔｉｎｅＦｉＨｅｒｉｎｇ”
（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．ｓｃ−２１，Ｎ
ｏ．５，Ｏｃｔ．１９８６）に記載されている。入力デ
ータＸ（ビット列Ｘｍ，Ｘｍ−１，・・・Ｘ１で表され
る）と入力データＹ（ビット列Ｙｍ，Ｙｍ−１，・・・
Ｙ１で表される）は、各々対応する全加算器３３ａない
し３３ｅの第１及び第２の入力３３１，３３２に供給さ
れる。又、全加算器３３ｂないし３３ｅの第３の入力
（キャリー入力）３３３には１つ下位のビットに対応す
る全加算器のキャリー出力が接続されており、全加算器
３３ａの第３の入力３３３は接地点３４に接続されてい
る。更に全加算器３３ａないし３３ｅの出力は出力デー
タＯ（ビット列Ｏｍ，Ｏｍ−１，・・・Ｏ１）となる。
したがって図４に示した累算器の加算器としてこれを用
いる場合、第１の入力３３１には入力データ（Ｎビッ
ト）を符号拡張して入力することになる。
部分を占めるのは加算器３１である。記憶手段３２の出
力はＭビットであるため、加算器３１もＭビットの２進
数の加算が行える構成でなければならない。図５に従来
のＭビットの加算器の回路構成の一例を示す。３３ａな
いし３３ｅは各々下位から１ビット目，２ビット目，３
ビット目，（ｍ−１）ビット目，ｍビット目（最上位ビ
ット）に対応する全加算器である。全加算器の回路につ
いては、例えば、Ｋ．Ｍｕｒａｋａｍｉらによる“Ａ
Ｄｉｇｉｔａｌ Ｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｄｅｃ
ｏｃｌｉｎｇＣｏｍｐｏｓｉｔｅ ＴＶ Ｓｉｇｎａｌ
ｓ Ｕｓｉｎｇ ＡｄｏｐｔｉｎｅＦｉＨｅｒｉｎｇ”
（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．ｓｃ−２１，Ｎ
ｏ．５，Ｏｃｔ．１９８６）に記載されている。入力デ
ータＸ（ビット列Ｘｍ，Ｘｍ−１，・・・Ｘ１で表され
る）と入力データＹ（ビット列Ｙｍ，Ｙｍ−１，・・・
Ｙ１で表される）は、各々対応する全加算器３３ａない
し３３ｅの第１及び第２の入力３３１，３３２に供給さ
れる。又、全加算器３３ｂないし３３ｅの第３の入力
（キャリー入力）３３３には１つ下位のビットに対応す
る全加算器のキャリー出力が接続されており、全加算器
３３ａの第３の入力３３３は接地点３４に接続されてい
る。更に全加算器３３ａないし３３ｅの出力は出力デー
タＯ（ビット列Ｏｍ，Ｏｍ−１，・・・Ｏ１）となる。
したがって図４に示した累算器の加算器としてこれを用
いる場合、第１の入力３３１には入力データ（Ｎビッ
ト）を符号拡張して入力することになる。
【０００５】ところが、従来の演算装置としての累算器
は以上のように構成されていたので、Ｍビットすなわち
累積結果のもつビット数の加算器を必要とするため、回
路規模が大きくなる。又、加算器３１が図５に示した如
く構成されている場合を例にとれば、最悪遅延経路は通
常図５における全加算器３３ａより全加算器３３ｅに至
るキャリー伝搬の経路となるため、高速化が容易でな
い。
は以上のように構成されていたので、Ｍビットすなわち
累積結果のもつビット数の加算器を必要とするため、回
路規模が大きくなる。又、加算器３１が図５に示した如
く構成されている場合を例にとれば、最悪遅延経路は通
常図５における全加算器３３ａより全加算器３３ｅに至
るキャリー伝搬の経路となるため、高速化が容易でな
い。
【０００６】このような問題点を改善するため、図６に
示す従来の演算装置としての累算器が提案されている。
この一例では、累算の一部を加算器よりも回路規模の小
さなインクリメンタで行うよう構成したものである。図
において、１は加算器、２ａは第１の記憶手段、２ｂは
第２の記憶手段、３はインクリメンタ、４は入力端子、
５はクロック入力端子、６ａ，６ｂは第１，第２の出力
端子である。図４の一例と同様に累算器の入力データは
Ｎビット、累算結果はＭビット（Ｎ＜Ｍ）である。入力
データは入力端子４を介して加算器１の第１の入力１ａ
に供給される。加算器１はＮビットの加算を行うもの
で、第２の入力１ｂにはＮビット（下位所定ビット）の
データを保持する第１の記憶手段２ａの出力が供給され
る。加算器１のキャリー出力はインクリメンタ３の第１
の入力（キャリー入力）３ａに供給され、第２の出力は
第１の記憶手段２ａの入力に供給される。又、インクリ
メンタ３の出力は（Ｍ−Ｎ）ビット（上位所定ビット）
のデータを保持する第２の記憶手段２ｂに供給され、イ
ンクリメンタ３の第２の入力３ｂは第２の記憶手段２ｂ
の出力が供給され、これらの入，出力はいずれも（Ｍ−
Ｎ）ビットから成る。クロック信号はクロック入力端子
５より入力され、第１及び第２の記憶手段２ａ，２ｂに
供給される。このクロック信号に同期して各記憶手段中
に蓄えられたデータの更新が行われる。更に第１，第２
の記憶手段２ａ，２ｂの出力が累算結果として第１，第
２の出力端子６ａ，６ｂを介して出力される。それぞれ
の出力のデータ長はＮビット（下位所定ビット）及び
（Ｍ−Ｎ）ビット（上位所定ビット）であり、合計Ｍビ
ットの累算結果が出力されることとなる。
示す従来の演算装置としての累算器が提案されている。
この一例では、累算の一部を加算器よりも回路規模の小
さなインクリメンタで行うよう構成したものである。図
において、１は加算器、２ａは第１の記憶手段、２ｂは
第２の記憶手段、３はインクリメンタ、４は入力端子、
５はクロック入力端子、６ａ，６ｂは第１，第２の出力
端子である。図４の一例と同様に累算器の入力データは
Ｎビット、累算結果はＭビット（Ｎ＜Ｍ）である。入力
データは入力端子４を介して加算器１の第１の入力１ａ
に供給される。加算器１はＮビットの加算を行うもの
で、第２の入力１ｂにはＮビット（下位所定ビット）の
データを保持する第１の記憶手段２ａの出力が供給され
る。加算器１のキャリー出力はインクリメンタ３の第１
の入力（キャリー入力）３ａに供給され、第２の出力は
第１の記憶手段２ａの入力に供給される。又、インクリ
メンタ３の出力は（Ｍ−Ｎ）ビット（上位所定ビット）
のデータを保持する第２の記憶手段２ｂに供給され、イ
ンクリメンタ３の第２の入力３ｂは第２の記憶手段２ｂ
の出力が供給され、これらの入，出力はいずれも（Ｍ−
Ｎ）ビットから成る。クロック信号はクロック入力端子
５より入力され、第１及び第２の記憶手段２ａ，２ｂに
供給される。このクロック信号に同期して各記憶手段中
に蓄えられたデータの更新が行われる。更に第１，第２
の記憶手段２ａ，２ｂの出力が累算結果として第１，第
２の出力端子６ａ，６ｂを介して出力される。それぞれ
の出力のデータ長はＮビット（下位所定ビット）及び
（Ｍ−Ｎ）ビット（上位所定ビット）であり、合計Ｍビ
ットの累算結果が出力されることとなる。
【０００７】ここで図６に示したインクリメンタ３につ
いて説明する。図７は（Ｍ−Ｎ）ビットのインクリメン
タの構成例を示す図である。図中、Ｉ（ビット列Ｉ(m-
n) ，Ｉ(m-n-1) ，・・・Ｉ1 で示される。），Ｏ（ビ
ット列Ｏ(m-n) ，Ｏ（m-n-1)・・・Ｉｏで示される。）
は各々入力データ，出力データを示しており、いずれも
（Ｍ−Ｎ）ビットである。７ａ〜７ｅは半加算器を示し
ており、それぞれ最下位ビットから１ビット目，２ビッ
ト目，３ビット目，（Ｍ−Ｎ−１）ビット目，（Ｍ−
Ｎ）ビット目（最上位）に対応する。入力データは半加
算器７ａないし７ｅの第１の入力７１に供給され、出力
データは半加算器７ａないし７ｅの第１の出力（和出
力）から得られる。又、半加算器７ｂないし７ｅの第２
の入力７２は各々１つ下位のビットに対応する半加算器
の第２の出力（キャリー出力）を供給され、最下位の半
加算器７ａの第２の入力７２にはキャリー入力端子８か
らキャリー信号が供給される。以上の構成より、図７の
インクリメンタ回路は以下の動作を行う。 （１）キャリー信号＝“１”の場合 Ｏ＝Ｉ＋１（出力は入力に１を加えたものである） （２）キャリー信号＝“Ｏ”の場合 Ｏ＝Ｉ（出力は入力に等しい） （１）の場合がインクリメント動作であり、上記キャリ
ー信号によりインクリメンタの動作が制御されている。
慣用上図６に示した第２の記憶手段２ｂをも含めてイン
クリメンタと称することもあるが、ここでは図７に示し
た機能（１加算）部分のみをインクリメンタと称するこ
ととする。
いて説明する。図７は（Ｍ−Ｎ）ビットのインクリメン
タの構成例を示す図である。図中、Ｉ（ビット列Ｉ(m-
n) ，Ｉ(m-n-1) ，・・・Ｉ1 で示される。），Ｏ（ビ
ット列Ｏ(m-n) ，Ｏ（m-n-1)・・・Ｉｏで示される。）
は各々入力データ，出力データを示しており、いずれも
（Ｍ−Ｎ）ビットである。７ａ〜７ｅは半加算器を示し
ており、それぞれ最下位ビットから１ビット目，２ビッ
ト目，３ビット目，（Ｍ−Ｎ−１）ビット目，（Ｍ−
Ｎ）ビット目（最上位）に対応する。入力データは半加
算器７ａないし７ｅの第１の入力７１に供給され、出力
データは半加算器７ａないし７ｅの第１の出力（和出
力）から得られる。又、半加算器７ｂないし７ｅの第２
の入力７２は各々１つ下位のビットに対応する半加算器
の第２の出力（キャリー出力）を供給され、最下位の半
加算器７ａの第２の入力７２にはキャリー入力端子８か
らキャリー信号が供給される。以上の構成より、図７の
インクリメンタ回路は以下の動作を行う。 （１）キャリー信号＝“１”の場合 Ｏ＝Ｉ＋１（出力は入力に１を加えたものである） （２）キャリー信号＝“Ｏ”の場合 Ｏ＝Ｉ（出力は入力に等しい） （１）の場合がインクリメント動作であり、上記キャリ
ー信号によりインクリメンタの動作が制御されている。
慣用上図６に示した第２の記憶手段２ｂをも含めてイン
クリメンタと称することもあるが、ここでは図７に示し
た機能（１加算）部分のみをインクリメンタと称するこ
ととする。
【０００８】尚、半加算器の具体的な回路としては種々
の回路が考えられるが、全加算器の回路と比較した場
合、約３分の２の回路規模で実現することができる。一
例を挙げれば、全加算器が２つの排他的論理和回路と１
つのキャリー信号生成回路から成るのに対し、半加算器
は１つの排他的論理和回路と１つのキャリー信号生成回
路から構成できるからである。
の回路が考えられるが、全加算器の回路と比較した場
合、約３分の２の回路規模で実現することができる。一
例を挙げれば、全加算器が２つの排他的論理和回路と１
つのキャリー信号生成回路から成るのに対し、半加算器
は１つの排他的論理和回路と１つのキャリー信号生成回
路から構成できるからである。
【０００９】以下に図６に示した累算器の動作を説明す
る。入力データはクロック入力端子５より入力されるク
ロック信号に同期して入力される。Ｎビットの入力デー
タは加算器１において第１の記憶手段２ａの出力（下位
所定ビットの前回の累算結果）と加算される。その累算
結果としてＮビットから成る加算器１の第２の出力が第
１の記憶手段２ａの入力に供給され、かつ１ビットから
成る最上位ビットのキャリー出力である加算器１の出力
がインクリメンタ３のキャリー入力に取込まれる。
る。入力データはクロック入力端子５より入力されるク
ロック信号に同期して入力される。Ｎビットの入力デー
タは加算器１において第１の記憶手段２ａの出力（下位
所定ビットの前回の累算結果）と加算される。その累算
結果としてＮビットから成る加算器１の第２の出力が第
１の記憶手段２ａの入力に供給され、かつ１ビットから
成る最上位ビットのキャリー出力である加算器１の出力
がインクリメンタ３のキャリー入力に取込まれる。
【００１０】インクリメンタ３はこの累算結果にもとづ
くキャリー入力にもとづいて下位所定ビットの加算結果
からのキャリー信号が“１”即ち桁上げがある場合に限
ってインクリメント動作を行い、（Ｍ−Ｎ）ビット（上
位所定ビット）からなる第２の記憶手段２ｂの内容に１
を加え、キャリー信号が“Ｏ”即ち桁上げのない場合に
は第２の記憶手段２ｂの内容をインクリメントせずにそ
のまま第２の記憶手段２ｂに再び入力する。
くキャリー入力にもとづいて下位所定ビットの加算結果
からのキャリー信号が“１”即ち桁上げがある場合に限
ってインクリメント動作を行い、（Ｍ−Ｎ）ビット（上
位所定ビット）からなる第２の記憶手段２ｂの内容に１
を加え、キャリー信号が“Ｏ”即ち桁上げのない場合に
は第２の記憶手段２ｂの内容をインクリメントせずにそ
のまま第２の記憶手段２ｂに再び入力する。
【００１１】以上の動作によって、新しい入力データが
入力される都度、累算が実行され、この累算結果にもと
づきクロック信号に同期して第１，第２の記憶手段２
ａ，２ｂの内容が更新されてＮビット（下位所定ビッ
ト）の累算結果及び（Ｍ−Ｎ）ビット（上位所定ビッ
ト）の累算結果が各々蓄えられる。
入力される都度、累算が実行され、この累算結果にもと
づきクロック信号に同期して第１，第２の記憶手段２
ａ，２ｂの内容が更新されてＮビット（下位所定ビッ
ト）の累算結果及び（Ｍ−Ｎ）ビット（上位所定ビッ
ト）の累算結果が各々蓄えられる。
【００１２】すなわち、図６に示した累算器は、Ｎビッ
ト（Ｎ＜Ｍ）の入力データと、Ｎビット（下位所定ビッ
ト）の前回の累算結果との累算結果から生じた桁上げに
応じ、（Ｍ−Ｎ）ビット（上位所定ビット）の前回の累
算結果をインクリメントすることにより、Ｍビットの累
算を実行する。これにより、図４及び図５に示したよう
なＭビットに対応する全加算器から成る加算器３１が、
Ｎビット（Ｎ＜Ｍ）に対応する全加算器から成る加算器
１と、（Ｍ−Ｎ）ビットに対応する半加算器から構成さ
れるインクリメンタ３とに置き換わったことで、回路規
模が減少する。又、最悪遅延経路も加算器１の最下位の
全加算器よりインクリメンタ３の最上位の半加算器に至
るキャリー伝搬の経路となり、回路規模の減少分だけ高
速化する。
ト（Ｎ＜Ｍ）の入力データと、Ｎビット（下位所定ビッ
ト）の前回の累算結果との累算結果から生じた桁上げに
応じ、（Ｍ−Ｎ）ビット（上位所定ビット）の前回の累
算結果をインクリメントすることにより、Ｍビットの累
算を実行する。これにより、図４及び図５に示したよう
なＭビットに対応する全加算器から成る加算器３１が、
Ｎビット（Ｎ＜Ｍ）に対応する全加算器から成る加算器
１と、（Ｍ−Ｎ）ビットに対応する半加算器から構成さ
れるインクリメンタ３とに置き換わったことで、回路規
模が減少する。又、最悪遅延経路も加算器１の最下位の
全加算器よりインクリメンタ３の最上位の半加算器に至
るキャリー伝搬の経路となり、回路規模の減少分だけ高
速化する。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
演算装置としての累算器は以上のように構成されていた
ので、加算器１の最下位の全加算器よりインクリメンタ
３の最上位の半加算器に至るキャリー伝搬の経路が最悪
遅延経路となり、より高速化することは容易でなく、高
速化を図ろうとすれば更に付加的な回路が必要となり、
回路規模が増大するという問題点があった。
演算装置としての累算器は以上のように構成されていた
ので、加算器１の最下位の全加算器よりインクリメンタ
３の最上位の半加算器に至るキャリー伝搬の経路が最悪
遅延経路となり、より高速化することは容易でなく、高
速化を図ろうとすれば更に付加的な回路が必要となり、
回路規模が増大するという問題点があった。
【００１４】本発明は上記のような問題点を解決するた
めになされたもので、回路規模の増大をまねくことな
く、さらに高速化を実現できる演算装置を得ることを目
的とする。
めになされたもので、回路規模の増大をまねくことな
く、さらに高速化を実現できる演算装置を得ることを目
的とする。
【００１５】
【課題を解決するための手段】第１の発明に係る演算装
置は、加算器１から出力される桁上げ信号等のキャリー
信号にもとづき、第２の記憶手段２ｂに記憶された上位
所定ビットの前回の累算結果とインクリメンタ３の出力
値のいずれかを出力することにより、第２の記憶手段２
ｂの内容を更新する選択手段９を設けた。
置は、加算器１から出力される桁上げ信号等のキャリー
信号にもとづき、第２の記憶手段２ｂに記憶された上位
所定ビットの前回の累算結果とインクリメンタ３の出力
値のいずれかを出力することにより、第２の記憶手段２
ｂの内容を更新する選択手段９を設けた。
【００１６】第２の発明に係る演算装置は、第２の記憶
手段２ｂの内容が更新されたと判定した場合に桁上げ信
号等のキャリー信号とクロック信号とにもとづき第２の
記憶手段２ｂにクロック信号を供給することにより内容
を更新するクロック制御手段１１を設けた。
手段２ｂの内容が更新されたと判定した場合に桁上げ信
号等のキャリー信号とクロック信号とにもとづき第２の
記憶手段２ｂにクロック信号を供給することにより内容
を更新するクロック制御手段１１を設けた。
【００１７】
【作用】第１の発明に係る演算装置において、選択手段
９は加算器１よりキャリー信号が有れば、上位所定ビッ
トの前回の累算結果を示す第２の記憶手段２ｂの出力
に、１を加えたインクリメンタ３の出力値を第２の記憶
手段２ｂに供給し、第２の記憶手段２ｂの内容が更新さ
れる。
９は加算器１よりキャリー信号が有れば、上位所定ビッ
トの前回の累算結果を示す第２の記憶手段２ｂの出力
に、１を加えたインクリメンタ３の出力値を第２の記憶
手段２ｂに供給し、第２の記憶手段２ｂの内容が更新さ
れる。
【００１８】第２の発明に係る演算装置において、クロ
ック制御手段１１はキャリー信号が供給されてきたとき
だけ第２の記憶手段２ｂにクロックを供給することによ
り、第２の記憶手段２ｂにインクリメンタ３の出力値が
取込まれ内容が更新される。
ック制御手段１１はキャリー信号が供給されてきたとき
だけ第２の記憶手段２ｂにクロックを供給することによ
り、第２の記憶手段２ｂにインクリメンタ３の出力値が
取込まれ内容が更新される。
【００１９】
【実施例】本発明に係る演算装置としての累算器の一実
施例を図１に示す。図中、図６と同じものは同一の符号
を付して説明を省略する。図において、９はマルチプレ
クサ等から成る選択手段で、第１の入力９ａに第２の記
憶手段２ｂの出力Ｘが、第２の入力９ｂにインクリメン
タ３の出力値Ｘ＋１が供給されるとともに、制御入力９
ｃには加算器１のキャリー信号が供給されて、このキャ
リー信号にもとづき第２の記憶手段２ｂの出力Ｘと、イ
ンクリメンタ３の出力値Ｘ＋１のいずれかを選択して出
力する。インクリメンタ３のキャリー入力には電源点１
０が接続され、常時インクリメント動作を行う。又、イ
ンクリメンタ３は回路規模を小さく実現するため、（Ｍ
−Ｎ）ビット（上位所定ビット）に対応した半加算器に
より構成され、第１，第２の記憶手段２ａ，２ｂは各々
Ｎビット（下位所定ビット），（Ｍ−Ｎ）ビット（上位
所定ビット）のレジスタにより構成される。尚、従来例
同様、入力データはＮビット、累算結果はＭビット（Ｎ
＜Ｍ）である。
施例を図１に示す。図中、図６と同じものは同一の符号
を付して説明を省略する。図において、９はマルチプレ
クサ等から成る選択手段で、第１の入力９ａに第２の記
憶手段２ｂの出力Ｘが、第２の入力９ｂにインクリメン
タ３の出力値Ｘ＋１が供給されるとともに、制御入力９
ｃには加算器１のキャリー信号が供給されて、このキャ
リー信号にもとづき第２の記憶手段２ｂの出力Ｘと、イ
ンクリメンタ３の出力値Ｘ＋１のいずれかを選択して出
力する。インクリメンタ３のキャリー入力には電源点１
０が接続され、常時インクリメント動作を行う。又、イ
ンクリメンタ３は回路規模を小さく実現するため、（Ｍ
−Ｎ）ビット（上位所定ビット）に対応した半加算器に
より構成され、第１，第２の記憶手段２ａ，２ｂは各々
Ｎビット（下位所定ビット），（Ｍ−Ｎ）ビット（上位
所定ビット）のレジスタにより構成される。尚、従来例
同様、入力データはＮビット、累算結果はＭビット（Ｎ
＜Ｍ）である。
【００２０】動作は次のとおりである。図１に示した累
算器の動作は従来の図６に示した累算器の動作と若干異
なるため、以下その相違点について説明する。尚、以下
の説明において上記選択手段９は上記キャリー信号が
“Ｏ”のときに第２の記憶手段２ｂの出力Ｘを、キャリ
ー信号が“１”のときにインクリメンタ３の出力値Ｘ＋
１を取り込んで出力する。
算器の動作は従来の図６に示した累算器の動作と若干異
なるため、以下その相違点について説明する。尚、以下
の説明において上記選択手段９は上記キャリー信号が
“Ｏ”のときに第２の記憶手段２ｂの出力Ｘを、キャリ
ー信号が“１”のときにインクリメンタ３の出力値Ｘ＋
１を取り込んで出力する。
【００２１】加算器１及び第１の記憶手段２ａは図６の
累算器と同様の動作を行う。従って加算の都度Ｎビット
の入力に対して、加算器１のキャリー出力からキャリー
信号が桁上げのある場合に“１”となり、桁上げのない
場合に“Ｏ”となって出力される。このキャリー信号は
選択手段９の制御入力に供給されるため、桁上げのある
場合にインクリメンタ３の出力Ｘ＋１が桁上げのない場
合に第２の記憶手段２ｂの出力Ｘが選択手段９の出力と
して記憶手段２ｂの入力に供給される。図６の累算器と
異なり、インクリメンタ３のキャリー入力は電源点１０
に接続され常に“１”が供給されるので、インクリメン
タ３は常時インクリメント動作を行なう。従って、この
図１に示した累算器の場合にも、結果的には図６に示し
た従来例同様、下位所定ビットとしてのＮビットの加算
結果からの桁上げの有無にもとづいて、上位所定ビット
としての（Ｍ−Ｎ）ビットの前回の累算結果Ｘをインク
リメントした値Ｘ＋１あるいはインクリメントしないま
まの値Ｘのいずれかが第２の記憶手段２ｂ内に蓄えられ
ることとなる。
累算器と同様の動作を行う。従って加算の都度Ｎビット
の入力に対して、加算器１のキャリー出力からキャリー
信号が桁上げのある場合に“１”となり、桁上げのない
場合に“Ｏ”となって出力される。このキャリー信号は
選択手段９の制御入力に供給されるため、桁上げのある
場合にインクリメンタ３の出力Ｘ＋１が桁上げのない場
合に第２の記憶手段２ｂの出力Ｘが選択手段９の出力と
して記憶手段２ｂの入力に供給される。図６の累算器と
異なり、インクリメンタ３のキャリー入力は電源点１０
に接続され常に“１”が供給されるので、インクリメン
タ３は常時インクリメント動作を行なう。従って、この
図１に示した累算器の場合にも、結果的には図６に示し
た従来例同様、下位所定ビットとしてのＮビットの加算
結果からの桁上げの有無にもとづいて、上位所定ビット
としての（Ｍ−Ｎ）ビットの前回の累算結果Ｘをインク
リメントした値Ｘ＋１あるいはインクリメントしないま
まの値Ｘのいずれかが第２の記憶手段２ｂ内に蓄えられ
ることとなる。
【００２２】図６に示した従来例の累算器における最悪
遅延経路が加算器１の最下位の全加算器よりインクリメ
ンタ３の最上位の半加算器に至るＭビット分のキャリー
伝搬の経路となるのに対し、図１に示した本願における
累算器おける最悪遅延経路はＮビット（Ｎ＜Ｍ）の全加
算器を通過するキャリー伝搬の経路及び（Ｍ−Ｎ）ビッ
トの半加算器を通過するキャリー伝搬の経路のいずれか
遅い方に帰結できる。すなわち、インクリメンタ３が常
時加算器１と同時に並列に動作を開始するように構成し
たため、両者を経由する最悪遅延経路が生じることがな
く、動作の高速化が図れる。又、少ない回路追加により
この効果が得られる。
遅延経路が加算器１の最下位の全加算器よりインクリメ
ンタ３の最上位の半加算器に至るＭビット分のキャリー
伝搬の経路となるのに対し、図１に示した本願における
累算器おける最悪遅延経路はＮビット（Ｎ＜Ｍ）の全加
算器を通過するキャリー伝搬の経路及び（Ｍ−Ｎ）ビッ
トの半加算器を通過するキャリー伝搬の経路のいずれか
遅い方に帰結できる。すなわち、インクリメンタ３が常
時加算器１と同時に並列に動作を開始するように構成し
たため、両者を経由する最悪遅延経路が生じることがな
く、動作の高速化が図れる。又、少ない回路追加により
この効果が得られる。
【００２３】本発明に係る演算装置としての累算器の他
の実施例を図２に示す。図中、図１と同じものは同一の
符号を付して説明を省略する。図において、１１は２入
力ＡＮＤゲート等により構成されるクロック制御回路
で、第１の入力（クロック信号入力）１１ａにはクロッ
ク入力端子５を介してクロック信号が供給され、第２の
入力（制御入力）１１ｂには加算器１からのキャリー信
号が供給され、かつその出力は第２の記憶手段２ｂのク
ロック入力に接続される（第２の発明）。このクロック
制御回路１１は、クロック入力端子５から入力されるク
ロックを、キャリー信号にもとづき出力する。なお、イ
ンクリメンタ３のキャリー入力は、図１の場合と同様電
源点に接続されるので、常時インクリメント動作を行
う。
の実施例を図２に示す。図中、図１と同じものは同一の
符号を付して説明を省略する。図において、１１は２入
力ＡＮＤゲート等により構成されるクロック制御回路
で、第１の入力（クロック信号入力）１１ａにはクロッ
ク入力端子５を介してクロック信号が供給され、第２の
入力（制御入力）１１ｂには加算器１からのキャリー信
号が供給され、かつその出力は第２の記憶手段２ｂのク
ロック入力に接続される（第２の発明）。このクロック
制御回路１１は、クロック入力端子５から入力されるク
ロックを、キャリー信号にもとづき出力する。なお、イ
ンクリメンタ３のキャリー入力は、図１の場合と同様電
源点に接続されるので、常時インクリメント動作を行
う。
【００２４】本実施例における累算器の基本動作は図１
に示した累算器の動作とほぼ同様なので、相違点につい
て説明する。図１の累算器同様、図２に示した累算器で
は、インクリメンタ３は常にインクリメント動作をして
いる。従って下位のビットに対応する加算器１から出力
される桁上げ信号に従って、第２の記憶手段２ｂの内容
をインクリメントするか否かを、図１に示した様に選択
手段９を用いて行うのではなく、第２の記憶手段２ｂの
内容を更新するか否か、即ち第２の記憶手段２ｂにクロ
ック信号を与えるか否かにより制御するようにしたのが
本実施例にもとづく累算器である。従って１回の累算毎
にクロック信号はクロック入力端子５より与えられてお
り、毎回、第１の記憶手段２ａのデータを更新するが、
第２の記憶手段２ｂに対しては、加算器１の第１の出力
から桁上げ信号が“１”となった場合に限ってクロック
信号が与えられ、第２の記憶手段２ｂに蓄えられている
データをインクリメントして更新する。
に示した累算器の動作とほぼ同様なので、相違点につい
て説明する。図１の累算器同様、図２に示した累算器で
は、インクリメンタ３は常にインクリメント動作をして
いる。従って下位のビットに対応する加算器１から出力
される桁上げ信号に従って、第２の記憶手段２ｂの内容
をインクリメントするか否かを、図１に示した様に選択
手段９を用いて行うのではなく、第２の記憶手段２ｂの
内容を更新するか否か、即ち第２の記憶手段２ｂにクロ
ック信号を与えるか否かにより制御するようにしたのが
本実施例にもとづく累算器である。従って１回の累算毎
にクロック信号はクロック入力端子５より与えられてお
り、毎回、第１の記憶手段２ａのデータを更新するが、
第２の記憶手段２ｂに対しては、加算器１の第１の出力
から桁上げ信号が“１”となった場合に限ってクロック
信号が与えられ、第２の記憶手段２ｂに蓄えられている
データをインクリメントして更新する。
【００２５】本実施例のように構成すれば、図１の実施
例と同様の効果が得られるとともに、クロック制御回路
１１はＡＮＤゲート等で構成でき、回路追加もわずか数
素子でよく、回路規模も小さく実現できる。
例と同様の効果が得られるとともに、クロック制御回路
１１はＡＮＤゲート等で構成でき、回路追加もわずか数
素子でよく、回路規模も小さく実現できる。
【００２６】上記各実施例の説明においては、第１，第
２の記憶手段２ａ，２ｂの初期化の手段については触れ
なかったが実際のハードウェアにおいては必要である。
しかし、累算動作の説明及び回路規模，動作速度等に関
して影響を与えるものではないため説明を省略した。
２の記憶手段２ａ，２ｂの初期化の手段については触れ
なかったが実際のハードウェアにおいては必要である。
しかし、累算動作の説明及び回路規模，動作速度等に関
して影響を与えるものではないため説明を省略した。
【００２７】又、上記各実施例においては、下位所定ビ
ット（加算器１）及び上位所定ビット（インクリメンタ
３）の区分を各々Ｎビット，（Ｍ−Ｎ）ビットに設定し
たが、これを例えば、（Ｎ＋１）ビット及び（Ｍ−Ｎ−
１）ビットなどと設定することも可能である。ただし下
位所定ビットをＮビット（入力データのビット数）未満
にすることはオーバフローをまねくため、不可能であ
る。
ット（加算器１）及び上位所定ビット（インクリメンタ
３）の区分を各々Ｎビット，（Ｍ−Ｎ）ビットに設定し
たが、これを例えば、（Ｎ＋１）ビット及び（Ｍ−Ｎ−
１）ビットなどと設定することも可能である。ただし下
位所定ビットをＮビット（入力データのビット数）未満
にすることはオーバフローをまねくため、不可能であ
る。
【００２８】図３は本発明に係る演算装置としての累算
器の一実施例を差分絶対値和演算装置に適用した場合の
一例を示す構成図である。図中、図２と同じものは同一
符号を付し説明を省略する。図において、１２は累算
器、１３は減算器、１４は排他的論理和回路、１５，１
６は各々被減数，減数入力端子、１７は減算結果の符号
を示す減算器符号出力である。減算器１３の被減数入力
及び減数入力には被減数データ及び減数データが各々被
減数，減数入力端子１５，１６を介して入力され、減算
器符号出力１７を排他的論理和回路１４の第１の入力
（制御入力）及び累算器１２のキャリー入力１８に供給
し、かつ差分データを排他的論理和回路１４の第２の入
力（データ入力）に供給する。累算器１２の入力から排
他的論理和回路１４の出力が取込まれて累算が行なわ
れ、第１及び第２の出力端子６ａ，６ｂを介して差分絶
対値和演算結果が出力される。
器の一実施例を差分絶対値和演算装置に適用した場合の
一例を示す構成図である。図中、図２と同じものは同一
符号を付し説明を省略する。図において、１２は累算
器、１３は減算器、１４は排他的論理和回路、１５，１
６は各々被減数，減数入力端子、１７は減算結果の符号
を示す減算器符号出力である。減算器１３の被減数入力
及び減数入力には被減数データ及び減数データが各々被
減数，減数入力端子１５，１６を介して入力され、減算
器符号出力１７を排他的論理和回路１４の第１の入力
（制御入力）及び累算器１２のキャリー入力１８に供給
し、かつ差分データを排他的論理和回路１４の第２の入
力（データ入力）に供給する。累算器１２の入力から排
他的論理和回路１４の出力が取込まれて累算が行なわ
れ、第１及び第２の出力端子６ａ，６ｂを介して差分絶
対値和演算結果が出力される。
【００２９】動作は次のとおりである。尚、この一例で
はデータは全て２の補数表示の２進数であるとする。ま
ず減算器１３において被減数から減数を減算し、その差
分データを排他的論理和回路１４に入力する。このとき
減算器符号出力１７には差分データの符号が出力されて
いるため、この出力信号を用いて差分データの絶対値を
累算器１２に与えることができる。即ち、以下の一例の
ような動作を行う。 （１）差分データが正のとき（符号出力＝“Ｏ”）。排
他的論理和回路１４において、入力をそのまま出力す
る。かつ累算器１２のキャリー入力１８には“Ｏ”を与
える。 （２）差分データが負のとき（符号出力＝“１”）。排
他的論理和回路１４において入力をビット反転して出力
する。かつ累算器１２のキャリー入力１８に“１”を与
える。 上記一例のような動作により与えられた差分データの絶
対値を累算器１２において累算することにより処理を終
了する。
はデータは全て２の補数表示の２進数であるとする。ま
ず減算器１３において被減数から減数を減算し、その差
分データを排他的論理和回路１４に入力する。このとき
減算器符号出力１７には差分データの符号が出力されて
いるため、この出力信号を用いて差分データの絶対値を
累算器１２に与えることができる。即ち、以下の一例の
ような動作を行う。 （１）差分データが正のとき（符号出力＝“Ｏ”）。排
他的論理和回路１４において、入力をそのまま出力す
る。かつ累算器１２のキャリー入力１８には“Ｏ”を与
える。 （２）差分データが負のとき（符号出力＝“１”）。排
他的論理和回路１４において入力をビット反転して出力
する。かつ累算器１２のキャリー入力１８に“１”を与
える。 上記一例のような動作により与えられた差分データの絶
対値を累算器１２において累算することにより処理を終
了する。
【００３０】図３の一例では図２の実施例に示した累算
器を適用した場合を例示したが、図１の実施例に示した
累算器を適用してもよく、いずれにしても動作が高速
で、かつ回路規模が増大せずに実現できる差分絶対値和
演算装置が得られる。又、図１及び図２に示した加算器
のキャリー入力は接地したものを例にとったが、累算器
１２の第１の入力端子として用いることは容易に可能で
ある。
器を適用した場合を例示したが、図１の実施例に示した
累算器を適用してもよく、いずれにしても動作が高速
で、かつ回路規模が増大せずに実現できる差分絶対値和
演算装置が得られる。又、図１及び図２に示した加算器
のキャリー入力は接地したものを例にとったが、累算器
１２の第１の入力端子として用いることは容易に可能で
ある。
【００３１】
【発明の効果】第１の発明によれば、加算器から出力さ
れる桁上げ信号等のキャリー信号にもとづき、第２の記
憶手段に記憶された上位所定ビットの前回の累算結果と
インクリメンタの出力値とのいずれかを第２の記憶手段
に供給することにより、第２の記憶手段の内容を更新す
る選択手段を設けたので、インクリメンタ３が常時加算
器１と同時に並列に動作を開始するように構成でき、従
来例のように両者を経由する最悪遅延経路が生じること
がなく、加算器又はインクリメンタのキャリー伝搬経路
のいずれか遅い方が最悪遅延経路となり、動作の高速化
が少数の回路追加によって回路規模の増大を伴わずに実
現できる。
れる桁上げ信号等のキャリー信号にもとづき、第２の記
憶手段に記憶された上位所定ビットの前回の累算結果と
インクリメンタの出力値とのいずれかを第２の記憶手段
に供給することにより、第２の記憶手段の内容を更新す
る選択手段を設けたので、インクリメンタ３が常時加算
器１と同時に並列に動作を開始するように構成でき、従
来例のように両者を経由する最悪遅延経路が生じること
がなく、加算器又はインクリメンタのキャリー伝搬経路
のいずれか遅い方が最悪遅延経路となり、動作の高速化
が少数の回路追加によって回路規模の増大を伴わずに実
現できる。
【００３２】第２の発明によれば、桁上げ信号等のキャ
リー信号にもとづきクロック信号を第２の記憶手段に供
給することにより内容を更新するクロック制御手段を設
けたので、動作の高速化が少数の回路追加によって回路
規模の増大を伴わずに実現できる等第２の発明と同様の
効果が得られる。
リー信号にもとづきクロック信号を第２の記憶手段に供
給することにより内容を更新するクロック制御手段を設
けたので、動作の高速化が少数の回路追加によって回路
規模の増大を伴わずに実現できる等第２の発明と同様の
効果が得られる。
【図１】本発明に係る演算装置としての累算器の一実施
例を示す構成図である。
例を示す構成図である。
【図２】本発明に係る演算装置としての累算器の他の実
施例を示す構成図である。
施例を示す構成図である。
【図３】本発明に係る演算装置としての累算器を差分絶
対値和演算装置に適用した一例を示す構成図である。
対値和演算装置に適用した一例を示す構成図である。
【図４】従来の演算装置としての累算器の一例を示す構
成図である。
成図である。
【図５】従来の加算器を全加算器で構成した一例を示す
構成図である。
構成図である。
【図６】従来の演算装置としての累算器の一例を示す構
成図である。
成図である。
【図７】従来のインクリメンタを半加算器で構成した一
例を示す構成図である。
例を示す構成図である。
１ 加算器 ２ａ 第１の記憶手段 ２ｂ 第２の記憶手段 ３ インクリメンタ ４ データ入力端子 ５ クロック入力端子 ９ 選択手段 １０ 電源点
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年７月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】図４に示したような累算器のうち、大きな
部分を占めるのは加算器３１である。記憶手段３２の出
力はＭビットであるため、加算器３１もＭビットの２進
数の加算が行える構成でなければならない。図５に従来
のＭビットの加算器の回路構成の一例を示す。３３ａな
いし３３ｅは各々下位から１ビット目，２ビット目，３
ビット目，（ｍ−１）ビット目，ｍビット目（最上位ビ
ット）に対応する全加算器である。全加算器の回路につ
いては、例えば、Ｋ．Ｍｕｒａｋａｍｉらによる“Ａ
Ｄｉｇｉｔａｌ Ｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｄｅｃ
ｏｄｉｎｇ Ｃｏｍｐｏｓｉｔｅ ＴＶ Ｓｉｇｎａｌ
ｓ Ｕｓｉｎｇ Ａｄｏｐｔｉｖｅ Ｆｉｌｔｅｒｉｎ
ｇ”（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．ｓｃ−２１，
Ｎｏ．５，Ｏｃｔ．１９８６）に記載されている。入力
データＸ（ビット列Ｘｍ，Ｘｍ−１，・・・Ｘ１で表さ
れる）と入力データＹ（ビット列Ｙｍ，Ｙｍ−１，・・
・Ｙ１で表される）は、各々対応する全加算器３３ａな
いし３３ｅの第１及び第２の入力３３１，３３２に供給
される。又、全加算器３３ｂないし３３ｅの第３の入力
（キャリー入力）３３３には１つ下位のビットに対応す
る全加算器のキャリー出力が接続されており、全加算器
３３ａの第３の入力３３３は接地点３４に接続されてい
る。更に全加算器３３ａないし３３ｅの出力は出力デー
タＯ（ビット列Ｏｍ，Ｏｍ−１，・・・Ｏ１）となる。
したがって図４に示した累算器の加算器としてこれを用
いる場合、第１の入力３３１には入力データ（Ｎビッ
ト）を符号拡張して入力することになる。
部分を占めるのは加算器３１である。記憶手段３２の出
力はＭビットであるため、加算器３１もＭビットの２進
数の加算が行える構成でなければならない。図５に従来
のＭビットの加算器の回路構成の一例を示す。３３ａな
いし３３ｅは各々下位から１ビット目，２ビット目，３
ビット目，（ｍ−１）ビット目，ｍビット目（最上位ビ
ット）に対応する全加算器である。全加算器の回路につ
いては、例えば、Ｋ．Ｍｕｒａｋａｍｉらによる“Ａ
Ｄｉｇｉｔａｌ Ｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｄｅｃ
ｏｄｉｎｇ Ｃｏｍｐｏｓｉｔｅ ＴＶ Ｓｉｇｎａｌ
ｓ Ｕｓｉｎｇ Ａｄｏｐｔｉｖｅ Ｆｉｌｔｅｒｉｎ
ｇ”（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．ｓｃ−２１，
Ｎｏ．５，Ｏｃｔ．１９８６）に記載されている。入力
データＸ（ビット列Ｘｍ，Ｘｍ−１，・・・Ｘ１で表さ
れる）と入力データＹ（ビット列Ｙｍ，Ｙｍ−１，・・
・Ｙ１で表される）は、各々対応する全加算器３３ａな
いし３３ｅの第１及び第２の入力３３１，３３２に供給
される。又、全加算器３３ｂないし３３ｅの第３の入力
（キャリー入力）３３３には１つ下位のビットに対応す
る全加算器のキャリー出力が接続されており、全加算器
３３ａの第３の入力３３３は接地点３４に接続されてい
る。更に全加算器３３ａないし３３ｅの出力は出力デー
タＯ（ビット列Ｏｍ，Ｏｍ−１，・・・Ｏ１）となる。
したがって図４に示した累算器の加算器としてこれを用
いる場合、第１の入力３３１には入力データ（Ｎビッ
ト）を符号拡張して入力することになる。
Claims (2)
- 【請求項１】 下位所定ビットの累算結果を記憶する第
１の記憶手段と、上位所定ビットの累算結果を記憶する
第２の記憶手段と、入力データに対応したビット数を有
し、この入力データと，上記第１の記憶手段における下
位所定ビットの前回の累算結果とを累算して累算結果を
上記第１の記憶手段に入力し、かつ桁上げ信号を出力す
る加算器と、上記第２の記憶手段における上位所定ビッ
トの前回の累算結果をインクリメントした値を出力する
インクリメンタとを有し、上記加算器，インクリメンタ
の出力によりクロック信号に同期して上記第１，第２の
記憶手段の内容を更新するようにした演算装置におい
て、 上記加算器から出力される桁上げ信号等のキャリー信号
がなければ、上記第２の記憶手段に記憶されている前回
の累算結果をこの第２の記憶手段にそのまま入力し、こ
のキャリー信号が有れば、上記インクリメンタの出力を
第２の記憶手段に入力する選択手段を備えたことを特徴
とする演算装置。 - 【請求項２】 下位所定ビットの累算結果を記憶する第
１の記憶手段と、上位所定ビットの累算結果を記憶する
第２の記憶手段と、入力データに対応したビット数を有
し、この入力データと，上記第１の記憶手段における下
位所定ビットの前回の累算結果とを累算して累算結果を
上記第１の記憶手段に入力し、かつ桁上げ信号を出力す
る加算器と、上記第２の記憶手段における上位所定ビッ
トの前回の累算結果をインクリメントした値を出力する
インクリメンタとを有し、上記加算器，インクリメンタ
の出力によりクロック信号に同期して上記第１，第２の
記憶手段の内容を更新するようにした演算装置におい
て、 上記桁上げ信号等のキャリー信号にもとづき、上記クロ
ック信号を第２の記憶手段にクロック信号を供給するこ
とにより内容を更新するクロック制御手段を設けたこと
を特徴とする演算装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047517A JPH05216624A (ja) | 1992-02-03 | 1992-02-03 | 演算装置 |
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