FR2686990A1 - Unite arithmetique ayant une operation d'accumulation. - Google Patents
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Abstract
Une unité arithmétique ayant une opération d'accumulation comprend des premiers moyens d'enregistrement (2a) pour enregistrer le résultat d'une opération d'accumulation de bits prédéterminés d'ordre inférieur d'un additionneur (1), des seconds moyens d'enregistrement (2b) pour enregistrer le résultat de l'opération d'accumulation de bits prédéterminés d'ordre supérieur, un dispositif d'incrémentation (3) pour incrémenter et émettre la valeur qui est enregistrée dans les seconds moyens d'enregistrement, et des moyens de sélection (9) qui appliquent directement aux seconds moyens d'enregistrement le résultat le plus récent de l'opération d'accumulation, se trouvant dans ces moyens, si un signal de report provenant de l'additionneur est absent, et qui appliquent la valeur incrémentée aux seconds moyens d'enregistrement si le signal de report est présent.
Description
UNITE ARITHMETIQUE AYANT UNE OPERATION D'ACCUMULATION
La présente invention concerne une unité arith-
métique prévue pour effectuer une opération d'accumula-
tion. La figure 4 montre une unité arithmétique exis- tante ayant une opération d'accumulation Sur la figure 4, la référence 31 désigne un additionneur qui est destiné à effectuer une opération d'accumulation, et la référence 32 désigne des moyens d'enregistrement qui sont destinés à actualiser les données enregistrées sous la dépendance d'un signal d'horloge qui est appliqué par une borne d'entrée d'horloge 5 La référence 4 désigne un accès
d'entrée et la référence 6 désigne un accès de sortie.
L'accès d'entrée travaille avec N bits et l'accès de sortie travaille avec M bits Du fait que le résultat
d'une opération d'accumulation a généralement une dynami-
que supérieure à celle de la grandeur d'entrée, le carac-
tère général du dispositif n'est pas perdu même lorsque N< M Des données d'entrée à N bits sont appliquées à une
première entrée 3 la de l'additionneur 31 par l'intermé-
diaire de l'accès d'entrée 4 Les données de sortie des moyens d'enregistrement 32 sont appliquées à une seconde entrée 31 b de l'additionneur 31 sous la forme de données de sortie à M bits, par l'intermédiaire de l'accès de sortie 6 Les données de sortie de l'additionneur 31 sont
appliquées à un accès d'entrée 32 a des moyens d'enregis-
trement 32.
Le fonctionnement est le suivant Des données
d'entrée sont appliquées à l'additionneur 31 en synchro-
nisme avec le signal d'horloge qui est appliqué par l'intermédiaire de la borne d'entrée d'horloge 5 Le résultat de l'addition, par l'additionneur 31, des données
d'entrée et des données de sortie des moyens d'enregistre-
ment 32, est appliqué à l'accès d'entrée 32 a des moyens
d'enregistrement 32, et le contenu des moyens d'enregis-
trement 32 est actualisé Par conséquent, chaque fois que
de nouvelles données d'entrée sont appliquées en synchro-
nisme avec le signal d'horloge, l'additionneur 31 effectue
une opération d'accumulation, et le résultat de l'opéra-
tion d'accumulation est enregistré dans les moyens d'enre-
gistrement 32.
Comme le montre la figure 4, l'additionneur 31 occupe une grande place dans l'accumulateur Du fait que les données de sortie des moyens d'enregistrement 32 comprennent M bits, l'additionneur 31 doit avoir une structure permettant l'addition de nombres binaires à M bits La figure 5 montre une structure de circuit d'un additionneur à M bits existant Les références 33 a à 33 e
désignent des additionneurs complets à un bit correspon-
dant respectivement au premier bit, au second bit, au troisième bit, au (m-1)-ième bit et au m-ième bit (bit de plus fort poids), à partir du bit de moindre poids Le
circuit d'un additionneur complet est représenté par exem-
ple dans l'article "A Digital Processor for Decoding Composite TV Signals Using Adaptive Filtering" (IEEE Journal of Solid-State Circuits, Vol sc-21, n 5, octobre 1986) par K Murakami et al Des données d'entrée X (exprimées par une chaîne de bits Xm, Xm-1,, et Xl) et des données d'entrée Y (exprimées par une chaîne de bits Ym, Ym-1,, et Y 1) sont appliquées aux première et seconde entrées 331 et 332 qui constituent respectivement les accès d'entrée 31 a et 31 a des additionneurs complets respectivement correspondants, 33 a à 33 e La sortie de report d'un additionneur complet correspondant au bit d'ordre inférieur est connectée à la troisième entrée (entrée de report) 333 des additionneurs complets 33 b à 33 e, et la troisième entrée 333 de l'additionneur complet 33 a est connectée à un point de masse 34 En outre, les données de sortie des additionneurs complets 33 a à 33 e constituent les données de sortie O (chaîne de bits Om, Om-1,, et 01) Par conséquent, lorsqu'on utilise cette structure pour l'additionneur de l'accumulateur qui est représenté sur la figure 4, des données d'entrée (N bits) sont appliquées à la première entrée qui est désignée de
façon générale par la référence 331.
Cependant, du fait que l'unité arithmétique existante comportant l'opération d'accumulation présente la structure décrite ci-dessus, elle exige un additionneur à M bits ou à un nombre de bits qui équivaut au résultat de l'opération d'accumulation Par conséquent, la taille du circuit augmente En outre, lorsque l'additionneur 31 présente la structure qui est représentée sur la figure 5, il est difficile d'obtenir une vitesse de fonctionnement élevée, du fait que le chemin ayant le retard le plus élevé constitue normalement le chemin pour la propagation du report à partir de l'additionneur complet 33 a, vers
l'additionneur complet 33 e sur la figure 5.
Pour résoudre le problème ci-dessus, on a proposé l'unité arithmétique existante ayant une opération d'accumulation qui est représentée sur la figure 6 Cet exemple est conçu de façon à accomplir une partie de
l'opération d'accumulation avec un dispositif d'incrémen-
tation ayant une structure de circuit plus petite que celle de l'additionneur Sur la figure 6, la référence 1 désigne un additionneur, la référence 2 a désigne des premiers moyens d'enregistrement, la référence 2 b désigne des seconds moyens d'enregistrement, la référence 3 désigne un dispositif d'incrémentation, la référence 4 désigne un accès d'entrée, la référence 5 désigne une borne d'entrée d'horloge et les références 6 a et 6 b désignent respectivement des premier et second accès de sortie De façon similaire à l'exemple de la figure 4, des données d'entrée de l'accumulateur comprennent N bits, et le résultat d'une opération d'accumulation comprend M bits (N <M) Les données d'entrée sont appliquées à l'entrée la du premier additionneur 1 par l'intermédiaire de l'accès d'entrée 4 L'additionneur 1 effectue une addition portant sur N bits Les données de sortie des premiers moyens d'enregistrement 2 a, qui sont destinés à conserver des données à N bits (données de bits prédéterminés d'ordre inférieur) sont appliquées à la seconde entrée lb Les données de sortie de report de l'additionneur 1 sont appliquées à la première entrée (entrée de report) du dispositif d'incrémentation 3, et les données de la seconde sortie sont appliquées à l'entrée des premiers moyens d'enregistrement 2 a Les données de sortie du dispositif d'incrémentation 3 sont appliquées aux seconds moyens d'enregistrement 2 b pour conserver des données à
(M-N) bits (données de bits prédéterminés d'ordre supé-
rieur), et les données de sortie des seconds moyens d'enregistrement 2 b sont appliquées à la seconde entrée 3 b du dispositif d'incrémentation 3 Toutes ces données
d'entrée et de sortie comprennent (M-N) bits.
Le signal d'horloge est introduit par l'inter-
médiaire de la borne d'entrée d'horloge 5 et il est appli-
qué aux premiers et seconds moyens d'enregistrement 2 a et 2 b Les données qui sont enregistrées dans chacun des moyens d'enregistrement sont actualisées en synchronisme avec le signal d'horloge En outre, les données de sortie des premiers et seconds moyens d'enregistrement 2 a et 2 b sont émises sous la forme des résultats de l'opération d'accumulation, par l'intermédiaire des premier et second accès de sortie 6 a et 6 b La longueur des données des deux sorties est respectivement de N bits (bits prédéterminés d'ordre inférieur) et de (M- N) bits (bits prédéterminés
d'ordre supérieur), et le résultat de l'opération d'accu-
mulation qui comprend un total de M bits est présenté en sortie.
On trouvera ci-après la description du disposi-
tif d'incrémentation 3 qui est représenté sur la figure 6.
La figure 7 montre une structure d'un dispositif d'incré-
mentation à (M-N) bits Sur la figure 7, I (exprimé par une chaîne de bits I(m n), I(m N 1),, et Il) et O (exprimé par une chaîne de bits O(m n), O(m N 1), et 01) représentent respectivement des données d'entrée et des données de sortie Les données d'entrée
comprennent (M-N) bits, de même que les données de sortie.
Les références 7 a à 7 e désignent des demi-additionneurs qui correspondent respectivement aux premier bit, second bit, troisième bit, (M N 1)-ième bit, et (M N)-ième bit (bit de plus fort poids), en partant du bit de moindre poids Les données d'entrée sont appliquées aux premières entrées 71 des demi-additionneurs 7 a à 7 e, et on obtient des données de sortie à partir de la première sortie (sortie de somme) des demi-additionneurs 7 a à 7 e Les entrées 72 des demi- additionneurs 7 b à 7 e reçoivent respectivement le second signal de sortie (signal de sortie de report) d'un demi-additionneur qui correspond au bit d'ordre inférieur, et le signal de report est appliqué à la seconde entrée 72 du demi-additionneur de rang le
plus bas, 7 a, à partir de la borne d'entrée de report 8.
Le dispositif d'incrémentation de la figure 7 présente la structure cidessus et il fonctionne de la manière suivante. ( 1) Pour un signal de report égal à " 1 " O = I + 1 (On obtient le signal de sortie en additionnant 1 au signal d'entrée) ( 2) Pour un signal de report égal à " O " O = I (Le signal de sortie est égal au signal d'entrée) Le cas ( 1) ci-dessus montre une opération incrémentielle
dans laquelle le fonctionnement du dispositif d'incrémen-
tation est commandé par le signal de report Le dispositif d'incrémentation comprend habituellement les seconds moyens d'enregistrement 2 b de la figure 6 Cependant, seule la section fonctionnelle (addition de 1) qui est
représentée sur la figure 7 est appelée ci-après dispo-
sitif d'incrémentation.
En pratique, on peut utiliser pour le circuit demi-additionneur divers types de circuits qu'il est
possible de réaliser avec une taille de circuit approxima-
tivement égale aux deux-tiers de celle d'un circuit addi-
tionneur complet Par exemple, alors qu'un additionneur complet exige deux circuits OU-EXCLUSIF et un circuit de génération de signal de report, un demi-additionneur exige
seulement un circuit OU-EXCLUSIF et un circuit de géné-
ration de signal de report.
On va maintenant décrire le fonctionnement de l'accumulateur qui est représenté sur la figure 16 Des données d'entrée sont introduites en synchronisme avec le signal d'horloge qui est appliqué à partir de la borne d'entrée d'horloge 5 Des données d'entrée à N bits sont additionnées avec les données de sortie (résultat de
l'opération d'accumulation la plus récente de bits prédé-
terminés d'ordre inférieur) des premiers moyens d'enregis-
trement 2 a Les secondes données de sortie de l'addition-
neur 1, comprenant N bits, sont appliquées à l'entrée des premiers moyens d'enregistrement 2 a, et les données de sortie de l'additionneur 1, qui constituent les données de sortie de report du bit de plus fort poids, comprenant un
seul bit, sont appliquées à l'entrée de report du dispo-
sitif d'incrémentation 3.
Le dispositif d'incrémentation 3 effectue une opération d'incrémentation conformément aux données de report qui sont basées sur le résultat de l'opération d'accumulation, seulement lorsque le signal de report qui provient du résultat de l'addition de bits prédéterminés d'ordre inférieur est égal à " 1 ", c'est-à-dire lorsque l'opération de report est exécutée, et il additionne " 1 "
au contenu des seconds moyens d'enregistrement 2 b compre-
nant (M-N) bits (bits prédéterminés d'ordre supérieur).
Sauf si l'opération de report est exécutée, le dispositif d'incrémentation 3 réapplique directement aux seconds moyens d'enregistrement 2 b l'information contenue dans ces
derniers, sans incrémenter leur contenu.
Conformément au fonctionnement ci-dessus, l'opé-
ration d'accumulation est exécutée chaque fois que de nouvelles données sont appliquées en entrée, le contenu des premiers et seconds moyens d'enregistrement 2 a et 2 b est actualisé conformément au résultat de l'opération d'accumulation, en synchronisme avec le signal d'horloge, et le résultat de l'opération d'accumulation à N bits (bits prédéterminés d'ordre inférieur) et celui à (M-N)
bits (bits prédéterminés d'ordre supérieur) sont enregis-
trés. Ainsi, l'accumulateur de la figure 6 exécute l'opération d'accumulation de M bits en incrémentant le résultat le plus récent de l'opération d'accumulation à
(M-N) bits (bits prédéterminés d'ordre supérieur), confor-
mément au report qui est occasionné par le résultat de l'opération d'accumulation des données d'entrée à N bits (N <M), et par le résultat le plus récent de l'opération
d'accumulation à N bits (bits prédéterminés d'ordre infé-
rieur) Ainsi, l'additionneur 31 constitué par des addi-
tionneurs complets correspondant à M bits qui est repré-
senté sur les figures 4 et 5 est remplacé par l'addition-
neur 1 correspondant à N bits (N <M) et par le dispositif d'incrémentation 3, constitué par des demi-additionneurs correspondant à (M-N) bits, et la taille du circuit est diminuée En outre, le chemin ayant le retard le plus élevé constitue le chemin de propagation de report à partir de l'additionneur complet de rang le plus bas de l'additionneur 1, jusqu'au demi-additionneur de rang le
plus élevé du dispositif d'incrémentation 3, et par consé-
quent la vitesse de fonctionnement est augmentée d'une valeur qui équivaut à la diminution de la taille du circuit. Cependant, du fait que l'unité arithmétique existante comportant l'opération d'accumulation est constituée de la manière décrite ci- dessus, le chemin de propagation de report à partir de l'additionneur complet
de rang le plus bas de l'additionneur 1 jusqu'au demi-
additionneur de rang le plus élevé du dispositif d'incré-
mentation 3, constitue le chemin ayant le retard le plus élevé Par conséquent, on ne peut pas aisément améliorer davantage la vitesse de fonctionnement, et il existe un
problème qui consiste en ce que des circuits supplémen-
taires sont nécessaires pour améliorer davantage la vitesse de fonctionnement, et il en résulte que la taille
du circuit augmente.
La présente invention vise à résoudre le problème ci-dessus et elle a pour but de procurer une unité arithmétique ayant une opération d'accumulation,
capable d'atteindre une vitesse de fonctionnement supé-
rieure sans augmenter la taille du circuit.
Une unité arithmétique ayant une opération
d'accumulation, conforme à un premier aspect de l'inven-
tion, comporte des moyens de sélection qui sont destinés à actualiser le contenu des seconds moyens d'enregistrement 2 b en fournissant en sortie soit le résultat le plus récent de l'opération d'accumulation de bits prédéterminés d'ordre supérieur qui sont enregistrés dans les seconds moyens d'enregistrement 2 b, soit la valeur de sortie du dispositif d'incrémentation 3, conformément au signal de
report qui est émis par l'additionneur 1.
Une unité arithmétique ayant une opération d'accumulation, conforme au second aspect de l'invention, comporte des moyens de commande d'horloge qui sont desti-
nés à actualiser le contenu des seconds moyens d'enregis-
trement 2 b en appliquant le signal d'horloge aux seconds moyens d'enregistrement 2 b conformément aux signaux de report et d'horloge, lorsqu'on détermine que le contenu
des seconds moyens d'enregistrement 2 b doit être actua-
lisé. Dans l'unité arithmétique ayant une opération d'accumulation qui est conforme au premier aspect de l'invention, lorsque le signal de report est émis par l'additionneur 1, les moyens de sélection fournissent la valeur de sortie du dispositif d'incrémentation 3 qui est obtenue en additionnant " 1 " aux données de sortie des seconds moyens d'enregistrement 2 b, correspondant au résultat le plus récent de l'opération d'accumulation de bits prédéterminés d'ordre supérieur, et par conséquent le contenu des seconds moyens d'enregistrement 2 b est actualisé. Dans l'unité arithmétique ayant une opération
d'accumulation qui est conforme au second aspect de l'in-
vention, la valeur de sortie du dispositif d'incrémenta-
tion 3 est appliquée aux seconds moyens d'enregistrement 2 b seulement par le fait que les moyens de commande d'horloge 1 appliquent des signaux d'horloge aux seconds moyens d'enregistrement 2 b uniquement lorsque le signal de
report est produit.
D'autres caractéristiques et avantages de l'in-
vention seront mieux compris à la lecture de la descrip-
tion qui va suivre de modes de réalisation, donnés à titre
d'exemples non limitatifs La suite de la description se
réfère aux dessins annexés dans lesquels: La figure 1 est un schéma synoptique d'un mode de réalisation de l'unité arithmétique ayant une opération d'accumulation, conforme à la présente invention; La figure 2 est un schéma synoptique d'un autre mode de réalisation de l'unité arithmétique ayant une
opération d'accumulation, conforme à la présente inven-
tion; La figure 3 est un schéma synoptique de l'unité arithmétique ayant une opération d'accumulation, conforme à la présente invention, qui est appliquée à une unité arithmétique de calcul de valeur absolue de différence; La figure 4 est un schéma synoptique d'une unité
arithmétique existante, ayant une opération d'accumula-
tion;
La figure 5 est un schéma synoptique d'un addi-
tionneur existant qui comprend des additionneurs complets; La figure 6 est un schéma synoptique d'une unité arithmétique existante ayant une opération d'accumulation; et La figure 7 est un schéma synoptique d'un
dispositif d'incrémentation existant, comprenant des demi-
additionneurs. La figure 1 montre un mode de réalisation de l'unité arithmétique ayant une opération d'accumulation, qui est conforme à la présente invention Sur la figure 1, la référence 9 désigne des moyens de sélection comprenant un multiplexeur ou un dispositif similaire, dans lesquels la valeur de sortie X des seconds moyens d'enregistrement 2 b est appliquée à la première entrée 9 a, et la valeur de
sortie "X + 1 " du dispositif d'incrémentation 3 est appli-
quée à la seconde entrée 9 b et, simultanément, le signal de report de l'additionneur 1 est appliqué à l'entrée de commande 9 c et soit la valeur de sortie X des seconds moyens d'enregistrement 2 b, soit la valeur de sortie "X + 1 " du dispositif d'incrémentation 3 est sélectionnée il pour l'émission de la valeur de sortie sélectionnée par l'accès de sortie 9 d Une source d'alimentation 10 est connectée à la borne d'entrée de signal de report 3 c du dispositif d'incrémentation 3, pour qu'une opération d'incrémentation soit effectuée continuellement On peut réaliser un multiplexeur remplissant la fonction des moyens de sélection, en utilisant par exemple un ensemble de multiplexeurs du type 2 x 1 (multiplexeurs à deux entrées), ou des multiplexeurs 2 x 1 en un nombre égal au
nombre de bits d'entrée.
Le dispositif d'incrémentation 3 est constitué par des demi- additionneurs correspondant à (M-N) bits (bits prédéterminés d'ordre supérieur), dans le but de diminuer la taille du circuit, et les premiers et seconds moyens d'enregistrement 2 a et 2 b sont respectivement constitués par un registre à N bits (bits prédéterminés d'ordre inférieur) et par un registre à (M-N) bits (bits prédéterminés d'ordre supérieur) Les données d'entrée
comprennent N bits et le résultat de l'opération d'accumu-
lation comprend M bits (N <M), de façon similaire au mode de réalisation conforme à l'art antérieur Dans ce cas, le nombre de bits d'entrée du multiplexeur est égal à (M-N), et la valeur de sortie X, à (M-N) bits est appliquée à un groupe de bornes d'entrée à partir des seconds moyens d'enregistrement 2 b, et la valeur de sortie "X + 1 " à (M-N) bits est appliquée à l'autre groupe de bornes d'entrée à partir du dispositif d'incrémentation 3, et la valeur de sortie "X + 1 " est émise par le dispositif
d'incrémentation 3 vers les seconds moyens d'enregistre-
ment 2 b, conformément au signal de report qui est appliqué
à la borne d'entrée de commande pour chaque bit.
Le fonctionnement est décrit ci-dessous.
On trouvera ci-après la description des diffé-
rences entre le fonctionnement de l'accumulateur de la figure 1 et celui de l'accumulateur de la figure 6 Dans
la description qui suit, les moyens de sélection 9 prélè-
vent et émettent la valeur de sortie X des seconds moyens d'enregistrement 2 b lorsque le signal de report est égal à
" O ", et la valeur de sortie "X + 1 " du dispositif d'incré-
mentation 3 lorsque ce signal est égal à " 1 ".
L'additionneur 1 et les premiers moyens d'enre-
gistrement 2 a effectuent la même opération que l'accumula-
teur de la figure 6 Par conséquent, chaque fois qu'une addition est effectuée, le signal de report " 1 " est émis vers l'entrée à N bits à partir de la sortie de report de l'additionneur 1 lorsqu'il y a un report, et le signal de report "'" est émis vers cette entrée lorsqu'il n'y a pas de report Du fait que le signal de report est appliqué à l'entrée de commande 9 c des moyens de sélection 9, la valeur de sortie "X + 1 " du dispositif d'incrémentation 3 est appliquée à l'entrée des moyens d'enregistrement 2 b à
titre de valeur de sortie des moyens de sélection 9 lors-
qu'il y a un report, et la valeur de sortie X des seconds moyens d'enregistrement 2 b est appliquée à cette entrée
lorsqu'il n'y a pas de report A la différence de l'accu-
mulateur de la figure 6, le dispositif d'incrémentation 3 effectue continuellement une opération d'incrémentation,
du fait que l'entrée de report du dispositif d'incrémen-
tation 3 est connectée à la source d'alimentation et elle reçoit continuellement un signal " 1 " Par conséquent, pour l'accumulateur de la figure 1 également, il en résulte que la valeur "X + 1 " qui est obtenue en incrémentant le résultat le plus récent de l'opération d'accumulation, X,
à "M-N" bits, à titre de bits prédéterminés d'ordre supé-
rieur, ou la valeur X qui est obtenue en n'incrémentant aucun résultat d'opération d'accumulation, est enregistrée dans les seconds moyens d'enregistrement 2 b, selon qu'il y
a eu ou non un report sous l'effet du résultat de l'addi-
tion de N bits à titre de bits prédéterminés d'ordre infé-
rieur, de façon similaire à l'exemple conforme à l'art
antérieur qui est représenté sur la figure 6.
Dans laccumulateur de l'art antérieur qui est représenté sur la figure 6, le chemin ayant le retard le plus élevé constitue le chemin de propagation de report pour M bits, à partir de l'additionneur complet de rang le plus bas de l'additionneur 1, jusqu'au demi- additionneur
de rang le plus élevé du dispositif d'incrémentation 3.
Cependant, le chemin ayant le retard le plus élevé dans l'accumulateur de la présente invention, représenté sur la figure 1, est le chemin le plus lent parmi le chemin de propagation de report qui passe par l'additionneur complet à N bits (N<M), et le chemin de propagation de report qui passe par le demi-additionneur à (M-N) bits Ainsi, du fait que le dispositif d'incrémentation 3 est constitué de façon à toujours commencer à fonctionner simultanément à l'additionneur 1 et en parallèle avec celui-ci, le chemin
ayant le retard le plus élevé qui passe par les deux addi-
tionneurs n'existe pas, et il est possible d'accélérer le fonctionnement On peut également obtenir cet effet en
n'ajoutant que quelques circuits.
La figure 2 montre un autre mode de réalisation de l'unité arithmétique ayant une opération d'accumulation qui est conforme à la présente invention Sur la figure 2,
les éléments identiques à ceux de la figure 1 sont dési-
gnés par les mêmes références et leur description est
omise Sur la figure 2, la référence 11 désigne un circuit de commande d'horloge qui comporte une porte ET à deux entrées ou un circuit similaire, dans lequel un signal d'horloge est appliqué à la première entrée (entrée de signal d'horloge) lia, par l'intermédiaire de la borne d'entrée d'horloge 5, un signal de report est appliqué à la seconde entrée (entrée de commande) llb à partir de l'additionneur 1, et la borne de sortie lic du circuit est connectée à la borne d'entrée d'horloge 2 c des seconds
moyens d'enregistrement 2 b (second aspect de l'invention).
Le circuit de commande d'horloge 11 présente en sortie, sous la dépendance du signal de report, des signaux d'horloge qui sont appliqués en entrée par la borne
d'entrée d'horloge 5.
Du fait que la borne d'entrée de signal de report 3 c du dispositif d'incrémentation 3 est connectée à la source d'alimentation 10, de façon similaire au cas de la figure 1, le dispositif d'incrémentation 3 effectue
continuellement une opération d'incrémentation.
Le fonctionnement fondamental de l'accumulateur de ce mode de réalisation est presque le même que celui de
l'accumulateur de la figure 1 On ne décrira donc ci-
dessous que les différences entre eux.
Pour l'accumulateur de la figure 2, de façon similaire à l'accumulateur de la figure 1, le dispositif d'incrémentation 3 effectue continuellement une opération d'incrémentation Par conséquent, l'accumulateur conforme à ce mode de réalisation est commandé conformément à l'actualisation ou à la non-actualisation du contenu des
seconds moyens d'enregistrement 2 b, c'est-à-dire confor-
mément au fait que le signal d'horloge est appliqué ou non aux seconds moyens d'enregistrement 2 b, au lieu de décider si le contenu des seconds moyens d'enregistrement 2 b doit être incrémenté ou non, conformément au signal de report 1 C qui est émis par l'additionneur 1 en correspondance avec des bits d'ordre inférieur Par conséquent, le signal d'horloge est appliqué par la borne d'entrée d'horloge 5 pour chaque opération d'accumulation, et les données qui se trouvent dans les premiers moyens d'enregistrement 2 a
sont actualisées à chaque opération d'accumulation Cepen-
dant, le signal d'horloge est appliqué aux seconds moyens
d'enregistrement 2 b à partir de la première sortie seule-
ment lorsque le signal de report est fixé à " 1 " et les
données enregistrées dans les seconds moyens d'enregistre-
ment 2 b sont incrémentées et actualisées.
En utilisant la structure de ce mode de réali-
sation, il est possible d'obtenir le même effet qu'avec le mode de réalisation de la figure 1, de réaliser le circuit de commande d'horloge avec une porte ET ou un élément similaire, d'ajouter seulement quelques circuits, et de
diminuer la taille du circuit global.
Pour les modes de réalisation ci-dessus, on n'a pas décrit des moyens pour initialiser les premiers et seconds moyens d'enregistrement 2 a et 2 b, mais ils sont
nécessaires dans du matériel réel Cependant, la descrip-
tion de ces moyens est omise du fait que ces moyens n'ont pas d'influence sur l'opération d'accumulation, sur la
taille du circuit et sur la vitesse de fonctionnement. Dans les modes de réalisation ci-dessus, le
nombre de bits prédéterminés d'ordre inférieur (addition-
neur 1) est fixé à N bits et le nombre de bits prédéter-
minés d'ordre supérieur (dispositif d'incrémentation 3) est fixé à (M-N) bits Il est cependant également possible de fixer le premier de ces nombres à (N + 1) et le second à (M N 1) bits Cependant, il est impossible de fixer le nombre de bits prédéterminés d'ordre inférieur à une valeur inférieure à N bits (nombre de bits des données d'entrée), du fait que dans ce cas un dépassement de
capacité se produit.
La figure 3 est un schéma synoptique d'un mode de réalisation de l'unité arithmétique ayant une opération d'accumulation, conforme à la présente invention, qui est appliquée à une unité arithmétique de calcul de valeur absolue de différence Les éléments de la figure 3 qui sont identiques à ceux de la figure 2 sont désignés par
les mêmes références et leur description est omise Sur la
figure 3, la référence 12 désigne un accumulateur, la référence 13 désigne un soustracteur, la référence 14 désigne un circuit OU-EXCLUSIF, la référence 15 désigne un accès d'entrée de diminuende, la référence 16 désigne un accès d'entrée de diminuteur, et la référence 17 désigne
une sortie de bit de signe du soustracteur 13, pour indi-
quer le signe du résultat de la soustraction Des données de diminuende et des données de diminuteur sont appliquées à l'entrée de diminuende et à l'entrée de diminuteur du soustracteur 13 par l'intermédiaire des accès d'entrée de diminuende et de diminuteur, portant respectivement les références 15 et 16, de façon que le signal de la sortie de bits de signe 17 du soustracteur 13 soit appliqué à la
première entrée (entrée de commande) du circuit OU-
EXCLUSIF 14 et à l'entrée de report 18 de l'accumulateur 12, tandis que des données de différence sont appliquées à
la seconde entrée (entrée de données) du circuit OU-
EXCLUSIF 14 Le signal de sortie du circuit OU-EXCLUSIF 14 est obtenu à partir de l'entrée de l'accumulateur 12 et il est accumulé, et le résultat du calcul de valeur absolue de différence est fourni par l'intermédiaire des premier
et second accès de sortie 6 a et 6 b.
Le fonctionnement est décrit ci-dessous Dans l'exemple suivant, on suppose que chaque valeur de données est un nombre binaire exprimé par son complément à 2 Un
diminuteur est soustrait d'un diminuende dans le soustrac-
teur 13, et les données de différence sont appliquées au circuit OUEXCLUSIF 14 Dans ce cas, du fait que le signe pour les données de différence est fourni à la sortie de bits de signe 17 du soustracteur 13, la valeur absolue des données de différence peut être appliquée à l'accumulateur 12 par l'accumulation du signal de sortie L'opération
suivante est ainsi effectuée.
( 1) Lorsque les données de différence sont positives
(signal de sortie de bit de signe = " 0 ") Le circuit OU-
EXCLUSIF 14 émet directement le signal d'entrée et il donne la valeur "" au signal de l'entrée de report 18 de
l'accumulateur 12.
( 2) Lorsque les données de différence sont négatives
(signal de sortie de bit de signe = " 1 ") Le circuit OU-
EXCLUSIF 14 effectue une inversion de bit, il émet le signal d'entrée et il donne la valeur " 1 " au signal de
l'entrée de report 18 de l'accumulateur 12.
Le traitement est achevé en accumulant la valeur
absolue des données de différence obtenues, par l'opéra-
tion ci-dessus.
La figure 3 montre un exemple dans lequel l'accumulateur du mode de réalisation de la figure 2 est appliqué Il est cependant également possible d'appliquer l'accumulateur au mode de réalisation de la figure 1 Dans tous les cas, on peut obtenir une unité arithmétique de
calcul de valeur absolue de différence ayant un fonction-
nement rapide, sans augmenter la taille du circuit.
Bien que l'entrée de report des additionneurs
des figures 1 et 2 soit reliée à la masse, on peut aisé-
ment l'utiliser pour la première borne d'entrée de l'accu-
mulateur 12.
Du fait que dans le premier aspect de l'inven-
tion, il existe des moyens de sélection qui sont destinés
à actualiser le contenu des seconds moyens d'enregistre-
ment, en appliquant à ces seconds moyens d'enregistrement
soit le résultat le plus récent de l'opération d'accumu-
lation correspondant à des bits prédéterminés d'ordre supérieur qui sont enregistrés dans les seconds moyens d'enregistrement, soit la valeur de sortie du dispositif d'incrémentation, conformément au signal de report qui est émis par l'additionneur, on peut réaliser le dispositif d'incrémentation 3 de façon qu'il commence toujours à
fonctionner simultanément à l'additionneur 1, et en paral-
lèle avec celui-ci Par conséquent, le chemin ayant le retard le plus élevé qui passe à la fois par le dispositif d'incrémentation 3 et par l'additionneur 1 n'est pas produit, comme c'est le cas dans le mode de réalisation de l'art antérieur Par conséquent, le chemin le plus lent parmi les chemins de propagation de report du dispositif d'incrémentation 3 et de l'additionneur 1 constitue le chemin ayant le retard le plus élevé, et on peut augmenter
la vitesse de fonctionnement en ajoutant seulement quel-
ques circuits.
Du fait que dans le second aspect de l'inven-
tion, il existe des moyens de commande d'horloge qui sont destinés à actualiser le contenu des seconds moyens d'enregistrement en leur appliquant le signal d'horloge, conformément au signal de report, on peut obtenir le même effet que dans le premier aspect de l'invention, du fait
qu'il est possible d'augmenter la vitesse de fonctionne-
ment en ajoutant seulement quelques circuits, sans augmen-
ter la taille du circuit global.
Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté,
sans sortir du cadre de l'invention.
Claims (1)
1 ou 4, caractérisée en ce que le signal de sortie de bit de signe d'un soustracteur ( 13) est appliqué à la borne d'entrée de signal de report de l'additionneur ( 1), à
partir d'un soustracteur ( 13) ayant une entrée de dimi-
nuende et une entrée de diminuteur, et des données sont appliquées à l'entrée de données de l'additionneur ( 1) à partir du soustracteur, par l'intermédiaire d'un circuit OU-EXCLUSIF ( 14), pour constituer une unité arithmétique
de calcul de valeur absolue de différence.
Applications Claiming Priority (1)
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ID=12777305
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| JP (1) | JPH05216624A (fr) |
| DE (1) | DE4302898C2 (fr) |
| FR (1) | FR2686990A1 (fr) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |