FR2773284A1 - Circuit de calcul de polynome de syndrome et un circuit de decodage reed-solomon - Google Patents
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Abstract
Un circuit de calcul de polynôme de syndrome (15) et un circuit de décodage Reed-Solomon capables d'exécuter un fonctionnement à grande vitesse. Des signaux I1, I2 et I3 d'ordre supérieur sont entrés vers des premier à troisième circuits de multiplication de champ de Galois. Pour chacun de S0, S1, S2 et S3, les multiplicateurs sont a6 , a9 , a12 ; a2 , a4 , a6 , a8 ; a, a2 , a3 , a4 . Les sorties des premier à troisième circuits de multiplication et I4 sont envoyés à une porte OU exclusif (5), dont une sortie est envoyée à une bascule bistable D (6). Une sortie de celle-ci est envoyée à un quatrième circuit de multiplication de champ de Galois et à une porte ET. Pour chacun de S0, S1, S2 et S3, les multiplicateurs du quatrième circuit de multiplication sont a4, a8 , a12 , a16 . Une sortie du quatrième circuit de multiplication est envoyée à une cinquième entrée de la porte OU exclusif (5).
Description
CIRCUIT DE CALCUL DE POLYNOME DE SYNDROME ET UN CIRCUIT
DE DECODAGE REED-SOLOMON
DOMAINE DE L'INVENTION
La présente invention concerne un circuit de calcul de polynôme de syndrome et un circuit de décodage Reed
Solomon. Plus particulièrement, elle concerne un circuit de décodage Reed-Solomon appliqué, de préférence, à un système illustré par un système de communication optique à grande vitesse et à grande capacité, pour lequel un débit élevé est requis, et à un circuit de calcul de polynôme de syndrome utilisé dans le circuit de décodage Reed-Solomon.
DE DECODAGE REED-SOLOMON
DOMAINE DE L'INVENTION
La présente invention concerne un circuit de calcul de polynôme de syndrome et un circuit de décodage Reed
Solomon. Plus particulièrement, elle concerne un circuit de décodage Reed-Solomon appliqué, de préférence, à un système illustré par un système de communication optique à grande vitesse et à grande capacité, pour lequel un débit élevé est requis, et à un circuit de calcul de polynôme de syndrome utilisé dans le circuit de décodage Reed-Solomon.
CONTEXTE DE L'INVENTION
De manière classique, pour un circuit de décodage
Reed-Solomon, on connaît un procédé de traitement séquentiel des signaux d'entrée par une structure de réseau systolique tel que présenté dans la littérature "VLSI-Oriented Reed Solomon Coding and Decoding
System", Journal of the Society of Electronic
Information Communication, vol. J.71-A, pages 751 à 759.
De manière classique, pour un circuit de décodage
Reed-Solomon, on connaît un procédé de traitement séquentiel des signaux d'entrée par une structure de réseau systolique tel que présenté dans la littérature "VLSI-Oriented Reed Solomon Coding and Decoding
System", Journal of the Society of Electronic
Information Communication, vol. J.71-A, pages 751 à 759.
Dans le système présenté dans la littérature cidessus, une structure d'unités appelées PE, montrée sur la figure 5, est utilisée pour le traitement. Avec référence à la figure 5, sept signaux A, B, C, D, E, I et J sont entrés en tant que signaux d'entrée, parmi lesquels les signaux A, B, D et E sont envoyés à un sélecteur 501, qui reçoit également des signaux de commande S1 et S2. Une première sortie du sélecteur 501 est envoyée à une seconde bascule bistable D 508, tandis qu'une seconde sortie de celui-ci est divisée en trois branches qui sont dirigées l'une vers une première entrée d'un premier circuit de multiplication de champ de Galois 502, une autre vers une entrée de la première bascule bistable D 505 et la troisième vers une sortie G.
Une troisième sortie du sélecteur 501 est divisée en trois branches qui sont dirigées l'une vers une première entrée d'un second circuit de multiplication de champ de Galois 503, une autre vers une entrée de la cinquième bascule bistable D 507 et la troisième vers une sortie H.
Un signal d'entrée I est entré vers une seconde entrée du premier circuit de multiplication de champ de
Galois 502, tandis qu'un signal d'entrée J est entré vers une seconde entrée du second circuit de multiplication de champ de Galois 503.
Galois 502, tandis qu'un signal d'entrée J est entré vers une seconde entrée du second circuit de multiplication de champ de Galois 503.
Une sortie du premier circuit de multiplication de champ de Galois 502 est entrée vers une première entrée d'un circuit OU exclusif 504, tandis qu'une sortie du second circuit de multiplication de champ de Galois 503 est entrée vers une seconde entrée du circuit OU exclusif 504.
Les sorties des première à cinquième bascules bistables D 505, 508, 506, 509 et 507 sont, respectivement, sorties en tant que sorties O, R, Q, T et P.
Dans l'exemple classique, un grand nombre d'opérations de traitement sont exécutées sur une PE en tant qu'unité. Une unité de calcul de polynômes de syndrome, un procédé d'algorithme d'Euclide, une unité de calcul de solution de chaîne et de valeur d'erreur sont mises en oeuvre en interconnectant des PE.
L'unité de calcul de polynôme de syndrome est mise en oeuvre en interconnectant (K+1) PE en série, de a à a'K'1'. Egalement, C est fixé à "0", J est fixé à "0" et une sortie de P d'une PE d'un étage précédent est entrée vers B. Dans ce cas, une sortie Q de la PE du dernier étage devient une sortie du polynôme de syndrome.
Comme sorties d'un sélecteur, C et B sont sélectionnées dans la première PE, respectivement, en tant que sorties X et Y. Dans les PE suivantes, A et B sont, respectivement, sélectionnées en tant que X et Y.
Dans l'unité de calcul d'algorithme d'Euclide, (K+2) PE sont connectées en série et les sorties de(des) étage(s) précédent(s) respectifs R, Q et T sont entrées vers A, C et B de(des) étages suivant(s).
Dans les PE individuelles, les sorties de H et de G sont entrées vers un registre respectif qui maintient les valeurs entrées initialement. Le registre maintient la valeur pendant le traitement de calcul pour entrer les valeurs, respectivement, vers les entrées I et J, comme montré sur la figure 7.
Egalement, les sorties O et P sont, respectivement, envoyées aux entrées D et E. Dans la PE de l'étage initial, les résultats du calcul du polynôme de syndrome sont entrés vers A, tandis que C est fixé à "0", et "1" n'est entré qu'au bit initial de B.
Dans les PE respectives, les signaux sélectionnés par les sélecteurs sont modifiés en fonction des résultats de traitement de(des) étage(s) précédent (s) .
C'est-à-dire que, pour les PE respectives, le mode est passé à nop, reDuceA et reDuceB, en fonction du numéro d'ordre des signaux de sortie R, Q et T. Conformément à ceci, A et B sont, respectivement, sélectionnées pour X et Y dans le sélecteur en aval dans le cas de nop. Dans le cas de reDuceA, C et B sont, respectivement, sélectionnées pour X et Y, tandis que, dans le cas de reDuceB, A et C sont, respectivement, sélectionnées pour X et Y.
Ceci sort, respectivement, un polynôme de position d'erreur et un polynôme de valeur d'erreur à partir de
R et Q de la PE du dernier étage.
R et Q de la PE du dernier étage.
En aval, deux PE sont configurées comme un circuit de calcul réciproque du champ de Galois, comme montré sur la figure 8. Les polynômes calculés par le procédé d'algorithme d'Euclide et les valeurs différenciées de ceux-ci sont entrés vers I, J, A et B. Une sortie Q de la PE de l'étage initial est envoyée à un circuit de calcul de réciproque de champ de Galois, dont une sortie est envoyée à une entrée B de la PE de l'étage suivant. Dans ce cas, le signal d'une sortie Q de la PE du dernier étage sert comme informations de la position d'erreur et de la valeur d'erreur, par lesquelles les valeurs d'erreur sont corrigées.
RESUME DE L'INVENTION
Cependant, si, avec la technique classique décrite ci-dessus, des signaux à grande vitesse doivent être décodés, le circuit de syndrome doit être commandé par des horloges ayant la même fréquence que le signal.
Cependant, si, avec la technique classique décrite ci-dessus, des signaux à grande vitesse doivent être décodés, le circuit de syndrome doit être commandé par des horloges ayant la même fréquence que le signal.
Ainsi, pour traiter un signal de grande capacité de l'ordre des giga-bits/seconde, les signaux sont multiplexés par partage du temps à une vitesse de traitement admissible avant le traitement. Ceci soulève un problème de plus grande échelle de dispositif.
Un autre problème de retard de signal provoqué par la séparation du signal est soulevé.
Etant donné que le circuit d'algorithme d'Euclide, le circuit de solution de chaîne ou l'unité de calcul de valeur d'erreur peut être commandé à une vitesse inférieure à la vitesse du signal, l'accélération de la vitesse de traitement du circuit de syndrome est cruciale pour le décodage.
Compte tenu des problèmes mentionnés ci-dessus, c' est un objet de la présente invention de proposer un circuit de calcul de polynôme de syndrome et un circuit de mélange Reed Solomon capable d'exécuter une opération à grande vitesse.
Pour réaliser l'objet ci-dessus, un premier aspect de la présente invention propose un circuit de substitution de champ de Galois qui comprend des premier à j-ième circuits de multiplication de champ de
Galois et un circuit OU exclusif à (J+1) entrées. Un premier bloc de j blocs de signaux d'entrée multiplexés par partage du temps est entré vers une première entrée de la porte OU exclusif, des second à j-ième signaux de blocs sont entrés vers les premier à (j-1)-ième circuits de multiplication de champ de Galois et les sorties des premier à (j-1)-ième circuits de multiplication de champ de Galois sont entrées vers les seconde à j-ième entrées de la porte OU exclusif.
Galois et un circuit OU exclusif à (J+1) entrées. Un premier bloc de j blocs de signaux d'entrée multiplexés par partage du temps est entré vers une première entrée de la porte OU exclusif, des second à j-ième signaux de blocs sont entrés vers les premier à (j-1)-ième circuits de multiplication de champ de Galois et les sorties des premier à (j-1)-ième circuits de multiplication de champ de Galois sont entrées vers les seconde à j-ième entrées de la porte OU exclusif.
Le circuit de substitution de champ de Galois comprend également un circuit de verrouillage pour verrouiller une sortie de la porte OU exclusif par les signaux d'horloge d'entrée, un compteur pour positionner un signal de sortie de commande au niveau logique 1 lors du comptage des signaux d'horloge d'entrée d'une trame et un circuit combinatoire pour sortir, de manière sélective, une sortie du circuit de verrouillage sur la base du signal de sortie de commande du compteur.
Une sortie du circuit de verrouillage est entrée vers le j-ième circuit de multiplication de champ de
Galois et une sortie du j-ième circuit de multiplication de champ de Galois est connectée à une (j+1)-ième entrée de la porte OU exclusif. Un circuit de multiplication pour chaque champ de Galois est conçu de sorte que la puissance du champ de Galois "a" soit de p à jp. La sortie du circuit de verrouillage et le compteur sont réinitialisés à l'instant d'entrée du signal d'une trame.
Galois et une sortie du j-ième circuit de multiplication de champ de Galois est connectée à une (j+1)-ième entrée de la porte OU exclusif. Un circuit de multiplication pour chaque champ de Galois est conçu de sorte que la puissance du champ de Galois "a" soit de p à jp. La sortie du circuit de verrouillage et le compteur sont réinitialisés à l'instant d'entrée du signal d'une trame.
Dans un circuit de calcul de polynôme de syndrome selon un second aspect de la présente invention, j blocs de signaux d'entrée sont divisés en deux parties de signaux, l'une étant entrée vers les seconde à (j+1)-ième bascules bistables D et l'autre étant entrée vers les circuits de substitution de champ de Galois. K des circuits sont connectés en série, les sorties de chacun des circuits de substitution de champ de Galois étant entrées vers un circuit de somme logique. Une sortie du circuit de somme logique est sortie en tant que sortie du circuit de calcul de polynôme de syndrome.
Dans un troisième aspect de la présente invention, un circuit de décodage Reed-Solomon est proposé comprenant le circuit de calcul de polynôme de syndrome mentionné ci-dessus, un circuit de calcul d'algorithme d'Euclide, des premier à K-ième circuits de calcul de procédé de solution de chaîne, des premier à K-ième circuits de calcul de valeur d'erreur, un circuit de séparation de signal, un circuit de registre à décalage et un circuit de correction d'erreur.
j blocs de signaux d'entrée sont divisés en deux parties de signaux, l'une étant entrée vers le circuit de calcul de polynôme de syndrome et l'autre étant entrée vers le registre à décalage. Une sortie du circuit de calcul de polynôme de syndrome est entrée vers le circuit de calcul d'algorithme d'Euclide. Les résultats du calcul du polynôme de position d'erreur du circuit de calcul d'algorithme d'Euclide sont divisés en K parties qui sont, respectivement, entrées vers les premier à K-ième circuits de calcul de procédé de solution de chaîne. Les résultats du calcul des unités de calcul de polynôme de valeur d'erreur du circuit de calcul d'algorithme d'Euclide sont divisés en K parties qui sont, respectivement, entrées vers les unités de calcul de polynôme de valeur d'erreur des circuits de calcul de valeur d'erreur. Une sortie du circuit de registre à décalage et les sorties des premier à K-ième circuits de calcul de valeur d'amplitude d'erreur sont entrées vers le circuit de correction d'erreur. Comme pour le numéro d'ordre du champ de Galois substitué dans les premier à K-ième circuits de calcul de valeur d'erreur, le champ de Galois est entré par K ordres en commençant chaque fois à partir de 1 jusqu'à K. Les circuits de calcul de procédé de solution de chaîne, les circuits de calcul de valeur d'erreur, le registre à décalage et l'unité de correction d'erreur sont commandés par des horloges correspondant à 1/K horloges du signal d'entrée.
j blocs de signaux d'entrée sont divisés en deux parties de signaux, l'une étant entrée vers le circuit de calcul de polynôme de syndrome et l'autre étant entrée vers le registre à décalage. Une sortie du circuit de calcul de polynôme de syndrome est entrée vers le circuit de calcul d'algorithme d'Euclide. Les résultats du calcul du polynôme de position d'erreur du circuit de calcul d'algorithme d'Euclide sont divisés en K parties qui sont, respectivement, entrées vers les premier à K-ième circuits de calcul de procédé de solution de chaîne. Les résultats du calcul des unités de calcul de polynôme de valeur d'erreur du circuit de calcul d'algorithme d'Euclide sont divisés en K parties qui sont, respectivement, entrées vers les unités de calcul de polynôme de valeur d'erreur des circuits de calcul de valeur d'erreur. Une sortie du circuit de registre à décalage et les sorties des premier à K-ième circuits de calcul de valeur d'amplitude d'erreur sont entrées vers le circuit de correction d'erreur. Comme pour le numéro d'ordre du champ de Galois substitué dans les premier à K-ième circuits de calcul de valeur d'erreur, le champ de Galois est entré par K ordres en commençant chaque fois à partir de 1 jusqu'à K. Les circuits de calcul de procédé de solution de chaîne, les circuits de calcul de valeur d'erreur, le registre à décalage et l'unité de correction d'erreur sont commandés par des horloges correspondant à 1/K horloges du signal d'entrée.
Selon un quatrième aspect de la présente invention, un circuit de substitution de champ de Galois de aP est prévu dans un circuit de calcul de polynôme de syndrome, comprenant
(a) des premier à j-ième circuits de multiplication de champ de Galois
(b) un circuit OU exclusif à (J+1) entrées
dans lequel un premier bloc de j blocs de signaux d'entrée multiplexés par partage du temps est entré vers une première entrée de ladite porte OU exclusif, des second à j-ième signaux de blocs étant entrés vers lesdits premier à (j-l)-ième circuits de multiplication de champ de Galois et les sorties desdits premier à (j 1)-lème circuits de multiplication de champ de Galois étant entrées vers les seconde à j-ième entrées de ladite porte OU exclusif
(c) un circuit de verrouillage pour verrouiller une sortie de ladite porte OU exclusif par des signaux d'horloge d'entrée
(d) un compteur pour positionner un signal de sortie de commande au niveau logique 1 lors du comptage desdits signaux d'horloge d'entrée d'une trame ; et
(e) un circuit combinatoire pour sortir, de manière sélective, une sortie dudit circuit de verrouillage sur la base dudit signal de sortie de commande dudit compteur
(f) dans lequel une sortie dudit circuit de verrouillage est entrée vers ledit j-ième circuit de multiplication de champ de Galois
(g) dans lequel une sortie dudit j-ième circuit de multiplication de champ de Galois est connectée à une (j+l)-ième entrée de ladite porte OU exclusif ; et
(h) dans lequel les circuits de multiplication de chaque champ de Galois sont conçus de sorte que le champ de Galois "a" ait une puissance de p à jp.
(a) des premier à j-ième circuits de multiplication de champ de Galois
(b) un circuit OU exclusif à (J+1) entrées
dans lequel un premier bloc de j blocs de signaux d'entrée multiplexés par partage du temps est entré vers une première entrée de ladite porte OU exclusif, des second à j-ième signaux de blocs étant entrés vers lesdits premier à (j-l)-ième circuits de multiplication de champ de Galois et les sorties desdits premier à (j 1)-lème circuits de multiplication de champ de Galois étant entrées vers les seconde à j-ième entrées de ladite porte OU exclusif
(c) un circuit de verrouillage pour verrouiller une sortie de ladite porte OU exclusif par des signaux d'horloge d'entrée
(d) un compteur pour positionner un signal de sortie de commande au niveau logique 1 lors du comptage desdits signaux d'horloge d'entrée d'une trame ; et
(e) un circuit combinatoire pour sortir, de manière sélective, une sortie dudit circuit de verrouillage sur la base dudit signal de sortie de commande dudit compteur
(f) dans lequel une sortie dudit circuit de verrouillage est entrée vers ledit j-ième circuit de multiplication de champ de Galois
(g) dans lequel une sortie dudit j-ième circuit de multiplication de champ de Galois est connectée à une (j+l)-ième entrée de ladite porte OU exclusif ; et
(h) dans lequel les circuits de multiplication de chaque champ de Galois sont conçus de sorte que le champ de Galois "a" ait une puissance de p à jp.
Dans ce cas, une sortie dudit circuit de verrouillage et le compteur sont réinitialisés à l'instant d'entrée de ladite une trame.
Dans un cinquième aspect de la présente invention, un circuit de calcul de polynôme de syndrome est proposé comprenant
un registre à décalage d'une longueur de j bits vers lequel des signaux d'entrée sont entrés en parallèle
j desdits circuits de substitution de champ de
Galois de la revendication 4 ayant les sorties des étages respectifs dudit registre à décalage en tant qu'entrées ; et
un circuit de somme logique ayant les sorties desdits circuits de substitution de champ de Galois en tant qu'entrées et ayant une somme logique de celles-ci en tant que sortie de calcul de polynôme de syndrome.
un registre à décalage d'une longueur de j bits vers lequel des signaux d'entrée sont entrés en parallèle
j desdits circuits de substitution de champ de
Galois de la revendication 4 ayant les sorties des étages respectifs dudit registre à décalage en tant qu'entrées ; et
un circuit de somme logique ayant les sorties desdits circuits de substitution de champ de Galois en tant qu'entrées et ayant une somme logique de celles-ci en tant que sortie de calcul de polynôme de syndrome.
BREVE DESCRIPTION DES DESSINS
La figure 1 montre une structure de circuit d'un circuit de substitution de champ de Galois selon un premier mode de réalisation de la présente invention.
La figure 1 montre une structure de circuit d'un circuit de substitution de champ de Galois selon un premier mode de réalisation de la présente invention.
La figure 2 montre une structure de circuit d'un circuit de calcul de polynôme de syndrome selon un second mode de réalisation de la présente invention.
La figure 3 montre une structure de circuit d'un circuit de décodage Reed-Solomon selon un troisième mode de réalisation de la présente invention.
La figure 4 est un diagramme de synchronisation montrant un exemple du fonctionnement d'un circuit de calcul de polynôme de syndrome selon le second mode de réalisation de la présente invention.
La figure 5 montre une structure de circuit d'une
PE en tant qu'unité de base pour le décodage Reed
Solomon dans la technique classique.
PE en tant qu'unité de base pour le décodage Reed
Solomon dans la technique classique.
La figure 6 montre une structure de circuit d'un circuit de calcul de syndrome dans la technique classique.
La figure 7 montre une structure de circuit d'un circuit de calcul d'algorithme d'Euclide dans la technique classique.
La figure 8 montre une structure de circuit d'un circuit de calcul d'unité de correction d'erreur dans la technique classique.
MODES DE REALISATION PREFERES DE L'INVENTION
La présente invention va maintenant être expliquée avec référence à ses modes de réalisation préférés.
La présente invention va maintenant être expliquée avec référence à ses modes de réalisation préférés.
Dans un mode de réalisation préféré, le circuit de substitution de champ de Galois de la présente invention est composé de j circuits de multiplication de champ de Galois (1, 2, 3 et 4 sur la figure 1 sur laquelle j = 4), d'une porte OU exclusif ayant (j+1) entrées (5 sur la figure 1), une bascule bistable D et un circuit de sélecteur (7 sur la figure 1). En tant que signaux d'entrée, j blocs de signaux multiplexés par partage du temps (séparés) sont entrés, parmi lesquels le premier signal du bloc 1 (I4) est envoyé à une première entrée de la porte OU exclusif (5 sur la figure 1) et les second à j-ième signaux de blocs sont entrés vers les premier à (j-l)-ième circuits de multiplication de champ de Galois (1, 2 et 3 sur la figure 1). Les sorties des premier à (j-1)-ième circuits de multiplication de champ de Galois sont envoyées aux seconde à j-ième entrées de la porte OU exclusif, dont une sortie est envoyée à la bascule bistable D. Une sortie de la bascule bistable D est divisée en deux parties, l'une étant envoyée au j-ième circuit de multiplication de champ de Galois (4 sur la figure 1) et l'autre étant envoyée à la première entrée du circuit de sélecteur (7 sur la figure 1). Une sortie du j-ième circuit de multiplication est envoyée à la (j+1)-ième entrée de la porte OU exclusif (5 sur la figure 1).
Dans le mode de réalisation prédéfini de la présente invention, la seconde entrée du sélecteur est normalement fixée au niveau bas. Le circuit de sélecteur sélectionne la seconde entrée comme sortie jusqu'à ce que l'entrée d'une trame prenne fin. En même temps qu'une sortie de la bascule bistable D est réinitialisée, après que l'entrée d'une trame ait pris fin, le circuit de sélecteur sort la première entrée pendant un temps d'horloge. Chaque circuit de multiplication de champ de Galois est constitué d'un champ de Galois "a", dont la puissance est de p à jp, c'est-à-dire, aP à ait.
Dans un mode de réalisation prédéfini du circuit de calcul de polynôme de syndrome, les signaux d'entrée de j blocs sont entrés vers un registre à décalage (9 sur la figure 2) composé de j bascules bistables D connectées en tandem. Les sorties des étages respectifs des bascules bistables D sont entrées vers les circuits de substitution de champ de Galois (10, 11, 12 et 13 sur la figure 2) mentionnés ci-dessus. Les sorties des circuits de substitution de champ de Galois sont envoyées à un circuit de somme logique (14 sur la figure 1), dont une sortie est sortie en tant que sortie du circuit de calcul de polynôme de syndrome.
Le circuit de décodage Reed-Solomon de la présente invention comprend, dans son mode de réalisation prédéfini, le circuit de calcul de polynôme de syndrome (15 sur la figure 3) mentionné ci-dessus, un circuit de calcul de procédé d'algorithme d'Euclide (16 sur la figure 3), des premier à K-ième circuits de calcul de solution de chaîne (17 à 20 sur la figure 3), K étant 4 sur la figure 3, des premier à K-ième circuits de calcul de valeur d'erreur (21 à 24 sur la figure 3), un circuit de registre à décalage (26 sur la figure 3) et un circuit de correction d'erreur (25 sur la figure 3).
D'autre part, j blocs de signaux d'entrée sont divisés en deux parties, l'une étant envoyée à un circuit de polynôme de syndrome (15 sur la figure 3) et l'autre étant envoyée à un registre à décalage (26 sur la figure 3). Les résultats du calcul du polynôme de position d'erreur du circuit de calcul d'algorithme d'Euclide sont divisés en K parties qui sont, respectivement, envoyées aux premier à K-ième circuits de calcul de procédé de solution de chaîne (17 à 20 sur la figure 3). Les résultats du calcul du polynôme de valeur d'erreur du circuit de calcul d'algorithme d'Euclide sont divisés en K parties qui sont, respectivement, envoyées aux circuits de calcul de polynôme de valeur d'erreur (21 à 24 sur la figure 3).
Les sorties des premier à K-ième circuits de calcul de procédé de solution de chaîne sont, respectivement, envoyées aux entrées de position d'erreur des premier à
K-ième circuits de calcul de valeur d'erreur.
K-ième circuits de calcul de valeur d'erreur.
Une sortie du registre à décalage (26 sur la figure 3) et les sorties des premier à K-ième circuits de calcul de valeur d'erreur sont envoyées au circuit de correction d'erreur 25. Le numéro d'ordre du champ de
Galois substitué par les premier à K-ième circuits de calcul de procédé de solution de chaîne est entré de K ordre(s) en commençant chaque fois à partir de 1 jusqu'a k. Le circuit de calcul de procédé de solution de chaîne, le circuit de calcul de valeur d'erreur, le registre à décalage et l'unité de correction d'erreur sont commandés par 1/K horloge du signal d'entrée.
Galois substitué par les premier à K-ième circuits de calcul de procédé de solution de chaîne est entré de K ordre(s) en commençant chaque fois à partir de 1 jusqu'a k. Le circuit de calcul de procédé de solution de chaîne, le circuit de calcul de valeur d'erreur, le registre à décalage et l'unité de correction d'erreur sont commandés par 1/K horloge du signal d'entrée.
Le polynôme de syndrome de la présente invention peut être expliqué par les calculs suivants.
Le polynôme de syndrome peut être trouvé en substituant a, a2, ..., ai6 dans un mot de réception y(z)
C'est-à-dire qu'un coefficient S1 du polynôme de syndrome est calculé par
C'est-à-dire qu'un coefficient S1 du polynôme de syndrome est calculé par
(I = 0, 1, ..., 15) ... (1)
Pour calculer, de manière séquentielle, l'équation pour le mot de réception r reçu de manière séquentielle, l'équation (1) est réécrite en
Sj = (... (r254.ai+1+r253) .ai+1+r252) . . .+r1).ai+1+r0 ... (2) de sorte que les calculs peuvent être réalisés de manière séquentielle par
Sij t (Si+l . ai+l + 1i) ... (3)
Si ceci est considéré en termes de traitement parallèle, il est suffisant que le signal de l'ordre le plus élevé soit multiplié par a l) ) et que la valeur de (j-l) soit décrémentée de un à chaque fois que le numéro d'ordre diminue de un. On note que j est la valeur du traitement parallèle.
Pour calculer, de manière séquentielle, l'équation pour le mot de réception r reçu de manière séquentielle, l'équation (1) est réécrite en
Sj = (... (r254.ai+1+r253) .ai+1+r252) . . .+r1).ai+1+r0 ... (2) de sorte que les calculs peuvent être réalisés de manière séquentielle par
Sij t (Si+l . ai+l + 1i) ... (3)
Si ceci est considéré en termes de traitement parallèle, il est suffisant que le signal de l'ordre le plus élevé soit multiplié par a l) ) et que la valeur de (j-l) soit décrémentée de un à chaque fois que le numéro d'ordre diminue de un. On note que j est la valeur du traitement parallèle.
Le polynôme de syndrome est calculé en prenant le
OU exclusif de tous les signaux, en multipliant le résultat par az a < 1 (Iti) et en prenant le OU exclusif entre le résultat et le résultat suivant des calculs.
OU exclusif de tous les signaux, en multipliant le résultat par az a < 1 (Iti) et en prenant le OU exclusif entre le résultat et le résultat suivant des calculs.
Pour une description plus détaillée du mode de réalisation de la présente invention, il est fait référence au mode de réalisation de la présente invention montré sur les dessins.
Mode de réalisation 1
Un premier mode de réalisation de la présente invention est expliqué.
Un premier mode de réalisation de la présente invention est expliqué.
Dans un circuit de calcul de syndrome dans le premier mode de réalisation de la présente invention, le champ de Galois est adapté pour faire face aux informations de 8 bits calculées à partir de x8 + x4 + x2 + 1. Supposons que les informations décodées sont de 28 octets, le code redondant étant de 4 octets. On suppose que le présent mode de réalisation peut corriger deux octets.
Dans ce cas, le polynôme de syndrome est un polynôme de troisième ordre. Si le polynôme de génération est G(x) = (x+a) (x+a2) (x+a3) (x+a4) ... (4) alors, les coefficients SO, S1, S2 et S3 du polynôme de syndrome peuvent être trouvés en substituant, respectivement, a, a2, a3, a4 dans les signaux d'informations I(x).
La figure 1 montre une structure de circuit utilisée pour calculer les coefficients de chaque polynôme de syndrome. Le syndrome est calculé en parallèle étant donné qu'un grand nombre de signaux sont manipulés en même temps.
En tant que signaux d'entrée, quatre octets sont entrés en parallèle. Les signaux d'entrée sont appelés
I1, I2, I3 et I4, dans l'ordre décroissant des numéros d'ordres. Le signal I1 est envoyé à un premier circuit de multiplication de champ de Galois 1, dont les multiplicateurs sont, respectivement, a3, a6, a9 et a12 pour S0, S1, S2 et S3.
I1, I2, I3 et I4, dans l'ordre décroissant des numéros d'ordres. Le signal I1 est envoyé à un premier circuit de multiplication de champ de Galois 1, dont les multiplicateurs sont, respectivement, a3, a6, a9 et a12 pour S0, S1, S2 et S3.
De même, I2 est entré vers un second circuit de multiplication de champ de Galois 2, dont les multiplicateurs sont, respectivement, a2, a4, a6 et a8 pour S0, S1, S2 et S3.
Le signal I3 est envoyé à un troisième circuit de multiplication de champ de Galois 3, dont les multiplicateurs sont, respectivement, a, a2, a3, a4 pour
S0, S1, S2 et S3.
S0, S1, S2 et S3.
Les sorties des premier à troisième circuits de multiplication de champ de Galois 1 à 3 et I4 sont envoyés aux première à quatrième entrées de la porte OU exclusif 5.
Une sortie de la porte OU exclusif 5 est envoyée à une entrée de données d'une bascule bistable D 6. Une sortie de la bascule bistable D 6 est divisée en deux parties, l'une étant envoyée à un quatrième circuit de multiplication de champ de Galois 4 et l'autre étant envoyée à une première entrée d'une porte de produit logique (ET) 7. Les multiplicateurs du quatrième circuit de multiplication de champ de Galois 4 sont, respectivement, a4, a5, a12, a16 pour S0, Si, S2 et S3.
La sortie du quatrième circuit de multiplication de champ de Galois 4 est entrée vers une entrée de la porte OU exclusif 5.
D'autre part, des horloges sont envoyées à une entrée d'horloge de la bascule bistable D 6 et à un compteur 8. La valeur du compteur est réinitialisée, c' est-à-dire mise à zéro, lorsqu'une impulsion de trame est entrée. Si la valeur du compteur est de 0 à 6, un signal de niveau bas est sorti et, lorsque la valeur du compteur est 7, le signal est passé au niveau haut pour réinitialiser la valeur du compteur d'horloges.
Une sortie du compteur 8 est envoyée à une seconde entrée de la porte ET 7. Un signal provenant de la bascule bistable D 6 est sorti uniquement lorsque le signal de sortie du compteur 8 est au niveau haut.
Egalement, la bascule bistable D 6 est réinitialisée par une entrée d'impulsion de trame.
Par cette structure de circuit, les coefficients respectifs du polynôme de syndrome peuvent être calculés.
Mode de réalisation 2
On décide que le circuit de calcul de coefficient du polynôme de syndrome dans le mode de réalisation 1 est une unité, spécifiquement, comme un bloc montré sur la figure 2.
On décide que le circuit de calcul de coefficient du polynôme de syndrome dans le mode de réalisation 1 est une unité, spécifiquement, comme un bloc montré sur la figure 2.
Avec référence à la figure 2, un signal d'entrée parallèle de 4 octets (de 32 bits de largeur) et une impulsion de trame sont entrés vers un circuit de registre à décalage de 4 bits 9, dont les sorties sont entrées vers des premier à quatrième circuits de calcul de coefficients 10, 11, 12 et 13 du circuit de calcul de polynôme de syndrome.
Les sorties des premier à quatrième circuits de calcul de coefficients 10, 11, 12 et 13 sont envoyées aux première à quatrième entrées d'une porte de somme logique (OU) 14.
Le diagramme de synchronisation des signaux respectifs est montré sur la figure 4, sur laquelle on voit que, étant donné que les sorties des circuits de calcul de coefficients 10, 11, 12 et 13 sont décalées par une horloge conformément au fonctionnement du registre à décalage 9, une sortie de la porte OU 14 est un signal série.
Mode de réalisation 3
La figure 3 montre la structure d'un troisième mode de réalisation de la présente invention. Sur cette figure, un circuit de décodage du mode de réalisation prédéfini est composé d'un circuit de calcul de polynôme de syndrome 15, d'une unité de calcul d'algorithme d'Euclide 16, de première à quatrième unités de procédé de calcul (ou recherche) de solution de chaîne 17, 18, 19 et 20, de première à quatrième unités de calcul de valeur d'erreur 21, 22, 23 et 24, d'un registre à décalage 26 et d'une unité de correction d'erreur 25. De même que pour le premier mode de réalisation, le mode de réalisation prédéfini manipule un signal dans lequel une trame comprend un signal d'informations de 28 octets avec un code redondant de 4 octets joint.
La figure 3 montre la structure d'un troisième mode de réalisation de la présente invention. Sur cette figure, un circuit de décodage du mode de réalisation prédéfini est composé d'un circuit de calcul de polynôme de syndrome 15, d'une unité de calcul d'algorithme d'Euclide 16, de première à quatrième unités de procédé de calcul (ou recherche) de solution de chaîne 17, 18, 19 et 20, de première à quatrième unités de calcul de valeur d'erreur 21, 22, 23 et 24, d'un registre à décalage 26 et d'une unité de correction d'erreur 25. De même que pour le premier mode de réalisation, le mode de réalisation prédéfini manipule un signal dans lequel une trame comprend un signal d'informations de 28 octets avec un code redondant de 4 octets joint.
Le signal d'entrée parallèle de 4 octets (32 bits) est divisé en deux parties, l'une étant envoyée au circuit de calcul de syndrome 15 et l'autre étant envoyée au registre à décalage 26.
Le signal de sortie parallèle de 1 octet du circuit de calcul de syndrome est entré vers l'unité de calcul d'algorithme d'Euclide 16 qui, ensuite, sort les résultats du calcul de valeur d'erreur et les résultats du calcul de position d'erreur. Les résultats du calcul de valeur d'erreur sont divisés en quatre parties, qui sont, respectivement, envoyées aux première à quatrième unités de procédé de solution de chaîne 17 à 20, tandis que les résultats du calcul de position d'erreur sont divisés en quatre parties qui sont, respectivement, envoyées aux première à quatrième unités de calcul de valeur d'erreur 21 à 24.
Les résultats des calculs des première à quatrième unités de procédé de solution de chaine 17 à 20 sont, respectivement, envoyés aux première à quatrième unités de calcul d'amplitude d'erreur 21 à 24, dont les signaux de sortie sont sortis en tant que signaux parallèles d'un octet et entrés vers l'unité de correction d'erreur 25.
L'une des deux parties de signaux parallèles de 4 octets divisées peut être multiplexée par partage du temps par un circuit de multiplexage de 1:4 avant d'être envoyée au registre à décalage 26. La sortie du registre à décalage 26 est envoyée à l'unité de correction d'erreur 25.
A cet instant, la correction d'erreur est exécutée par les informations d'erreur calculées par le calcul de polynôme de syndrome, l'algorithme d'Euclide, les unités de calcul de solution de chaîne et les unités de calcul de valeur d'erreur et par une sortie du registre à décalage, afin de sortir les résultats du décodage.
La structure du circuit de calcul de syndrome est identique à celle du second mode de réalisation de sorte que le traitement peut être exécuté à une faible vitesse de signal. Le traitement pour l'algorithme d'Euclide peut être exécuté conformément à la vitesse de la sortie des résultats des calculs de syndrome.
L'unité de calcul de procédé de solution de chaîne ou l'unité de circuit de calcul de valeur d'erreur peuvent également être commandées par des horloges à la meme fréquence que le signal d'entrée.
Il conviendrait de noter que la présente invention n'est pas limitée à la structure des modes de réalisation décrits ci-dessus. A la place, des signaux d'une capacité encore plus grande peuvent être traités en augmentant le degré de traitement de signaux en parallèle.
Les effets exemplaires de la présente invention sont résumés comme suit.
En employant le circuit de calcul de polynôme de syndrome selon la présente invention, on tire un effet exemplaire consistant en ce qu'un circuit de décodage
Reed-Solomon peut être réalisé, lequel peut traiter un grand volume de signaux à une grande vitesse. La raison en est que, dans la structure de la présente invention décrite ci-dessus, un circuit de calcul de syndrome p
Reed-Solomon peut être réalisé, lequel peut traiter un grand volume de signaux à une grande vitesse. La raison en est que, dans la structure de la présente invention décrite ci-dessus, un circuit de calcul de syndrome p
Claims (6)
1. Circuit de substitution de champ de Galois d'un champ de Galois de aP, dans un circuit de calcul de polynôme de syndrome (15), caractérisé en ce qu'il comprend
j circuits de multiplication de champ de Galois ;
un circuit OU exclusif ayant (j+l) entrées (504) ;
une bascule bistable D (6) ;
un circuit sélecteur (7) ; et
un circuit compteur ; dans lequel
(a) j blocs de signaux multiplexés par partage du temps sont entrés en tant que signaux d'entrée, dont le premier signal de bloc est entré vers une première entrée dudit circuit OU exclusif, les second à j-ième signaux de blocs sont, respectivement, entrés vers les premier à (j-1)-ième circuits de multiplication de champ de Galois ;
(b) les sorties desdits premier à (j-1)-ième circuits de multiplication de champ de Galois sont délivrées aux seconde à j-ième entrées dudit circuit OU exclusif
(c) une sortie dudit circuit OU exclusif est délivrée à une borne d'entrée de données d'une bascule bistable D (6) ;
(d) une sortie de ladite bascule bistable D (6) est divisée en deux parties, l'une étant délivrée au j-ième circuit de multiplication et l'autre étant entrée vers une première entrée dudit circuit de sélecteur (7)
(e) une sortie dudit j-ième circuit de multiplication de champ de Galois est délivrée à une (j+l)-ième entrée dudit circuit OU exclusif
(f) des signaux d'horloge d'entrée sont délivrés à une borne d'horloge de ladite bascule bistable D (6) et audit compteur ;
(g) un signal de commande issu dudit compteur est entré vers ledit circuit sélecteur (7) en tant que signal de commande de sélection ;
(h) ledit compteur compte une entrée de signal d'une trame et positionne le signal de commande au niveau logique 1 pour sortir le signal de niveau logique 1 lorsque la valeur du compteur est celle à la dernière entrée du signal d'une trame
(i) ledit circuit sélecteur (7) sort, de manière sélective, un signal à une seconde entrée et un signal à une première entrée si le signal de commande de sélection est, respectivement, au niveau logique 0 ou au niveau logique 1, tandis que la seconde borne d'entrée dudit sélecteur (7) est normalement fixée au niveau logique 0 ; et
(j) une sortie de la bascule bistable D (6) et la valeur du compteur sont réinitialisées après l'entrée d'une entrée d'une trame, et dans lequel
(k) les circuits de multiplication de champ de
Galois ont chacun un champ de Galois "a" avec une puissance de p à jp.
2. Circuit de calcul de polynôme de syndrome (15), caractérisé en ce que
j blocs de signaux d'entrée sont divisés en deux parties, l'une étant entrée vers des première à j-ième bascules bistables D et l'autre étant entrée vers les circuits de substitution de champ de Galois de la revendication 1 ;
K desdits circuits sont connectés en série, les sorties desdits circuits de substitution de champ de
Galois étant entrées vers un circuit de somme logique (14) ; et dans lequel
une sortie dudit circuit de somme logique (14) est sortie en tant que sortie du circuit de calcul de polynôme de syndrome (15).
3. Circuit de décodage Reed-Solomon, caractérisé en ce qu'il comprend
(a) le circuit de calcul de polynôme de syndrome (15) de la revendication 2 ;
(b) un circuit de calcul d'algorithme d'Euclide (16) ;
(c) des premier à K-ième circuits de calcul de procédé de solution de chaîne (17 à 20) ;
(d) des premier à K-ième circuits de calcul de valeur d'erreur (21 à 24) ;
(e) un circuit de registre à décalage (26) ; et
(f) un circuit de correction d'erreur ; dans lequel
(g) j blocs de signaux d'entrée sont divisés en deux parties, l'une étant entrée vers ledit circuit de calcul de polynôme de syndrome (15) et l'autre étant entrée vers ledit registre à décalage ;
(h) une sortie dudit circuit de calcul de polynôme de syndrome (15) est entrée vers ledit circuit de calcul d'algorithme d'Euclide (16) ;
(i) les résultats du calcul du polynôme de position d'erreur dudit circuit de calcul d'algorithme d'Euclide (16) sont divisés en K parties qui sont, respectivement, entrées vers lesdits premier à K-ième circuits de calcul de procédé de solution de chaîne (17 à 20) ;
(j) les résultats du calcul du polynôme de valeur d'erreur dudit circuit de calcul d'algorithme d'Euclide (16) sont divisés en K parties qui sont, respectivement, entrées vers lesdites unités de calcul de polynôme de valeur d'erreur desdits circuits de calcul de valeur d'erreur (21 à 24)
(k) les sorties desdits premier à K-ième circuits de calcul de procédé de solution de chaîne (17 à 20) sont entrées vers les entrées de position d'erreur desdits premier à K-ième circuits de calcul de valeur d'erreur (21 à 24)
(l) une sortie dudit circuit de registre à décalage (26) et les sorties desdits premier à K-ième circuits de calcul de valeur d'erreur (21 à 24) sont entrées vers ledit circuit de correction d'erreur
(m) comme pour le numéro d'ordre du champ de Galois substitué dans les premier à K-ième circuits de calcul de valeur d'erreur (21 à 24), le champ de Galois est entré par K ordres en commençant chaque fois à partir de 1 jusqu'à K; et dans lequel
(n) lesdits circuits de calcul de procédé de solution de chaîne (17 à 20), les circuits de calcul de valeur d'erreur (21 à 24), le registre à décalage (26) et l'unité de correction d'erreur sont commandés par des horloges correspondant à 1/K horloges du signal d'entrée.
4. Circuit de substitution de champ de Galois de aP dans un circuit de calcul de polynôme de syndrome (15), caractérisé en ce qu'il comprend
(a) des premier à j-ième circuits de multiplication de champ de Galois
(b) un circuit OU exclusif à (J+1) entrées
dans lequel un premier bloc de j blocs de signaux d'entrée multiplexés par partage du temps est entré vers une première entrée de ladite porte OU exclusif (5), des second à j-ième signaux de blocs étant entrés vers lesdits premier à (j-l)-ième circuits de multiplication de champ de Galois, et les sorties desdits premier à (j-l)-ième circuits de multiplication de champ de Galois étant entrées vers les seconde à jième entrées de ladite porte OU exclusif (5)
(c) un circuit de verrouillage pour verrouiller une sortie de ladite porte OU exclusif (5) par des signaux d'horloge d'entrée ;
(d) un compteur pour positionner un signal de sortie de commande au niveau logique 1 lors du comptage desdits signaux d'horloge d'entrée d'une trame ; et
(e) un circuit combinatoire pour sortir, de manière sélective, une sortie dudit circuit de verrouillage sur la base dudit signal de sortie de commande dudit compteur ;
(f) dans lequel une sortie dudit circuit de verrouillage est entrée vers ledit j-ième circuit de multiplication de champ de Galois ;
(g) dans lequel une sortie dudit j-ième circuit de multiplication de champ de Galois est connectée à une (j+l)-ième entrée de ladite porte OU exclusif (5) ; et
(h) dans lequel les circuits de multiplication de chaque champ de Galois sont conçus de sorte que le champ de Galois "a" ait une puissance de p à jp.
5. Circuit de substitution de champ de Galois selon la revendication 4, caractérisé en ce qu'une sortie dudit circuit de verrouillage et le compteur sont réinitialisés à un instant d'entrée de ladite une trame.
6. Circuit de calcul de polynôme de syndrome (15), caractérisé en ce qu'il comprend
un registre à décalage (26) d'une longueur de j bits vers lequel des signaux d'entrée sont entrés en parallèle
j desdits circuits de substitution de champ de
Galois selon la revendication 4 ayant les sorties des étages respectifs dudit registre à décalage (26) en tant qu'entrées ; et
un circuit de somme logique (14) ayant les sorties desdits circuits de substitution de champ de Galois en tant qu'entrées et ayant une somme logique de celles-ci en tant que sortie de calcul de polynôme de syndrome.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9368781A JPH11196006A (ja) | 1997-12-26 | 1997-12-26 | 並列処理シンドロ−ム計算回路及びリ−ド・ソロモン複合化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2773284A1 true FR2773284A1 (fr) | 1999-07-02 |
| FR2773284B1 FR2773284B1 (fr) | 2001-01-26 |
Family
ID=18492738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9816315A Expired - Fee Related FR2773284B1 (fr) | 1997-12-26 | 1998-12-23 | Circuit de calcul de polynome de syndrome et un circuit de decodage reed-solomon |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6341297B1 (fr) |
| JP (1) | JPH11196006A (fr) |
| FR (1) | FR2773284B1 (fr) |
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- 1998-12-23 FR FR9816315A patent/FR2773284B1/fr not_active Expired - Fee Related
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2001
- 2001-12-12 US US10/012,511 patent/US6880121B2/en not_active Expired - Lifetime
Patent Citations (6)
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Non-Patent Citations (2)
| Title |
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| PATENT ABSTRACTS OF JAPAN vol. 1998, no. 5 30 April 1998 (1998-04-30) * |
Also Published As
| Publication number | Publication date |
|---|---|
| US6341297B1 (en) | 2002-01-22 |
| US20020042804A1 (en) | 2002-04-11 |
| FR2773284B1 (fr) | 2001-01-26 |
| US6880121B2 (en) | 2005-04-12 |
| JPH11196006A (ja) | 1999-07-21 |
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