JPS58132861A - 演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野」 この発明は固定小数ａ値をとり１項数が同じ２個の数列
（Ｘｎ）、（Ｙｎ）とにおイテ、五、１Ｘｉ−Ｙｉｌ。

演算をおこなう演算回路に関する。

〔発明の技術的背景〕

従来では２組の数列（胞）と（Ｙｎ）との間で１、Ｘ　
　１ｘｔ−Ｙｉｌの演算をおこなう演算回路は、次轟＝
１ に述べる回路で構成されていた０第ｉ項の２欽Ｘｉ、Ｙ
ｉとで大小比較する比較回路、比較の結果。

Ｘｉの方が大きければ、ＸｉとＹｌｌの否定とを出力し
ＹｉＯ方が大急ければ、ｘｌの否定とＹｉとを出力する
選択囲路、キャリインが１であり、かつ選択回路で選択
され九２数を加算する嬉ｌの加算回路。

第１の加算回路の出力と、演算結果を記憶しておく記憶
素子の出力とを加算する！２の加算ｎｍ５ＰよびＩｓ２
の加算回路の出力を記憶素子に送るために信号線で構成
してい丸。

しかし、上記の回路では回路規模が大−くなるという欠
点を持っていた。特に上記演算＆ｇ回路をマスタースラ
イスのゲートアレー等、利用できるゲート数があらかじ
め決められているＬ８Ｉで実現しようきすると１回路規
模をできるだけ小さくする必要があるため、上記の回路
規模では不都合が生じた。

〔発明の目的〕

本発明の目的は、２つの数列（Ｘｎ）　、（Ｙｎ　ｊと
の間でΣｌＸ１−Ｙｉｌの演算を小規模の回路で実現監
＝１ させた演算回路を提供することにある。

〔発明の構成〕

本発明は、Σ　ＩＸ＋−Ｙｉｌの演算回路をＸｌからに
ｌ Ｙｌを引く滅Ｘ回路（キャリーインが１であυ、Ｘ皿と
’ｌｓの否定とを加算するａｌｌの加算回路）と、前記
減算回路のボローアウト（＝第１の加算回路のキャリー
アウト）の値に応じて、前記減算回路の出力を各桁毎に
反転する反転回路と、キャリーイ／が―紀減算回路のボ
ローアウトの値に対応した値であり、前記反転回路の出
力と演算結果を記憶しておく記憶素子の出方とを加算す
る＃Ｉ２の加算回路と、前記＃Ｉ２の加算回路の出力を
前記記憶素子に入力さぜる信号線とで構成している。

〔発明の実施例Ｊ 本発明の実施例を図面を参照しながら説明する。

以下に説明する実施例においては、数列（Ｘｎ）。

（Ｙｎ）　　でＸｉ、に’ムは共に８ｂ＋ｔｓの固定小
数点値をとり、演算結果の値っまりΣＩＸｉ　−Ｙｉ　
１は１５ｂｉｔｉの１＝１ 固定小数点値とする。

ＪｌｌＩ１図は本発明による演算回路のブロック図であ
り％１１はＸｉＯ値がのる８ｂムｔｓのＸ信号、　１２
はＹｉの値がのる８ｂｉｔｓのＹ信号、５はＸ信号１２
の各ビット毎の否定をとる５ｌｏＮｏＴ回路、ｌはキャ
リーイン（ＣＩＮ）が１であり、Ｘ信号１１の値と第１
のＮ０Ｔｌ路５の出力とを加算する８ｂｉｔｉｑ）Ｊｌ
ｌの加算回路、７はＸｔからｙｔを引く減算回路、１３
は第１の加算回路ｌの加算結果を出力する８ｂｉｌｉの
差信号、　１４は嬉ｌの加算回路ｌのキャリーアウト（
ＣδＵＴ）を出力すルＣδＵＴ信ｌ　（ＣＯＵＴ信Ｑ　
１４は減算回＃１７のボローアウトでもある。）、４は
、Ｃ０ＵＴ信号１４と差信号１３の各ビットとのｆｆｘ
ｃｌｕｓｉｖｅＮＯＲをとる１ｘＮＯ＆＠路、６はＣ０
ＵＴ信号１４の否定をとるＪＩ２のＮＯＴ回路、２１は
上位８ｂ山が０で下位８ｂｉｔｍがトＮ６＆回路４の出
方である絶対差信号、（ＳＵＭ）、２はキャリーインが
Ｃ６ＵＴ信号１４であり絶対差信号２１と８０Ｍ３とを
加算する第２の加算回路である。

第２図は、Ｍｘｃｌｕａ凰ｖｅＮδＢの直履値表である
０本発明の実施例による演算回路の動作の畝費について
述べる。Σ　ｌＸ１−Ｙｉｌの演算の開始にあたりＪ＝
１ て、８ＵＭ３の内容をクリアする。８ＵＭ３をクリアし
て０にすると、１Ｘ１−ＹｔｌＯ値を演算して８ＵＭに
記憶する動作、つまり　ＳＵＭ←ＩＸＩ−Ｙｌｌをおこ
なう。この動作について峰しく説明する。

ｔ−ｔ”、ＸｌがＸ信号１１Ｋ、Ｙ１カＹ　信４ｉｊ１
２に乗ル。Ｘｔはそのまま、　Ｙｌは第１ＯＮＯＴ回路
５によりピッド毎に否定がとられ、嬉ｌの加算回路１に
送られる。

爾ｌの加算回路ｌでは、　ＸｓとＹｌの否定と、ｌ（−
キャリーインニＣＩＵ　）との加算をしこなつ。つます
Ｘ＋＋Ｙ】＋１＝Ｘｔ　−Ｙｔ　　　（ＹｓハＹｓ（Ｄ
ヒｙト毎ｆ）否定）の演算をおこなう。（Ｘｌ−Ｙｌ）
は５１ｇ１の加算回路の出力のひとつである差信号１３
に出力される〇一方、４１の加算回路のキャリーアウト
出力であるＣ０ＵＴ僅号１４には、　ＸｌムＹｌならｌ
が、Ｘｉ＜Ｙｌなら０が出力される。つまり 目　　　ＸＩムＹ１ ｔｈｅｎ　　　Ｃ０ＵＴ４−１ ｅｌｓｅ　　　　　　Ｃ０ＵＴ←０ ｅｎｃｌ　ｉｆ となる。差信号１３の値（Ｘｌ−Ｙｌ）は絶対値では無
いので、次に絶対値化してする必要がある０その作業を
するのがｌＸＮＯＲ回路４である。ｌＩ＆２図によれば
、ＥｘｃｌｕｓｉｖｅＮＯＲはａ＝１ならｘ４−ｂ、ａ
＝０ならｘ４−「になるよう（動作するのでｌＸＮＯＲ
回路４ではＣ０ＵＴが１なら差信号１３の値Ｘｔ　−Ｙ
ｌをその重重出力し、Ｃ０ＵＴ＝０なら差信号１３の値
のビット毎の否定Ｘ１−Ｙｓを出力する。つ會り、（Ｘ
ｔ　−Ｙｓ　Ｋ７＞［相］Ｃ０ＵＴ　　、　　（Ｘｉ−
Ｙｌ）＜６＞＄Ｃ０ＵＴ、−。

（ＸＩ　−Ｙｌ　）　＜　０　＞（Ｉ　Ｃ０ＵＴの演算
をおこない出力する。なお（Ｘｌ−Ｙｔ　）＜Ｄは、（
Ｘｓ−Ｙｓ）のＩＩＥｊ番目のビットである０ＩＸＮＯ
ａ回１１１４の出力は上記の演算結果がのる。

つまり、 鳳ｒｃ６ｏｒ＝ｔ ｔｈｅｎ　　　　ＸＩ　−Ｙｌ ｅｌｓｅ　　　　Ｘ＋　−’ｌ’１ ｎｄｉｆ 言い換えれば、 目　　ＸＩムＹｔ ｔｈｅｎ　　Ｘｓ　−Ｙｔ ｅｌｓｅ　　Ｘｌ−Ｙｓ ｎｄｉｆ がのる。ここで、もしＸｌ（Ｙｔなら、Ｘｌ−Ｙｔの絶
対値をとる丸めに、（ＸＩ−Ｙ１＋１）の演算をしてや
らないといけないが、このｇｘＮｏａ　Ｌｇｌｍ　４の
出力は（Ｘｓ−Ｙｔｌのみであり、まだ、ｌを加算して
いない。この１を加算する動作は後の第２の加算回路２
でのキャリーイン（ＣＩＮ）でおこなわれる。すなわち
、Ｃ０ＵＴ信号１４の否定を第２のＮＯＴ回路６でとり
％５Ｉ２の加算回路２０ＣＩＮに送ることによりおこな
われる。！２の加算回路２では、このＣｌＮ０値と、ｇ
ＸＮＯＢ回ｊ＠４の出力き、記憶素子（８０Ｍ　）３の
出力とを加算する。この時、　ＥＸＮＯ几回路種回路４
は８ｂ＋ｔｓであるのに対し、８０Ｍ３の出力が１６ｂ
ｉｔｍであるので、を位ｇｂ　ｉ　ｔ　＆に０を加え、
絶対差信号δとして、第２の加Ｘ回路２に入力させてい
る。ここで８ＵＮ３は０にクリアされているので第２の
加算回路２の出力はＩＸｔ−Ｙｓｌとなる。この値を８
ＵＭ３に記憶させる。つまり、 ８ＵＭ←ｌＸ１−Ｙ１１ の動作をおこなう。

次に、ＪＥ２項Ｘ２．Ｙｚの演算に移る。この演算に関
する動作は第２の加算回路２の直前まではまっ丸く同じ
である。すなわち、絶対差信号δには。

目　　　　Ｘｓ　〉Ｙｘ ｔｈ＠ｎ　　Ｘｇ　−Ｙ２ ｅｌｓｅ　　Ｘｚ　−Ｙ２ ｅｎｄｉ（ かのっている。これとＣ０ＵＴ信号１４の否定と、ＳＵ
Ｍ３の値（＝ｌＸ１−Ｙ１１）とを嬉２の加算回路２で
加算する。つまり、 ８ＵＭ４−　ｌＸ１−Ｙ、　Ｉ＋ＩＸ２−ｙ２１８ＵＭ
←　、Σ　ｌＸ１−Ｙ、１ 凰＝１ となる。以下同様にして最終積（４１０項）までおこな
えば、 ８０Ｍ　　←　　　Σ　　　１Ｘｉ−Ｙ区　１凰二１ が述まる。

以上、第１図に示すブロック図の演算回路は、自るとい
う％黴を−っている。ちなみに、上記の実施料によれば
、従来例と比較して、釣菌ゲート（ｌゲートを２ＮＡＮ
Ｄ／ＮＯ＆とシテ換算シテイル）削減できる。

また、ＩＬ！回路規模が小さくなり、その結果Ｘ　ｌ　
＊　Ｙｌの入力から演算結果の出力までのゲートの段数
も少なくなるので演算の高速化ができるという特畝もも
っている。

【図面の簡単な説明】

Ｊｉｌ１図は本発明による演算回路のブロック図、１１
１２図はｍｘｃｌｕｍｉｗｅ　ＮＯＲの直埋イ直表であ
るＯｌ・ＪＩＩの加算回路、２・・第２の加算回路、７
・・・減算回路０ 第　　１　　図　　１Ｌ　　　　ト 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 固定小数点形式をもつ、同じ項数だけ有る２組の数列（
   Ｘｎ　）と（Ｙｎｊとの間で。 、ｆ’ｌｘトｙｉ１ １＝１ の演算をおこない、演算結果を記憶素子に記憶させる演
   算１ｇｌ路において、ＸｉからＹｉを引く減算回路と、
   前記減算回路のポローアウトの値に応じて前記減算回路
   の出力を各桁毎に反転する反転回路と、キャリーインが
   前記減算回路のボローアウトの値に対応し比値であり、
   前記反転回路の出力と前記記憶素子の出力とを加算する
   加算回路と前記加算回路の出力を前記記憶素子に入力さ
   せる信号線とで構成していることを特徴とする演算回路
   。