JPH05334048A - 加減算器 - Google Patents
加減算器Info
- Publication number
- JPH05334048A JPH05334048A JP14121792A JP14121792A JPH05334048A JP H05334048 A JPH05334048 A JP H05334048A JP 14121792 A JP14121792 A JP 14121792A JP 14121792 A JP14121792 A JP 14121792A JP H05334048 A JPH05334048 A JP H05334048A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- carry
- adder
- inverting
- subtractor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【構成】反転回路１は加算値の符号ビットを反転する。
選択回路２は反転回路１の出力と外部キャリー５０のい
ずれかをキャリー入力４０として選択する。加減算回路
３は加算値２０と被加算値１０の２入力とキャリー入力
４０を加減算する。 【効果】加算値の符号ビットを反転したものをキャリー
入力とするキャリー付きの加減算において演算結果が０
になることがないため、誤差信号をフィードバックして
行う適応化処理が高精度で行われる。
選択回路２は反転回路１の出力と外部キャリー５０のい
ずれかをキャリー入力４０として選択する。加減算回路
３は加算値２０と被加算値１０の２入力とキャリー入力
４０を加減算する。 【効果】加算値の符号ビットを反転したものをキャリー
入力とするキャリー付きの加減算において演算結果が０
になることがないため、誤差信号をフィードバックして
行う適応化処理が高精度で行われる。
Description
【０００１】
【産業上の利用分野】本発明は加減算器に関し、特にキ
ャリー入力付きの加減算器に関する。
ャリー入力付きの加減算器に関する。
【０００２】
【従来の技術】従来の加減算器では、加算値と被加算値
の２入力と外部から与えられたキャリーとの加減算を実
行していた。
の２入力と外部から与えられたキャリーとの加減算を実
行していた。
【０００３】
【発明が解決しようとする課題】誤差信号をフィードバ
ックして適応化処理を行う際に、従来の加減算器を用い
て誤差信号を求めると演算結果が０になるので、誤差信
号が０になる場合がある。その結果、適応化処理が停止
してしまい適応化がうまくいかなくなるという問題点が
あった。
ックして適応化処理を行う際に、従来の加減算器を用い
て誤差信号を求めると演算結果が０になるので、誤差信
号が０になる場合がある。その結果、適応化処理が停止
してしまい適応化がうまくいかなくなるという問題点が
あった。
【０００４】
【課題を解決するための手段】本発明の加減算器は、加
算値と被加算値の２入力とキャリー入力を加減算する加
減算回路と、前記加算値の符号ビットを反転する反転回
路と、前記反転回路の出力と外部から与えられたキャリ
ーのどちらか一方を選択する選択回路とを備え、前記反
転回路の出力と外部から与えられた前記キャリーのどち
らか一方を前記加減算回路のキャリー入力とすることを
特徴とする。
算値と被加算値の２入力とキャリー入力を加減算する加
減算回路と、前記加算値の符号ビットを反転する反転回
路と、前記反転回路の出力と外部から与えられたキャリ
ーのどちらか一方を選択する選択回路とを備え、前記反
転回路の出力と外部から与えられた前記キャリーのどち
らか一方を前記加減算回路のキャリー入力とすることを
特徴とする。
【０００５】また、前記加算値を適応化処理部を介して
前記加減算回路に入力し、前記加減算回路による減算結
果を前記適応化処理部にフィードバックすることを特徴
とする。
前記加減算回路に入力し、前記加減算回路による減算結
果を前記適応化処理部にフィードバックすることを特徴
とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すキャリー付き加減算
器のブロック図である。図１において、本実施例は加算
値２０の符号ビットを反転する反転回路１と、反転回路
１の出力と外部キャリー５０のどちらか一方を選択する
選択回路２と、被加算値１０と加算値２０および選択回
路２の出力のキャリー入力４０の加減算を行う加減算回
路３とで構成される。
る。図１は本発明の一実施例を示すキャリー付き加減算
器のブロック図である。図１において、本実施例は加算
値２０の符号ビットを反転する反転回路１と、反転回路
１の出力と外部キャリー５０のどちらか一方を選択する
選択回路２と、被加算値１０と加算値２０および選択回
路２の出力のキャリー入力４０の加減算を行う加減算回
路３とで構成される。
【０００７】加算値２０と被加算値１０はそれぞれ加減
算回路３に入力される。また加算値２０の符号ビットは
反転回路１に入力されて反転される。選択回路２は反転
回路１の出力と外部から与えられたキャリー５０とのい
ずれか一方を選択信号６０に従って選択して加減算回路
３のキャリー入力４０とする。加減算回路３は加算値２
０と被加算値１０とキャリー入力４０の加減算を行う。
算回路３に入力される。また加算値２０の符号ビットは
反転回路１に入力されて反転される。選択回路２は反転
回路１の出力と外部から与えられたキャリー５０とのい
ずれか一方を選択信号６０に従って選択して加減算回路
３のキャリー入力４０とする。加減算回路３は加算値２
０と被加算値１０とキャリー入力４０の加減算を行う。
【０００８】次に図１に示すキャリー付き加減算器を適
応化処理に用いた場合について説明する。図２は本実施
例による適応化処理について説明するためのブロック図
である。キャリー付き加減算器１００と適応化処理部４
とから構成される。被加算値１０と適応化処理部４の出
力の加算値２１とをキャリー付き加減算器１００に入力
して減算を行い、減算した結果である予測誤差信号３０
を適応化処理部４にフィードバックして適応化を行い、
再び予測誤差信号３０を生成してキャリー付き加減算器
１００に入力する。この適応化処理を繰り返すことによ
って予測誤差値は小さくなる。
応化処理に用いた場合について説明する。図２は本実施
例による適応化処理について説明するためのブロック図
である。キャリー付き加減算器１００と適応化処理部４
とから構成される。被加算値１０と適応化処理部４の出
力の加算値２１とをキャリー付き加減算器１００に入力
して減算を行い、減算した結果である予測誤差信号３０
を適応化処理部４にフィードバックして適応化を行い、
再び予測誤差信号３０を生成してキャリー付き加減算器
１００に入力する。この適応化処理を繰り返すことによ
って予測誤差値は小さくなる。
【０００９】図１においてキャリー付き加減算器１００
の選択信号６０により外部キャリー５０を加減算回路３
のキャリー入力４０とした場合には予測誤差値は０にな
ってしまうことがあり、適応化処理が停止してしまう。
一方、図１の選択回路２の選択信号６０により適応化処
理部４の出力（加算値２０）の符号ビットを反転回路１
によって反転したものを加減算回路３のキャリー入力４
０として選択した場合には演算結果は０に近くはなるが
決して０にはならないので、適応化処理が停止すること
がなく高精度の適応化処理が行える。
の選択信号６０により外部キャリー５０を加減算回路３
のキャリー入力４０とした場合には予測誤差値は０にな
ってしまうことがあり、適応化処理が停止してしまう。
一方、図１の選択回路２の選択信号６０により適応化処
理部４の出力（加算値２０）の符号ビットを反転回路１
によって反転したものを加減算回路３のキャリー入力４
０として選択した場合には演算結果は０に近くはなるが
決して０にはならないので、適応化処理が停止すること
がなく高精度の適応化処理が行える。
【００１０】
【発明の効果】以上説明したように本発明は、２入力の
キャリー付きの加減算において演算結果が０になること
がないので、誤差信号をフィードバックして適応化処理
を行う場合に誤差信号が０になることがなく、高精度の
適応化が行われるという効果を有する。
キャリー付きの加減算において演算結果が０になること
がないので、誤差信号をフィードバックして適応化処理
を行う場合に誤差信号が０になることがなく、高精度の
適応化が行われるという効果を有する。
【図１】本発明の一実施例を示すキャリー付き加減算器
のブロック図である。
のブロック図である。
【図２】本実施例による適応化処理について説明するた
めのブロック図である。
めのブロック図である。
１ 反転回路 ２ 選択回路 ３ 加減算回路 ４ 適応化処理部 １０ 被加算値 ２０，２１ 加算値 ４０ キャリー入力 ５０ 外部キャリー ６０ 選択信号 １００ キャリー付き加減算器
Claims (2)
- 【請求項１】 加算値と被加算値の２入力とキャリー入
力を加減算する加減算回路と、前記加算値の符号ビット
を反転する反転回路と、前記反転回路の出力と外部から
与えられたキャリーのどちらか一方を選択する選択回路
とを備え、前記反転回路の出力と外部から与えられた前
記キャリーのどちらか一方を前記加減算回路のキャリー
入力とすることを特徴とする加減算器。 - 【請求項２】 前記加算値を適応化処理部を介して前記
加減算回路に入力し、前記加減算回路による減算結果を
前記適応化処理部にフィードバックすることを特徴とす
る請求項１記載の加減算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14121792A JPH05334048A (ja) | 1992-06-02 | 1992-06-02 | 加減算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14121792A JPH05334048A (ja) | 1992-06-02 | 1992-06-02 | 加減算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334048A true JPH05334048A (ja) | 1993-12-17 |
Family
ID=15286862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14121792A Withdrawn JPH05334048A (ja) | 1992-06-02 | 1992-06-02 | 加減算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334048A (ja) |
-
1992
- 1992-06-02 JP JP14121792A patent/JPH05334048A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |