JPS6232533A - １０進加減算回路における１０進デ−タ例外検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 １０進加減算回路における入力データの例外値Ａ−Ｆが
、加算時の＋６加算器の出力と、減算時の補数化回路の
出力とにおいて、ともにＯ〜５の範囲の値になることを
利用して、加減算とも、同一の１０進データ例外検出論
理を通用し１回路を簡単化する。

〔産業上の利用分野〕

本発明はデータ処理装置に関するものであり。

特に１０進加減算回路のデータ例外検出方式に関する。

〔従来の技術〕

一般に２進化１０進数を用いたｌＯ進加減算では、演算
結果に応じて６の補正を行う必要がある。

第３図は、このような従来の１０進加減算回路の代表的
な例を示したものである。

図において、３１は＋６加算器、３２はセレクタ、３３
は主加算器、３４は補数化回路、３５は１０進補正回路
、３６は１０進データ例外検出回路、ＡおよびＢは入力
データ、ＣＡＲＲＹは最下位デジットへのキャリー（桁
上げ）を表す。

次に基本的な動作を１０進加算と１０進減算のそれぞれ
の場合について説明する。

土ｌ道皿算 入力データＢの各デジットに＋６加算器３１で６を加算
する。その結果をセレクタ３２で選択して、主加算器３
３に入力し、入力データＡと２進加算する。このとき、
キャリーを生じなかったデジットについてのみ、１０進
補正回路３５で６を減算する。

たとえばＡ＝５６４９．８＝３２９１の場合。

＋６加算器３１の出力は。

＋６６６６ ８　Ｆ７ となる。これを主加算器３３でＡの“５６４９”と２進
加算することにより。

＋９８Ｆ７ 和ＥＦ４０ キャリー００１１ となり、和“ＥＦ４０”が得られる。そしてこのとき“
Ｅ”、“Ｆ”のデジットにはキャリーが生じない。

そこで、１０進補正回路３５において、“Ｅ”。

“Ｆ”からそれぞれ“６”を減算する補正を行う。

Ｆ４０ このようにして、１０進加算結果として“８９４ｏ”が
得られる。

上皇１藍算 入力データＢをセレクタ３２で選択し、主加算器３３の
補数化回路３４で１の補数化を行い、その結果と、入力
データＡと、ＣＡＲＲＹ−１とを２進加算する。このと
き、キャリーを生じなかったデジットについてのみ、１
ｏ進補正回路３５で６を減算する。

たとえばＡ−７３９２，Ｂ−４７１８の場合。

主加算器３３の補数化回路で、Ｂについての１の補数化
、すなわち１６進数の“Ｆ”に対する補数化が行われ。

ＦＦＦ ８Ｅ７ となる、これをＡ−７３９２およびＣＡＲＲＹ＝１と加
算し。

＋８８Ｅ７ （１）　２　Ｃ７９ ＋０００１　　（ＣＡＲＲＹ） 和２Ｃ７Ａ キャリー１０１０ を得る。この加算でキャリーを生じていないデジットは
Ｃ″、“Ａ″である。そこでこれらについて１０進補正
回路３５で“６”を減算する補正を行い。

Ｃ７Ａ により、１０進減算結果として“２６７４”″が得られ
る。

ここで、１０進データ例外検出回路３６は、主加算器３
３の加数あるいは減数入力側データの１０進データ例外
を検出している。すなわち入力データＢの各デジットの
値がＯ〜９の範囲を超えて。

Ａ−Ｆの範囲の値をもっている場合、これをエラーとす
るためのものである。しかし、加算の場合には、入力デ
ータＢに＋６加算器３１により“６”が加算されるため
、上記Ａ−Ｆの値はＯ〜５の値に変わる。

このため、１０進データ例外検出回路３６では。

加算の場合にデジットの値がＯ〜５のものを１０進例外
とし、減算の場合にデジットの値がＡ−Ｆのものを１０
進例外として検出している。

〔発明が解決しようとする問題点〕

従来の１０進加減算回路では、１０進データ例外の検出
に加算と減算とで別々の方法を用いなければならず、そ
のため検出回路の構成が複雑になっていた。

〔問題点を解決するための手段〕 本発明は、１０進加減算回路における１０進データ例外
検出回路の例外検出方法を加算と減算とで共通化できる
ように、加減算回路のデータ入力回路を工夫したもので
ある。

そのため本発明では、１０進データに６を加えたとき、
Ａ−Ｆの値はＯ〜５となり、また１０進データについて
１の補数をとったとき、Ａ−Ｆの値は５〜０となること
に着目し、１０進加算時には入力データに６を加えた値
について１０進データ例外を０〜５でとり、そして１０
進減算詩には入力データを１の補数に変換した値につい
て１０進データ例外をＯ〜５でとるようにして、１０進
データ例外検出回路の簡単化を図っている。

第１図は９本発明の原理的構成を示す図であり。

１１は＋６加算器、１２は補数化回路、１３はセレクタ
、１４は主加算器、１５は１０進補正回路。

１６は１０進データ例外検出回路、　Ａ、　Ｂは入力デ
ータ、ＣＡＲＲＹは最下位デジットへのキャリー（桁上
げ）である。

＋６加算器１１は１０進加算時に使用され、入力データ
の各デジットに６を加算する。

補数化回路１２は１０進減算詩に使用され、入力データ
Ｂを１の補数に変換する。

セレクタ１３は、１０進加算時に＋６加算器１１の出力
を選択し、１０進減算詩に補数化回路１２の出力を選択
する。

主加算器１４は、１０進加算時に入力データＡと“６”
を加算された入力データＢとを２進加算し、１０進減算
詩に入力データＡと１の補数化された入力データＢとＣ
ＡＲＲＹ＝１とを２進加算する。

１０進補正回路１５は、１０進加算と１０進減算の主加
算器１４における２進加算で、デジットキャリーが生じ
ていないデジットから“６”を減算する補正を行う。

１０進データ例外検出回路１６は、１０進加算と１０進
減算の両方の場合に、セレクタ１３の出力データのデジ
ットについてＯ〜５の値を検出し。

０〜５の値を検出したとき、１０進データ例外として報
告する。

〔作用〕

本発明によれば、１０進減算詩における入力データの１
０進データ例外検出位置を、１の補数化の前から後へ移
す簡単な回路変更で、加減算動作に殆ど影響することな
く１０進データ例外検出方法を単一化することができる
。

具体例で説明すると、たとえば入力データが１０進４桁
のＩＢ４Ｆのとき、１０進加算の場合には＋６加算器で
各デジットごとの“６”の加算が行われて。

Ｂ４Ｆ ＋６６６６ １Ａ５ となり、これについては１０進データ例外検出回路によ
り“１”と“５”のデジットが１０進データ例外Ｏ〜５
に入るものとして検出される。

同様に１０進減算の場合では、入力データのＩＢ４Ｆは
、補数化回路において１の補数に変換され、Ｅ４ＢＯと
なるので、１０進データ例外検出回路により“４”と“
０”のデジットが１０進データ例外Ｏ〜５に入るものと
して検出される。

これらのデジットは、いずれの場合も元の入力データ１
Ｂ４Ｆ中のデジット“Ｂ”とＦ”を指しており、１０進
データ例外が正しく検出されていることがわかる。

〔実施例〕

第２図は９本発明の１実施例の構成図であり。

１０進４桁の並列加減算回路の例を示す。

図において、２１は＋６加算器、２２は補数化回路、２
３はセレクタ、２，４は主加算器、２５は１０進補正回
路、２６は１０進データ例外検出回路、２７−１ないし
２７−４はデコーダ、２８−１ないし２８−４はＯＲ回
路、２９はＯＲ回路を示す。

なお、第２図で２１ないし２６の参照番号で示される各
要素は、第１図で１１ないし１６の参照番号で示されて
いる斉要素に対応し、同一の機能を果たしている。その
ため、ここでは１０進データ例外検出回路２６を中心に
説明する。

１０進加算時に、１０進４桁（４デジツト＝１６ビツト
）の入力データＢは、＋６加算器２１で各桁（デジット
）ごとに“６”を加算され、結果はセレクタ２３を経て
主加算器２４と１０進データ例外検出回路２６に入力さ
れる。また１ｏ進減算詩には、入力データＢは補数化回
路２２で１の補数に変換され、セレクタ２３を経て、主
加算器２４と１０進データ例外検出回路２６に入力され
る。

１０進データ例外検出回路２６は、１０進加算／減算い
ずれの場合も同一の動作を行う。

デコーダ２７−１ないし２７−４は、それぞれ各デジッ
トごとの４ビツトデータを入力として。

０〜５の値、すなわち（００００）、　　（０００１）
、　　（００１０）、　　（００１１）、　　（０１０
０）。

（０１０１）を検出したときに出力を生じる回路である
。

ＯＲ回路２８−１ないし２８−４は、それぞれデコーダ
２７−１ないし２７−４の出力を検出し。

ＯＲ回路２９は各ＯＲ回路２８−１ないし２８−４の出
力を検出して、１０進データ例外検出信号を出力する。

なお本実施例回路は１０進４桁の場合について示されて
いるが２本発明は、任意の１０進ｎ桁の加減回路に適用
することができる。また並列演算方式の代わりに、直列
演算方式をとる回路にも同様に適用できることは明らか
である。

〔発明の効果〕 本発明によれば、１０進加減算回路の本体部分のハード
量を増加させずに、しがも全体の性能を損なうことなし
に１０進データ例外検出回路のハード量を削減すること
ができ９回路の小型化と低価格化を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明の１実
施例回路の構成図、第３図は従来例回路の構成図である
。 第１図において。 １１：＋６加算器 １２：補数化回路 １３：セレクタ １４：主加算器 １５：１０進補正回路

Claims (1)

1. 【特許請求の範囲】 １０進加減算回路において、 主加算器（１４）の一方の入力部に、その入力データに
   対して６を加算する＋６加算器（１１）と、前記入力デ
   ータの１の補数をとる補数化回路（１２）とを並列にか
   つ選択可能に設け、 さらに前記＋６加算器（１１）と補数化回路（１２）の
   選択されたものの出力データを入力として、０ないし５
   の値を１０進データ例外と判定する１０進データ例外検
   出回路（１６）を設け、 １０進加算時には＋６加算器（１１）の出力データにつ
   いて１０進データ例外を検出し、そして１０進減算詩に
   は補数化回路（１２）の出力データについて１０進デー
   タ例外を検出することを特徴とする１０進加減算回路に
   おける１０進データ例外検出方式。