JPH03259330A - 加算、又は減算のための二入力算術演算方式及び１０進加減算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目　次］ 〔概　要〕 〔産業上の利用分野〕 ［従来の技術］ 従来の１０進加減算回路を示す図（第３図）第３図回路
の加算及び減算の例を示す図（第４図）、 〔発明が解決しようとする課題〕 Ｃ課題を解決するための手段〕 〔作　用〕 〔実施例〕 本発明の一実施例を示す図（第２図） 〔発明の効果〕 ［概　要］ 二入力数値データの加算、又は減算の予測和を用いる加
算、又は減算のための二入力論理演算方式及び１０進加
減算方式に関し、 再補正を無くして加減算の高速化を達成することを目的
とし、 各桁を１６進法で表示した第１の入力数値データに対し
て加算において６を加算して出力し、減算において反転
して出力する各桁毎の補正回路と、第１の入力数値デー
タ及び各桁を１６進法で表示した第２の入力数値データ
の加算、又は減算の１０進予測値を第１の入力数値デー
タ及び第２の入力数値データの桁数に応じて決まる数だ
け生成する予測値生成回路と、第１の入力数値データと
、補正回路の出力数値データとに応答して予測値を選択
するための、第１の入力数値データ及び補正回路２の出
力数値データの桁数に応じて決まる予測値選択信号を各
桁毎に発生する予測値選択信号発生回路と、各桁毎に発
生された予測値選択信号に応答して該予測値選択信号対
応の１０進予測値を各桁毎の加算、又は減算の結果値と
して選択する選択回路とで構成した。

〔産業上の利用分野〕

本発明は、二入力数値データの加算、又は減算の予測和
を発生しつつ、該二入力数値データの加算、又は減算を
行なう加算、又は減算のための二入力論理演算方式及び
１０進加減算方式に関する。

電子計算機等では、そこでの処理において２進数値デー
タの加算も必要になる。２進数値データを加算する回路
は、従来から各種形式の回路が開発され使用されて来て
いる。その加算回路の開発努力が為される大きな理由の
１つとして、電子計算機等における加算処理の高速化要
求を満たすためである。

〔従来の技術〕

従来の１０進加減算回路の例を第３図に示す。

このＩＯ進加減算回路は、入力補正量１５０と、２進加
算回路６０と、１０進加減算選択回路６１と、出力補正
回路７０とから成る。入力補正回路５０は、＋６加算回
路５２と、反転回路５４と、選択回路５６とから成る。

選択回路５６は、１０進加算のとき＋６加算回路５２を
選択し、１０進減算のとき反転回路５４を選択する。出
力補正回路７０は、−６減算回路７２と、選択回路７４
とから成る。選択回路７４は、キャリありのとき２進加
算回路６０を選択し、キャリなしのとき一６減算回路７
２を選択する。人出力の補正回路５０゜７０は、各桁対
応に設けられる。

この１０進加減算回路の加減算動作は、次のように成る
。１０進加算の例を、第４図の（Ａ）を参照して、先ず
説明する。

その被加数Ｘを３２１４とし、加数Ｙを２１７６とする
。これらいずれの数値データの各桁も１６進法で表示さ
れているものとする。その加数Ｙは、入力補正回路５０
の＋６加算回路５２（これは、１０進加算であることに
より選択される。）で補正されて８７ＤＣとなって２進
加算回路６０の２進加算入力へ入力されて２進被加算入
力に入力されて来る被加数３２１４と加算される。この
ときの１０進加減算回路の動作は、加算動作にあるから
、選択回路５６への最下位桁キャリ入力には、“０′”
が入力されている。従って、２進加算回路６０の２進加
算出力値は、Ｂ９ＦＯとなり、そのキャリ出力には１０
進キヤリＯ＝“０′、１０進キヤリ１＝“０”、１０進
キヤリ２＝“０”１０進キヤリ３＝″０”が出力される
から、前記２進加算出力値８９ＦＯは、前記出力補正回
路７０で補正される。１０進加減算回路における加算動
作の結果としてそこから出力される前記被加数３２１４
と、加数２１７６との和は、５３９０となる。

被加数及び加数の値を前述の加算と同しとする場合の減
算動作を、第４図の（Ｂ）を参照して、以下に説明する
。

その減数Ｙは、入力補正回路５０の反転回路５４（これ
は、１０進減算であることにより選択される。）で補正
されてＤＥ８９となって２進加算回路６０の２進加算入
力へ入力されて２進被加算入力に入力されて来る被減数
３２１４と減算される。このときの１０進加減算回路の
動作は、減算動作にあるから、選択回路５６への最下位
桁キャリ入力には、“１”が入力されている。従って、
２進加算回路６０の２進加算出力値は、１０９Ｅとなり
、そのキャリ出力には１０進キヤリＯ＝１”、１０進キ
ヤリ１＝°“１”、１０進キヤリ２＝“Ｏ”、１０進キ
ャリ３−“０”が出力されるから、前記２進加算出力値
１０９Ｅは、前記出力補正回路７０で補正される。１０
進加減算回路における減算動作の結果としてそこから出
力される前記被減数３２１４と、減数２１７６との差は
、１０３８となる。

〔発明が解決しようとする課題〕

前述の１０進加減算回路は、１０進加減算を行なうのに
２進加算回路６０の出力値を補正するための出力補正回
路７０を不可欠の構成要素として設けなければならない
。そのため、１０進加減算の結果は、その出力補正回路
７０で信号伝播に費やされる時間だけ遅れて出力される
。これは、ｌＯ進加減算の高速化を阻害する。

本発明は、斯かる問題点に鑑みて創作されたもので、再
補正を無くして加減算の高速化を達成し得る加算、又は
減算のための二入力論理演算方式及び１０進加減算方式
を提供することをその目的とする。

〔課題を解決するための手段〕

第１の発明は、各桁をｎ進法で表示した第１の入力数値
データに対し加算に対して加算結果値をｍ進法で出力せ
しめるための補正を各桁毎に施して出力し、減算に対し
て前記第１の入力数値データを各桁毎に反転して出力し
、前記各桁をｎ進法で表示した第１の入力数値データ及
び各桁をｎ進法で表示した第２の入力数値データの加算
、又は減算のｍ進予測値を前記第１の入力数値データ及
び前記第２の入力数値データの桁数に応じて決まる数だ
け生成し、前記補正、又は反転された前記第１の入力数
値データと、前記第２の入力数値データとに応答して前
記ｍ進予測値を選択するための、前記補正、又は反転さ
れた前記第１の入力数値データ及び前記第２の入力数値
データの桁数に応じて決まる予測値選択信号を各桁毎に
発生し、各桁毎に発生された予測値選択信号に応答して
該予測値選択信号対応の前記ｍ進予測値を各桁毎の加算
、又は減算の結果値として選択するようにして、構成さ
れる。

第２の発明は、第１図に示すように、各桁を１６進法で
表示した第１の入力数値データに対して加算において６
を加算して出力し、減算において反転して出力する各桁
毎の補正回路２と、前記第１の入力数値データ及び各桁
を１６進法で表示した第２の入力数値データの加算、又
は減算の１０進予測値を前記第１の入力数値データ及び
前記第２の入力数値データの桁数に応じて決まる数だけ
性成する各桁毎の予測値生成回路４と、前記第２の入力
数値データと、前記補正回路２の出力数値データとに応
答して前記１０進予測値を選択するための、前記第１の
入力数値データ及び前記補正回路２の出力数値データの
桁数に応じて決まる予測値選択信号を各桁毎に発生する
予測値選択信号発生回路６と、各桁毎に発生された予測
値選択信号に応答して該予測値選択信号対応の前記１０
進予測値を各桁毎の加算、又は減算の結果値として選択
する選択回路８とで構成される。

〔作　用〕

ｎ進法、例えば１６進法で表示されて入力された第１の
入力数値データの各桁は、桁対応の補正回路２で加減算
に応じた補正を施される。その補正された第１の入力数
値データは、１６進法で表示されて入力された第２の入
力数値データと共に、桁対応に予測値選択信号発生回路
６へ入力される。

該予測値選択信号発生回路６は、入力された両入力数値
データに応じて決まる予測値選択信号を発生する。

これと並行して、予測値生成回路４から前記入力された
第１の入力数値データ及びｎ進法、例えば１６進法で表
示された第２の入力数値データの桁数に応じて決まる数
だけのｍ進法、例えば１０進予測値を生成する。

生成された予測値の内の、前記発生された予測値選択信
号によって決まる１０進予測値が、各桁毎に選択回路８
で、当該桁の加算、又は減算の結果値として選択される
。

前述のように、予測値を選択出力するようにしているの
で、従来のような再補正回路での信号遅延が生じない。

演算の高速化を達成することが出来る。

〔実施例〕

第２図は本発明の一実施例を示す。この図において、参
照番号５０．５２．５４．５６．６０．６２は、第３図
に示す１０進加減算回路においてその構成要素に付した
参照番号と同一であり、同一の参照番号は、第３図に示
す１０進加減算回路の構成要素と同一のものを示してい
る。

第１の予測和発生回路２０、第２の予測和発生回路２２
、第３の予測和発生回路２４、第４の予測和発生回路２
６、並びにマルチプレクサ２８は、本願発明の特徴部分
の内、最上位桁についての回路部分１００のみを構成す
る。第１の予測和発生回路２０は、４ビツト反転回路３
０、−６加算回路３２、マルチプレクサ３４及び４ビツ
ト加算回路３６から成る。４ビツト加算回路３６の被加
数入力には第１の入力数値データ（例えば、被加数デー
タ）ＸＯ（１６進で表わされた１０進のデータ。以下同
じ。）が入力され、４ビツト反転回路３０の入力には第
２の入力数値データ（例えば、加数データ）加数データ
ＹＯ（１６進で表わされた１０進のデータ。以下同じ。

）が入力され、その入力数値データＹＯは、又マルチプ
レクサ３４の一方の入力へ供給される。４ビツト反転回
路３０の出力は、−６加算回路３２を経てマルチプレク
サ３４の他方の入力へ供給される。マルチプレクサ３４
は、１０進加算のときその一方の入力を、また工０進減
算のときその他方の入力を選択する。

４ビツト加算回路３６の最下位桁キャリ入力には、１１
０　ＩＩが入力される。第２の予測和発生回路２２は、
４ビツト反転回路３０、−６加算回路３２、マルチプレ
クサ３４及び４ビツト加算回路３８から成る。４ビツト
加算回路３８の被加数入力には、第１の入力数値データ
ＸＯが、又加数入力には、マルチプレクサ３４の出力が
入力される。４ビツト加算回路３８の最下位桁キャリ入
力には、“１”が入力される。第３の予測和発生回路２
４は、＋６加算回路４０、反転回路４２、マルチプレク
サ４４及び４ビツト加算回路４６から成る。４ビツト加
算回路４６の被加数入力には第１の入力数値データＸＯ
が入力され、＋６加算回路４ｏ及び反転回路４２の入力
には第２の入力数値データＹＯが入力される。＋６加算
回路４ｏ及び反転回路４２の出力は、マルチプレクサ４
４を経て４ビツト加算回路４６の他方の入力へ供給され
る。マルチプレクサ４４は、１０進加算のときその一方
の入力即ち十加算回路４０の出力を、また１０進減算の
ときその他方の入力即ち反転回路４２の出力を選択する
。４ビツト加算回路４６の最下位桁キャリ入力には、°
゛０”が入力される。第４の予測和発生回路２６は、十
加算回路４０、反転回路４２、マルチプレクサ４４及び
４ビツト加算回路４８から成る。４ビツト加算回路４８
の被加数入力には、第１の入力数値データＸＯが、又加
数入力にはマルチプレクサ４４の出力が入力される。４
ビツト加算回路４８の最下位桁キャリ入力には、“１”
が入力される。

マルチプレクサ２８は、２進加算回路６０からのキャリ
ＣＲＹＯ乃至ＣＲＹ３に従って次のように４ビツト加算
回路３６．４ビツト加算回路３８．４ビツト加算回路４
６．４ビツト加算回路４８の出力を選択する。マルチプ
レクサ２８における予測選択法を以下に記す。

１０進加算の場合には、 Ｚｎ　＝　　Ａｎ　　（ＣＲＹｌ、＝Ｏ，ＣＲＹ、、、
１　＝Ｏ）Ｚｎ　＝　　Ｂｎ　　（ＣＲＹ、、＝Ｏ，Ｃ
ＲＹ−＋　＝１）Ｚｎ　　＝　　Ｃｎ　　（ＣＲＹ、＝
１．ＣＲＹｌ、、１　＝Ｏ）Ｚｎ　＝　　Ｄｎ　　（Ｃ
ＲＹ、＝１．ＣＲＹｌｌ、＋　　＝１）′のような予測
相選択法に従って、マルチプレクサ２８で行なわれる。

前記キャリＣＲＹ、は、上位桁への１０進キヤリを、前
記キャリＣＲＹ、、や、は、下位桁からのｌＯ進進中ヤ
リ意味する。最下位桁でのＣＲＹ、１．、−０′”であ
る。ここにおけるｎは、前記入力被加数、及び前記入力
加数の各桁、即ちＸＯ及びＹＯ，ＸＩ及びＹｌ、Ｘ２及
びＹ２、並びにＸ３及びＹ３に対応する０、１．２、並
びに３である。

又、１０進減算の場合には、 Ｚｎ　＝　　Ａｎ　　（ＣＲＹｌ、＝Ｏ，ＣＲＹ−４＋
　＝Ｏ）Ｚｎ　＝　　Ｂｎ　　（ＣＲＹ、、＝Ｏ，ＣＲ
Ｙｎ−＋　＝１　）Ｚｎ　＝　　Ｃｎ　　（ＣＲＹ−＝
　１．ＣＲＹ、、−＋　＝０）Ｚｎ　＝　　Ｄｎ　　（
ＣＲＹ、＝１．ＣＲＹ−−＋　＝１）のような予測差選
択法に従って、マルチプレクサ２８で行なわれる。この
場合におけるキャリＣＲＹ、も、又キャＩＪｃＲＹ、、
、も前記１０進加算の場合と同義である。ｎについても
同様である。最下位桁でのＣＲＹゎ、１＝゛１”′であ
る。

他の桁も、全く同一の構成要素で構成される。

それら各桁の回路部分を、それぞれ１１０．１２０．１
３０で示す。

第２図において、＋６加算回路５２、反転回路５４、マ
ルチプレクサ５６は、第１図の補正回路２に対応し、反
転回路３０，４２、−６加算回路３２、＋６加算回路４
０、マルチプレクサ３４゜４４．４ビツト加算回路３６
．３８，４６．４８は、第１図の予測値生成回路４に対
応する。２進加算回路６０．１０進加減算選択回路６１
は、第１図の予測値選択信号発生回路に対応し、マルチ
プレクサ２８は、第１図の選択回路８に対応する。

前記構成に成る本発明の１０進加算、及び１０進減算の
動作を以下に説明する。

先ず、１０進加算の動作の説明を行なう。前述の従来例
の場合と同様に、その被加数Ｘを３２１４とし、加数Ｙ
を２１７６とする。これらいずれの数値データの１０進
各桁も１６進法で表示されているものとする。

この加算動作における最下位桁、即ち被加数ＸのＸ３＝
４、及び加数ＹのＹ３＝６について２進加算回路６０（
第１図の相選択信号発生回路２０）から出力される１０
進キヤリＣＲＹ４は、“０°′であり、１０進キヤリＣ
ＲＹ３は、“１′°であるから、前記段剥の被加数Ｘの
Ｘ３−４、及び加数ＹのＹ３−６をその入力に受けて４
ビツト加算回路３６．４ビツト加算回路３８．４ビツト
加算回路４６、及び４ビツト加算回路４８から既に発生
されている１０進予測和で“ＯＩ＋　　　“１”°“６
°。

及び“７パの内の、４ビツト加算回路３６から発生して
いる１０進数Ａ３−”Ｏ”が、マルチプレクサ２８にお
いて前述の予測相選択法に従って選択される。

被加数ＸのＸ２＝１、及び加数ＹのＹ２＝７についての
加算動作において、１つ下位の桁での１０進キヤリＣＲ
Ｙ３は、１”であり、且つ当該桁について２進加算回路
６０から出力される１０進キヤリＣＲＹ２は、０゛であ
るから、前記段剥の被加数ＸのＸ２＝Ｌ及び加数ＹのＹ
２＝７をその入力に受けて４ビツト加算回路３６．４ビ
ツト加算回路３８．４ビツト加算回路４６、及び４ビツ
ト加算回路４８から既に発生されている１０進予測和で
”７°”、“９゛“３°゛及び“４°゛の内の、４ビツ
ト加算回路３８から発生している１０進予測和Ｂ２＝”
９”が、当該桁の和としてマルチプレクサ２８において
前述の予測相選択法に従って選択される。

被加数Ｘの×１−２、及び加数ＹのＹ１＝１についての
加算動作においても、又被加数ＸのＸｌ−３、及び加数
ＹのＹ１＝２についての加算動作においても、その桁へ
の１０進キヤリも、又当該桁から上位桁へのＩＯ進進中
ヤリ“０”であるから、いずれの桁においても４ビツト
加算回路３６から出力される１０進予測和ＡＩ＝“３”
、ＡＯ＝“５′′が、それぞれ対応桁の和としてマルチ
プレクサ２８で選択されて出力される。

減算動作も、はぼ同様の動作で被減数Ｘから減数Ｙの減
算が行なわれる。

この減算動作における最下位桁、即ち被減数ＸのＸ３−
４、及び減数ＹのＹ３−６について２進加算回路６０か
ら出力されるｌＯ進キ＋すＣＲＹ３は、“０°゛であり
、１つ下位の桁からのｌＯ進キャリＣＲＹ４は、“１”
であるから、前記設例の被減数χのＸ３＝４、及び減数
ＹのＹ３＝６をその入力に受けて４ビツト加算回路３６
．４ビツト加算回路３８．４ビツト加算回路４６、及び
４ビツト加算回路４８から既に発生されている１０進予
測差で“７”、“′８′”“３パ及び“′４”の内の、
４ビツト加算回路３８から発生しているＩＯ進逗子差Ｂ
３＝“′８”が、当該桁の差としてマルチプレクサ２８
において前述の予測差選択法に従って選択される。

被減数ＸのＸ２＝１、及び減数ＹのＹ２＝７についての
減算動作における１つ下位の桁からの１０進キヤリＣＲ
Ｙ３は、“Ｏ”であり、且つ当該桁について２進加算回
路６０から出力されるｌＯ進キャリＣＲＹ２は、°“Ｏ
１１であるから、前記設例の被減数ＸのＸ２＝１、及び
減数ＹのＹ２＝７をその入力に受けて４ビツト加算回路
３６．４ビツト加算回路３８．４ビツト加算回路４６、
及び４ビツト加算回路４８から既に発生されている１０
進予測差で３”、“°“９′”及び“°Ｏ“の内の、４
ビツト加算回路３６から発生している１０進予測差Ａ２
＝“３′”が、当該桁の差としてマルチプレクサ２８に
おいて前述の予測差選択法に従って選択される。

被減数ＸのＸ１＝２、及び減数ＹのＹ１＝１についての
減算動作においては、１つ下位の桁からの１０進キヤリ
ＣＲＹ２は、パＯ°”であり、且つ当該桁について２進
加算回路６０から出力されるｌＯ進キャリＣＲＹ　１は
、ＩＩ　Ｉ　ＩＩとなるから、４ビツト加算回路４６か
ら発生されているｌＯ進逗子差Ｃ１＝“Ｏ°′が、当該
桁の差としてマルチプレクサ２８において前述の予測差
選択法に従って選択される。又、被減数ＸのＸＩ＝３、
及び減数ＹのＹ１＝２についての減算動作においては、
１つ下位の桁からの１０進キヤリＣＲＹＩは、“°１”
であり、且つ当該桁について２進加算回路６０から出力
される１０進キヤリＣＲＹＯは、“１”となるから、４
ビツト加算回路４８から発生されている１０進予測差Ｄ
Ｏ＝゛１パが、当該桁の差としてマルチプレクサ２８に
おいて前述の予測差選択法に従って選択される。

なお、前記実施例においては、１０進最上位の和の桁か
らのキャリがない場合について説明したが１０進数ＡＯ
乃至Ｄｏの内から選択される１０進数で生ずるキャリが
その１つ上位の桁を構成するようにしてマルチプレクサ
２８から出力される。

加算も、減算も４桁の場合について説明したが、他の任
意の桁数の数についても、本発明を実施し得る。又、そ
の数を何進法で表示するかと言うことも、本発明の実施
に当たって制限となるものではない。従って、補正回路
も、加算回路も、前記実施例のものに制限されるもので
はない。

［発明の効果〕 以上述べたところから明らかなように本発明によれば、
演算結果に対する再補正の代わりに、予測和の選択方式
を採用したことにより、該再補正における演算信号の伝
播時間分だけ演算の高速化が図れる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す図、 第３図は従来の１０進加減算回路を示す図、第４図は第
３図回路の加算及び減算の例を示す図である。 第１図及び第２図において、 ２は補正回路（＋６加算回路５２、反転回路５４、マル
チプレクサ５６）、 ４は予測値生成回路（反転回路３０，４２、−６加算回
路３２、＋６加算回路４０、マルチプレクサ３４，４４
．４ビツト加算回路３６．３Ｂ、４６．４８）、 ６は予測値選択信号発生回路（２進加算回路６０．１０
進加減算回路６１）、 ８は選択回路（マルチプレクサ２８）である。 ｌつ屹」目の序工里フ゛口、７り　図 第１図 ５３９０ （３２１４＋２１７６＝　５３９０） １−．３（５回路の刀Ｄう賊讐ｆンｌＪ第４図 ０３８

Claims (2)

【特許請求の範囲】
1. （１）各桁をｎ進法で表示した第１の入力数値データに
   対し加算に対して加算結果値をｍ進法で出力せしめるた
   めの補正を各桁毎に施して出力し、減算に対して前記第
   １の入力数値データを各桁毎に反転して出力し、 前記各桁をｎ進法で表示した第１の入力数値データ及び
   各桁をｎ進法で表示した第２の入力数値データの加算、
   又は減算のｍ進予測値を前記第１の入力数値データ及び
   前記第２の入力数値データの桁数に応じて決まる数だけ
   生成し、 前記補正、又は反転された前記第１の入力数値データと
   、前記第２の入力数値データとに応答して前記ｍ進予測
   値を選択するための、前記補正、又は反転された前記第
   １の入力数値データ及び前記第２の入力数値データの桁
   数に応じて決まる予測値選択信号を各桁毎に発生し、 各桁毎に発生された予測値選択信号に応答して該予測値
   選択信号対応の前記ｍ進予測値を各桁毎の加算、又は減
   算の結果値として選択することを特徴とする加算、又は
   減算のための二入力論理演算方式。
2. （２）各桁を１６進法で表示した第１の入力数値データ
   に対して加算において６を加算して出力し、減算におい
   て反転して出力する各桁毎の補正回路（２）と、 前記第１の入力数値データ及び各桁を１６進法で表示し
   た第２の入力数値データの加算、又は減算の１０進予測
   値を前記第１の入力数値データ及び前記第２の入力数値
   データの桁数に応じて決まる数だけ生成する各桁毎の予
   測値生成回路（４）と、 前記第２の入力数値データと、前記補正回路（２）の出
   力数値データとに応答して前記１０進予測値を選択する
   ための、前記第１の入力数値データ及び前記補正回路２
   の出力数値データの桁数に応じて決まる予測値選択信号
   を各桁毎に発生する予測値選択信号発生回路（６）と、 各桁毎に発生された予測値選択信号に応答して該予測値
   選択信号対応の前記１０進予測値を各桁毎の加算、又は
   減算の結果値として選択する選択回路（８）とから成る
   １０進加減算方式。