JP3205020B2

JP3205020B2 - 演算装置

Info

Publication number: JP3205020B2
Application number: JP32215691A
Authority: JP
Inventors: 勝澤田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-12-05
Filing date: 1991-12-05
Publication date: 2001-09-04
Anticipated expiration: 2016-09-04
Also published as: JPH05158660A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は例えば乗算又は積和演算
の結果に対して除算を実行できる演算装置に関する。

【０００２】近年、例えばサーボ制御系等の制御に使用
されるデジタルアナログプロセッサ（ＤＳＰ）では、
（Ａ×Ｂ＋Ｄ）のような積和演算を高速に行えるだけで
なく、積和演算結果に対し除算を高速に実行できる必要
がでてきた。

【０００３】

【従来の技術】通常のコンピュータにおける引き戻し法
による除算を図８〜図１３に従って説明すると、まず、
図８に示すように、例えば積和演算結果である２ｎビッ
ト（ｎは自然数）の被除数ｂが被除数レジスタ３０に設
定され、ｎビットの除数ａが除数レジスタ３１に設定さ
れる。図９に示すように除数レジスタ３１の除数ａを左
に（ｎ−１）ビットだけシフトしてａ・２^n-1とするこ
とにより、被除数と除数との桁合わせが行われる。この
とき、除数レジスタ３１の除数ａの上位桁及び除数ａの
（ｎ−１）個の下位桁はすべて論理零となる。

【０００４】次に、図１０に示すように被除数ｂから除
数ａ・２^n-1を減算することにより１ビット分の除算を
行い、余りｒを被除数レジスタ３０及び除数レジスタ３
１とは異なる別の汎用レジスタ３２に格納する。この
際、被除数ｂから除数ａ・２^n- ¹を引き切れない場合の
余りｒは

【０００５】

【数１】ｒ＝ｂ−０・ａ・２^n-1 ＝ｂとなる。この場合には、図１１に示すように、余りｒを
左に１ビットだけシフトした２・ｒが、次の１桁分の除
算の（部分）被除数Ｒｐとして被除数レジスタ３０に設
定され、最下位ビットは論理零となる。尚、除数ａは除
数レジスタ３１に設定される。

【０００６】又、図１０において、被除数ｂから除数ａ
・２^n-1を引き切れる場合の余りｒは

【０００７】

【数２】ｒ＝ｂ−１・ａ・２^n-1 ＝ｂ−ａ・２^n-1 となる。この場合には、図１２に示すように、余りｒを
左に１ビットだけシフトして最下位ビットに論理壱を加
えた（２・ｒ＋１）が、次の１桁分の除算の（部分）被
除数Ｒｐとして被除数レジスタ３０に設定される。

【０００８】次に、図１１又は図１２に示す部分被除数
Ｒｐから除数ａ・２^n-1を減算することにより２ビット
目の除算を行い、部分被除数Ｒｐから除数ａ・２^n-1を
引き切れない場合にはその余りを左に１ビットだけシフ
トして次の除算の部分被除数として設定し、部分被除数
Ｒｐから除数ａ・２^n-1を引き切れる場合にはその余り
を左に１ビットだけシフトして最下位ビットを「１」と
することにより次の除算の部分被除数として設定する。

【０００９】以下、前記と同様にして部分被除数から除
数を減算することにより各ビットの除算を行ってその余
りを左に１ビットだけシフトして、又は左に１ビットだ
けシフトしかつ最下位ビットを「１」として新たな部分
被除数を設定する。そして、この新たな部分被除数に基
づいて除算を繰り返し実行することにより、図１３に示
すように上位ｎビットからなる剰余と、下位ｎビットか
らなる商を求める。

【００１０】

【発明が解決しようとする課題】しかしながら、上記し
たように、一般的に用いられる引き戻し法による除算で
は、被除数レジスタ３０及び除数レジスタ３１に被除数
及び除数を転送して減算を行い、余りｒを汎用レジスタ
３２に格納するまでが１マシンサイクルで行われる。
又、被除数ｂ又は部分被除数Ｒｐからの除数ａ・２^n-1
の減算結果によって汎用レジスタ３２を経由して次に被
除数レジスタ３０に設定する値が異なる。従って、例え
ばＤＳＰ等の高速プロセッサでも除算命令は商を１ビッ
ト分ずつ求める命令であることが多く、商と剰余を求め
るためにはこの除算命令を除数のビット数分のサイクル
がかかり、除算スピードの改善ができないという問題を
生じていた。

【００１１】本発明は上記問題点を解決するためになさ
れたものであって、ＤＳＰの演算回路を大幅に変更する
ことなく、１．５マシンサイクルで２桁分の除算を実行
でき、除算スピードを向上できることを目的とする。

【００１２】

【課題を解決するための手段】本発明は上記目的を達成
するため、２ｎ桁（ｎは自然数）からなる被除数を格納
する第１及び第２の被除数レジスタと、ｎ桁からなる除
数を格納する除数レジスタと、第１又は第２の被除数レ
ジスタのいずれか一方を選択してそのレジスタに保持さ
れた被除数を出力する選択回路と、選択回路の出力値を
入力し、その出力値を桁シフトせずに、又は左に１桁だ
けシフトして出力する被除数シフト回路と、除数レジス
タの除数を入力し左に（ｎ−１）桁だけシフトして出力
する除数シフト回路と、被除数シフト回路の出力値から
除数シフト回路の出力値を減算することにより１桁分の
除算を行う演算器と、演算器の減算結果を左に１桁だけ
シフトするとともに最下位桁に論理壱を入力する演算結
果シフト回路と、入力されたデータを桁シフトせずに、
又は１桁だけ左にシフトして出力するシフト回路と、シ
フト回路の出力値を保持する補助レジスタと、演算結果
シフト回路と第２の被除数レジスタとを接続するための
バススイッチと、マシンサイクルの前半又は後半の半サ
イクルにおいて第１の被除数レジスタ及び除数レジスタ
にそれぞれ被除数及び除数が保持されるように制御する
とともに、この半サイクルの次の半サイクルにおいて第
２の被除数レジスタに被除数が保持されるように制御す
るデータ転送制御手段と、マシンサイクルの前半又は後
半の半サイクルにおいて当該半サイクルの直前の半サイ
クルにおいて被除数を保持した被除数レジスタが選択さ
れるように選択回路を制御する選択制御手段と、選択回
路により第１の被除数レジスタが選択されたとき、演算
器が被除数から除数を引き切れるときには演算結果シフ
ト回路の出力値が第２の被除数レジスタに入力されるよ
うにバススイッチを制御し、演算器が被除数から除数を
引き切れないときには第１の被除数レジスタに保持され
た被除数が第２の被除数レジスタに入力されるようにバ
ススイッチを制御するバススイッチ制御手段と、選択回
路により第１の被除数レジスタが選択されたとき、又は
選択回路により第２の被除数レジスタが選択されかつ直
前の半サイクルにおいて演算器が被除数から除数を引き
切れたときには被除数が桁シフトされないように被除数
シフト回路を制御し、選択回路により第２の被除数レジ
スタが選択されかつ直前の半サイクルにおいて演算器が
被除数から除数を引き切れなかったときには被除数が左
に１桁シフトされるように被除数シフト回路を制御する
被除数シフト回路制御手段と、選択回路により第１の被
除数レジスタが選択されたとき、演算器が被除数から除
数を引き切れたときには演算結果シフト回路の出力値が
桁シフトされずに補助レジスタに保持されるようにシフ
ト回路を制御し、演算器が被除数から除数を引き切れな
かったときには第１の被除数レジスタに保持された被除
数が左に１桁シフトされて補助レジスタに保持されるよ
うにシフト回路を制御するシフト回路入力制御手段と、
選択回路により第２の被除数レジスタが選択されたと
き、演算器が被除数から除数を引き切れたときには演算
結果シフト回路の出力値が除算結果として出力されるよ
うに制御し、演算器が被除数から除数を引き切れなかっ
たときには補助レジスタに保持されたデータがシフト回
路により左に１桁シフトされて除算結果として出力され
るように制御する除算結果出力制御手段とを備えて構成
した。

【００１３】

【作用】マシンサイクルの前半又は後半の半サイクルに
おいて、第１の被除数レジスタ及び除数レジスタに被除
数及び除数が転送される。この半サイクルの次の半サイ
クルにおいて第１の被除数レジスタの被除数及び除数レ
ジスタの除数に基づいて演算器により１桁目の除算が実
行され、演算器の演算結果に基づいて第２の被除数レジ
スタに演算結果シフト回路の出力値がバススイッチを介
して、又は第１の被除数レジスタに保持された被除数が
転送されるとともに、補助レジスタに演算結果シフト回
路の出力値、又は第１の被除数レジスタに保持された被
除数をシフト回路によりシフトしたデータが１桁目の除
算結果として保持される。そして、次の半サイクルにお
いて第２の被除数レジスタの被除数及び除数レジスタの
除数に基づいて演算器により２桁目の除算が実行され、
演算器の演算結果に基づいて演算結果シフト回路の出力
値、又は補助レジスタに保持された１桁目の除算結果を
左に１桁シフトしたデータが２桁目の除算結果として出
力される。従って、１．５マシンサイクルで２桁分の除
算が実行され、除算スピードが向上される。

【００１４】

【実施例】以下、本発明を具体化した一実施例を図１〜
図７に従って説明する。図１は本実施例におけるデジタ
ルシグナルプロセッサ（ＤＳＰ）１を示し、汎用レジス
タＲＬ，Ｒの出力側はスイッチバッファ（図示略）を介
してそれぞれｎ本（本実施例では１６本）の信号線より
なるデータバスＢ１Ｈ，Ｂ１Ｌ、Ｂ２Ｈ，Ｂ２Ｌに接続
されるとともに、汎用レジスタＲＬ，Ｒの入力側はスイ
ッチバッファ（図示略）を介してそれぞれｎ（ｎは自然
数で、本実施例では１６）本の信号線よりなるデータバ
スＢ３Ｈ，Ｂ３Ｌに接続されている。汎用レジスタＲＬ
は２ｎビットのデータを保持できるようになっており、
ｎビットよりなる２数ｕ，ｖの乗算結果（ｕ×ｖ）、又
はｎビットよりなる３数ｘ，ｙ，ｚの積和演算結果（ｘ
×ｙ＋ｚ）等の２ｎビットよりなるデータを被除数デー
タとして保持している。汎用レジスタＲはｎビットのデ
ータを除数データとして保持している。

【００１５】データバスＢ１Ｈ，Ｂ１Ｌ，Ｂ２Ｈ，Ｂ２
ＬとデータバスＢ３Ｈ，Ｂ３Ｌとの間にはバススイッチ
ＢＳＷが設けられ、同スイッチＢＳＷは後記するコント
ローラ７からの制御信号に基づいてデータバスＢ１Ｈ，
Ｂ１ＬとデータバスＢ３Ｈ，Ｂ３Ｌ、又はデータバスＢ
２Ｈ，Ｂ２ＬとデータバスＢ３Ｈ，Ｂ３Ｌとを接続する
ようになっている。

【００１６】データバスＢ１Ｈ，Ｂ１Ｌ，Ｂ２Ｈ，Ｂ２
Ｌには第１及び第２の被演算レジスタとしての第１及び
第２のラッチＬＴＰ，ＬＴＳがスイッチバッファ（図示
略）を介して接続されるとともに、除数レジスタとして
の第３のラッチＬＴがスイッチバッファ（図示略）を介
して接続されている。第１及び第２のラッチＬＴＰ，Ｌ
ＴＳはそれぞれ２ｎビットよりなるデータを保持でき、
第１及び第２のラッチＬＴＰ，ＬＴＳはマシンサイクル
の前半又は後半の半サイクルにおいてデータバスＢ１
Ｈ，Ｂ１Ｌ又はＢ２Ｈ，Ｂ２Ｌを介して転送される前記
汎用レジスタＲＬのデータを除算における被除数又は部
分被除数（商の１ビット目を算出したときの余り）とし
て保持するようになっている。第３のラッチＬＴは２ｎ
ビットよりなるデータを保持でき、第３のラッチＬＴは
マシンサイクルの前半又は後半の半サイクルにおいてデ
ータバスＢ１Ｈ，Ｂ１Ｌ又はＢ２Ｈ，Ｂ２Ｌを介して転
送される前記汎用レジスタＲのｎビットのデータを除算
における除数として保持するようになっている。

【００１７】第１及び第２のラッチＬＴＰ，ＬＴＳには
選択回路としてのマルチプレクサＭＰＸが接続され、同
マルチプレクサＭＰＸは第１のラッチＬＴＰ又は第２の
ラッチＬＴＳのうち、マシンサイクルの直前の半サイク
ルにおいて被除数データを保持したラッチを選択し、そ
の選択したラッチに保持された被除数データを出力する
ようになっている。

【００１８】マルチプレクサＭＰＸには被除数シフト回
路ＳＮ１が接続され、同被除数シフト回路ＳＮ１はマル
チプレクサＭＰＸの出力値（被除数データ）を入力し、
コントローラ７からの制御信号に基づいてその被除数デ
ータを桁シフトせずに、又は図１１又は図１２に示すよ
うに左に１ビットだけシフトして算術論理演算器（以
下、ＡＬＵという）２に出力するようになっている。

【００１９】前記第３のラッチＬＴに接続された除数シ
フト回路ＳＮ２は、同第３のラッチＬＴから出力される
除数データを入力し、図９に示すように左に（ｎ−１）
ビット（本実施例では１５ビット）だけシフトしてＡＬ
Ｕ２に出力するようになっている。

【００２０】演算器としてのＡＬＵ２は被除数シフト回
路ＳＮ１の出力値と除数シフト回路ＳＮ２の出力値とを
入力し、被除数シフト回路ＳＮ１の出力値から除数シフ
ト回路ＳＮ２の出力値を減算することにより１ビット分
の除算を行い、その減算結果、即ち、余りを出力するよ
うになっている。又、ＡＬＵ２は被除数シフト回路ＳＮ
１の出力値から除数シフト回路ＳＮ２の出力値を引き切
れないときにはボロー（桁借り）信号を論理零としてフ
ラグレジスタＦＲに出力し、引き切れるときにはボロー
信号を論理壱としてフラグレジスタＦＲに出力するよう
になっている。又、ＡＬＵ２は除算以外に乗算、積和演
算等の算術演算や論理演算を行うようになっている。

【００２１】ＡＬＵ２の出力側には演算結果シフト回路
ＣＬＰが接続され、この演算結果シフト回路ＣＬＰの出
力は前記データバスＢ３Ｈ，Ｂ３Ｌに接続されている。
演算結果シフト回路ＣＬＰにはＡＬＵ２の減算結果、即
ち、余りが入力されており、同シフト回路ＣＬＰはコン
トローラ７から出力制御信号が入力されると、その余り
を左に１ビットだけシフトすることによりＡＬＵ２の次
の１ビット分の部分被除数又は商を生成してデータバス
Ｂ３Ｈ，Ｂ３Ｌに出力するようになっている。

【００２２】マルチプレクサ３は前記データバスＢ１
Ｈ，Ｂ１Ｌ，Ｂ２Ｈ，Ｂ２Ｌ，Ｂ３Ｈ，Ｂ３Ｌに接続さ
れるとともに、後記する補助レジスタＡＸＲに接続され
ている。マルチプレクサ３はコントローラ７からの選択
制御信号に基づいてデータバスＢ１Ｈ，Ｂ１Ｌ、データ
バスＢ２Ｈ，Ｂ２Ｌ、データバスＢ３Ｈ，Ｂ３Ｌ又は補
助レジスタＡＸＲのうち、いずれか１つを選択してその
データをシフト回路としてのバレルシフタＢＳＦに出力
するようになっている。

【００２３】バレルシフタＢＳＦはマルチプレクサ３の
出力値を入力し、コントローラ７からの制御信号に基づ
いてマルチプレクサ３から入力されたデータを左に任意
ビット数だけシフトして出力するようになっている。本
実施例ではバレルシフタＢＳＦはその入力されたデータ
を桁シフトせずに、又は１ビットだけシフトするように
なっている。

【００２４】バレルシフタＢＳＦには補助レジスタＡＸ
Ｒが接続され、同補助レジスタＡＸＲはバレルシフタＢ
ＳＦの出力を保持するようになっている。又、バレルシ
フタＢＳＦにはスイッチバッファ４〜６が接続され、ス
イッチバッファ４〜６はそれぞれデータバス対Ｂ１Ｈ，
Ｂ１Ｌ、データバス対Ｂ２Ｈ，Ｂ２Ｌ、及びデータバス
対Ｂ３Ｈ，Ｂ３Ｌに接続されている。各スイッチバッフ
ァ４〜６はコントローラ７からの制御信号に基づいてバ
レルシフタＢＳＦの出力を対応するデータバス対に出力
するようになっている。

【００２５】本実施例のＤＳＰ１では、上記のように、
従来公知のＤＳＰに備えられた汎用レジスタＲＬ，Ｒ、
データバスＢ１Ｈ，Ｂ１Ｌ、Ｂ２Ｈ，Ｂ２Ｌ，Ｂ３Ｈ，
Ｂ３Ｌ、第１のラッチＬＴＰ、第３のラッチＬＴ、マル
チプレクサＭＰＸ、フラグレジスタＦＲ、ＡＬＵ２、マ
ルチプレクサ３及びバレルシフタＢＳＦに加えて、補助
レジスタＡＸＲ、スイッチバッファ４〜６、バススイッ
チＢＳＷ、第２のラッチＬＴＳ、被除数シフト回路ＳＮ
１、除数シフト回路ＳＮ２及び演算結果シフト回路ＣＬ
Ｐを設けている。

【００２６】そして、データ転送制御手段、選択制御手
段、バススイッチ制御手段、被除数シフト回路制御手
段、シフト回路入力制御手段及び除算結果出力制御手段
としてのコントローラ７は、フラグレジスタＦＲの値に
基づいて汎用レジスタＲＬ，Ｒ、マルチプレクサＭＰ
Ｘ、マルチプレクサ３、バレルシフタＢＳＦ、スイッチ
バッファ４〜６、バススイッチＢＳＷ、被除数シフト回
路ＳＮ１、除数シフト回路ＳＮ２及び演算結果シフト回
路ＣＬＰを制御して、１．５マシンサイクルで２ビット
分の商を算出させるようになっている。

【００２７】次に、コントローラ７が実行する処理を図
７に示すフローチャートに従って説明する。尚、ステッ
プ１０はマシンサイクルの前半の半サイクルに行われる
データ転送を示し、ステップ１１〜１４はマシンサイク
ルの後半の半サイクルに行われる１ビット目の除算を示
し、更にステップ１５〜１９は次のマシンサイクルの前
半の半サイクルに行われる２ビット目の除算を示してい
る。

【００２８】まず、ステップ１０で図２に示すように汎
用レジスタＲＬ，Ｒを制御し、３２ビットよりなる被除
数をデータバスＢ１Ｈ，Ｂ１Ｌを介して転送して第１の
ラッチＬＴＰに保持させるとともに、１６ビットよりな
る除数をデータバスＢ２Ｈ（又はＢ２Ｌ）を介して転送
して第３のラッチＬＴに保持させる。これにより、第１
のラッチＬＴＰに保持された被除数はマルチプレクサＭ
ＰＸ１に出力され、第３のラッチＬＴに保持された除数
は除数シフト回路ＳＮ２に出力される。

【００２９】ステップ１１では図３に示すようにマルチ
プレクサＭＰＸを制御して第１のラッチＬＴＰを選択
し、第１のラッチＬＴＰに保持された被除数を被除数シ
フト回路ＳＮ１により桁シフトさせずにＡＬＵ２に出力
させる。従って、第１のラッチＬＴＰに保持された被除
数は破線で示すようにＡＬＵ２に出力されたものと同等
となる。又、除数シフト回路ＳＮ２を制御して除数を左
に１５ビットシフトさせてＡＬＵ２に出力させる。そし
て、ＡＬＵ２にて１ビット目の除算を実行させる。

【００３０】ステップ１２ではフラグレジスタＦＲのボ
ロー信号が論理零か否か、即ち、ＡＬＵ２が被除数シフ
ト回路ＳＮ１の出力値（第１のラッチＬＴＰの被除数）
から除数シフト回路ＳＮ２の出力値（除数）を引き切れ
るか否かを判定する。

【００３１】そして、ステップ１２でボロー信号が論理
零、即ち、引き切れないと判定するとステップ１３に進
む。ステップ１３では、図３に示すように汎用レジスタ
ＲＬを制御し、直前の半サイクルにて第１のラッチＬＴ
Ｐに転送した被除数をデータバスＢ１Ｈ，Ｂ１Ｌを介し
て転送し第２のラッチＬＴＳに保持させる。

【００３２】又、このステップ１３でマルチプレクサ３
によりデータバスＢ１Ｈ，Ｂ１Ｌのデータ、即ち、直前
の半サイクルにて第１のラッチＬＴＰに転送した被除数
を選択させる。そして、バレルシフタＢＳＦによりこの
被除数を左に１ビットだけシフトさせ、補助レジスタＡ
ＸＲに１ビット目の除算結果として保持させる。従っ
て、補助レジスタＡＸＲに保持される除算結果は図１１
の部分被除数Ｒｐのように最下位桁に論理零を備えたも
のとなる。

【００３３】ステップ１３に続くステップ１５では図５
に示すようにマルチプレクサＭＰＸを制御して第２のラ
ッチＬＴＳを選択し、第２のラッチＬＴＳに保持された
被除数を被除数シフト回路ＳＮ１に出力させる。このと
き、第２のラッチＬＴＳに保持されている被除数は汎用
レジスタＲＬから転送されたものであるため、被除数シ
フト回路ＳＮ１によりこの被除数を左に１ビットだけシ
フトさせてＡＬＵ２に出力させる。又、第３のラッチＬ
Ｔに保持された除数を除数シフト回路ＳＮ２により左に
１５ビットシフトしてＡＬＵ２に出力させる。そして、
ＡＬＵ２にて２ビット目の除算を実行させる。

【００３４】又、前記ステップ１２でボロー信号が論理
壱、即ち、ＡＬＵ２が被除数シフト回路ＳＮ１の出力値
（第１のラッチＬＴＰの被除数）から除数シフト回路Ｓ
Ｎ２の出力値（除数）を引き切れると判定するとステッ
プ１４に進む。

【００３５】ステップ１４では、図４に示すように演算
結果シフト回路ＣＬＰによりＡＬＵ２の減算結果、即
ち、余りを左に１ビットだけシフトしてデータバスＢ３
Ｈ，Ｂ３Ｌに出力させるとともに、バススイッチＢＳＷ
によりデータバスＢ２Ｈ，Ｂ２ＬとデータバスＢ３Ｈ，
Ｂ３Ｌとを接続する。これにより、演算結果シフト回路
ＣＬＰの出力値をデータバスＢ３Ｈ，Ｂ３Ｌ、バススイ
ッチＢＳＷ及びデータバスＢ２Ｈ，Ｂ２Ｌを介して転送
し第２のラッチＬＴＳに保持させる。

【００３６】又、このステップ１４でマルチプレクサ３
によりデータバスＢ３Ｈ，Ｂ３Ｌのデータ、即ち、演算
結果シフト回路ＣＬＰの出力値を選択させる。そして、
バレルシフタＢＳＦによりこの出力値を桁シフトさせず
にそのまま補助レジスタＡＸＲに１ビット目の除算結果
として保持させる。従って、補助レジスタＡＸＲに保持
される除算結果は図１２の部分被除数Ｒｐのように最下
位桁に論理壱を備えたものとなる。

【００３７】ステップ１４に続くステップ１６では図６
に示すようにマルチプレクサＭＰＸを制御して第２のラ
ッチＬＴＳを選択し、第２のラッチＬＴＳに保持された
被除数を被除数シフト回路ＳＮ１に出力させる。このと
き、第２のラッチＬＴＳに保持されている被除数は演算
結果シフト回路ＣＬＰの出力値であるため、被除数シフ
ト回路ＳＮ１により桁シフトさせずにＡＬＵ２に出力さ
せる。従って、第２のラッチＬＴＳに保持された被除数
は破線で示すようにＡＬＵ２に出力されたものと同等と
なる。又、除数シフト回路ＳＮ２を制御して除数を左に
１５ビットシフトさせてＡＬＵ２に出力させる。そし
て、ＡＬＵ２にて２ビット目の除算を実行させる。

【００３８】そして、ステップ１７ではフラグレジスタ
ＦＲのボロー信号が論理零か否か、即ち、ＡＬＵ２が被
除数シフト回路ＳＮ１の出力値（第２のラッチＬＴＳの
被除数）から除数シフト回路ＳＮ２の出力値（除数）を
引き切れるか否かを判定する。

【００３９】ステップ１７でボロー信号が論理零、即
ち、引き切れないと判定するとステップ１８に進む。ス
テップ１８では図５に示すようにマルチプレクサ３によ
り補助レジスタＡＸＲに保持されている１ビット目の除
算結果を選択させる。そして、バレルシフタＢＳＦによ
りこの除算結果を左に１ビットだけシフトさせて２ビッ
ト目の除算結果を生成させるとともに、スイッチバッフ
ァ６をデータバスＢ３Ｈ，Ｂ３Ｌに接続させ、スイッチ
バッファ６及びデータバスＢ３Ｈ，Ｂ３Ｌを介してこの
２ビット目の除算結果を転送し、汎用レジスタＲＬに保
持させる。

【００４０】従って、ステップ１８で汎用レジスタＲＬ
に保持される除算結果は、補助レジスタＡＸＲに保持さ
れている１ビット目の除算結果が、図１１の部分被除数
Ｒｐのように最下位桁に論理零を備えたものであるとき
には最下位桁及びその上位桁に論理零を備えたものとな
る。又、補助レジスタＡＸＲに保持されている１ビット
目の除算結果が、図１２の部分被除数Ｒｐのように最下
位桁に論理壱を備えたものであるときには最下位桁に論
理零、その上位桁に論理壱を備えたものとなる。

【００４１】又、前記ステップ１７でボロー信号が論理
壱、即ち、引き切れると判定するとステップ１９に進
む。ステップ１９では図６に示すように演算結果シフト
回路ＣＬＰによりＡＬＵ２の減算結果、即ち、余りを左
に１ビットだけシフトし、データバスＢ３Ｈ，Ｂ３Ｌを
介して転送し、汎用レジスタＲＬに２ビット目の除算結
果として保持させる。

【００４２】従って、ステップ１９で汎用レジスタＲＬ
に保持される除算結果は、第２のラッチＬＴＳに保持さ
れた被除数が汎用レジスタＲＬから転送されたものであ
る場合には、最下位桁に論理零、その上位桁に論理零を
備えたものとなり、第２のラッチＬＴＳに保持された被
除数が演算結果シフト回路ＣＬＰから転送されたもので
ある場合には、最下位桁及びその上位桁に論理壱を備え
たものとなる。

【００４３】このように、本実施例のＤＳＰ１では、汎
用レジスタＲＬ，Ｒ、データバスＢ１Ｈ，Ｂ１Ｌ、Ｂ２
Ｈ，Ｂ２Ｌ，Ｂ３Ｈ，Ｂ３Ｌ、第１のラッチＬＴＰ、第
３のラッチＬＴ、マルチプレクサＭＰＸ、フラグレジス
タＦＲ、ＡＬＵ２、マルチプレクサ３及びバレルシフタ
ＢＳＦを備えかつ乗算又は積和演算を行うことができる
従来のＤＳＰに対して、補助レジスタＡＸＲ、スイッチ
バッファ４〜６、バススイッチＢＳＷ、第２のラッチＬ
ＴＳ、被除数シフト回路ＳＮ１、除数シフト回路ＳＮ２
及び演算結果シフト回路ＣＬＰを設けた簡単な構成で、
１．５マシンサイクルで２ビット分の除算を実行でき、
除算スピードの向上を図ることができる。

【００４４】尚、本実施例では２進表示のデータを扱う
ＤＳＰに具体化したが、これに限定されるものではな
く、例えば、１０進表示のデータを扱う演算装置に具体
化してもよい。

【００４５】

【発明の効果】以上詳述したように、本発明によれば、
ＤＳＰ等の演算装置に対して特殊な回路を付加すること
なく、１．５マシンサイクルで２桁分の除算を実行で
き、除算スピードを向上できる優れた効果がある。

【図面の簡単な説明】

【図１】ＤＳＰに具体化した一実施例を示すブロック図
である。

【図２】被除数及び除数の転送を示す図である。

【図３】１ビット目の除算処理において被除数から除数
を引き切れないときの作用を示す図である。

【図４】１ビット目の除算処理において被除数から除数
を引き切れるときの作用を示す図である。

【図５】２ビット目の除算処理において被除数から除数
を引き切れないときの作用を示す図である。

【図６】２ビット目の除算処理において被除数から除数
を引き切れるときの作用を示す図である。

【図７】コントローラが実行する処理を示すフローチャ
ートである。

【図８】引き戻し法による除算の被除数及び除数の設定
状態を示す図である。

【図９】引き戻し法による除算の被除数及び除数の桁合
わせを説明する図である。

【図１０】引き戻し法による１ビット目の除算処理を説
明する図である。

【図１１】引き戻し法による２ビット目の除算処理を説
明する図である。

【図１２】引き戻し法による２ビット目の除算処理を説
明する図である。

【図１３】引き戻し法による除算結果を示す図である。

【符号の説明】

２演算器としての算術論理演算器（ＡＬＵ）７データ転送制御手段、選択制御手段、バススイッチ
制御手段、被除数シフト回路制御手段、シフト回路入力
制御手段及び除算結果出力制御手段としてのコントロー
ラＡＸＲ補助レジスタＢＳＦシフト回路としてのバレルシフタＢＳＷバススイッチＣＬＰ演算結果シフト回路ＬＴ除数レジスタとしてのラッチＬＴＰ第１の被除数レジスタとしてのラッチＬＴＳ第２の被除数レジスタとしてのラッチＭＰＸ選択回路としてのマルチプレクサＳＮ１被除数シフト回路ＳＮ２除数シフト回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/52

Claims

(57)【特許請求の範囲】

【請求項１】２ｎ桁（ｎは自然数）からなる被除数を
格納する第１及び第２の被除数レジスタ（ＬＴＰ，ＬＴ
Ｓ）と、ｎ桁からなる除数を格納する除数レジスタ（ＬＴ）と、第１又は第２の被除数レジスタ（ＬＴＰ，ＬＴＳ）のい
ずれか一方を選択してそのレジスタに保持された被除数
を出力する選択回路（ＭＰＸ）と、選択回路（ＭＰＸ）の出力値を入力し、その出力値を桁
シフトせずに、又は左に１桁だけシフトして出力する被
除数シフト回路（ＳＮ１）と、除数レジスタ（ＬＴ）の除数を入力し左に（ｎ−１）桁
だけシフトして出力する除数シフト回路（ＳＮ２）と、被除数シフト回路（ＳＮ１）の出力値から除数シフト回
路（ＳＮ２）の出力値を減算することにより１桁分の除
算を行う演算器（２）と、演算器（２）の減算結果を左に１桁だけシフトするとと
もに最下位桁に論理壱を入力する演算結果シフト回路
（ＣＬＰ）と、入力されたデータを桁シフトせずに、又は１桁だけ左に
シフトして出力するシフト回路（ＢＳＦ）と、シフト回路（ＢＳＦ）の出力値を保持する補助レジスタ
（ＡＸＲ）と、演算結果シフト回路（ＣＬＰ）と第２の被除数レジスタ
（ＬＴＳ）とを接続するためのバススイッチ（ＢＳＷ）
と、マシンサイクルの前半又は後半の半サイクルにおいて第
１の被除数レジスタ（ＬＴＰ）及び除数レジスタ（Ｌ
Ｔ）にそれぞれ被除数及び除数が保持されるように制御
するとともに、この半サイクルの次の半サイクルにおい
て第２の被除数レジスタ（ＬＴＳ）に被除数が保持され
るように制御するデータ転送制御手段（７）と、マシンサイクルの前半又は後半の半サイクルにおいて当
該半サイクルの直前の半サイクルにおいて被除数を保持
した被除数レジスタが選択されるように選択回路（ＭＰ
Ｘ）を制御する選択制御手段（７）と、選択回路（ＭＰＸ）により第１の被除数レジスタ（ＬＴ
Ｐ）が選択されたとき、演算器（２）が被除数から除数
を引き切れるときには演算結果シフト回路（ＣＬＰ）の
出力値が第２の被除数レジスタ（ＬＴＳ）に入力される
ようにバススイッチ（ＢＳＷ）を制御し、演算器（２）
が被除数から除数を引き切れないときには第１の被除数
レジスタ（ＬＴＰ）に保持された被除数が第２の被除数
レジスタ（ＬＴＳ）に入力されるようにバススイッチ
（ＢＳＷ）を制御するバススイッチ制御手段（７）と、選択回路（ＭＰＸ）により第１の被除数レジスタ（ＬＴ
Ｐ）が選択されたとき、又は選択回路（ＭＰＸ）により
第２の被除数レジスタ（ＬＴＰ）が選択されかつ直前の
半サイクルにおいて演算器（２）が被除数から除数を引
き切れたときには被除数が桁シフトされないように被除
数シフト回路（ＳＮ１）を制御し、選択回路（ＭＰＸ）
により第２の被除数レジスタ（ＬＴＳ）が選択されかつ
直前の半サイクルにおいて演算器（２）が被除数から除
数を引き切れなかったときには被除数が左に１桁シフト
されるように被除数シフト回路（ＳＮ１）を制御する被
除数シフト回路制御手段（７）と、選択回路（ＭＰＸ）により第１の被除数レジスタ（ＬＴ
Ｐ）が選択されたとき、演算器（２）が被除数から除数
を引き切れたときには演算結果シフト回路（ＣＬＰ）の
出力値が桁シフトされずに補助レジスタ（ＡＸＲ）に保
持されるようにシフト回路（ＢＳＦ）を制御し、演算器
（２）が被除数から除数を引き切れなかったときには第
１の被除数レジスタ（ＬＴＰ）に保持された被除数が左
に１桁シフトされて補助レジスタ（ＡＸＲ）に保持され
るようにシフト回路（ＢＳＦ）を制御するシフト回路入
力制御手段（７）と、選択回路（ＭＰＸ）により第２の被除数レジスタ（ＬＴ
Ｓ）が選択されたとき、演算器（２）が被除数から除数
を引き切れたときには演算結果シフト回路（ＣＬＰ）の
出力値が除算結果として出力されるように制御し、演算
器（２）が被除数から除数を引き切れなかったときには
補助レジスタ（ＡＸＲ）に保持されたデータがシフト回
路（ＢＳＦ）により左に１桁シフトされて除算結果とし
て出力されるように制御する除算結果出力制御手段
（７）とを備えることを特徴とする演算装置。