JP2000081966A - 演算装置 - Google Patents

Abstract

(57)【要約】 【課題】 積和演算処理と、デュアル乗算処理とを実行
可能な演算装置において、装置資源の十分な活用を図
り、かつ演算処理を迅速に行い得る演算装置を提供す
る。 【解決手段】 入力レジスタ１０１、および１０２と、
拡張器１０３〜１０６と、乗算選択器１０７、および１
０８と、単精度乗算器１０９、および１１０と、シフタ
１１１、および１１２と、全加算選択器１１３と、全加
算器１１４と、桁上げ伝搬加算器１１５と、出力レジス
タ１１６、および１１７とを備えたことで、倍精度積和
演算処理と単精度デュアル乗算処理とを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は演算装置に関し、特
に、単精度、及び倍精度において加算処理と乗算処理と
を含む演算処理を行う演算装置に関する。

【０００２】

【従来の技術】マイクロプロセッサは、コンピュータが
動作するための中核的な演算処理機能をＬＳＩに収めて
１チップ化したものである。また、コンピュータにおい
て命令の解釈や実行を制御するＣＰＵ（central proces
sing unit ）は、パーソナルコンピュータにおいては通
常１チップ化されているものであることから、このよう
な場合にはマイクロプロセッサとＣＰＵとが同義として
扱われることとなる。マイクロプロセッサやＣＰＵはコ
ンピュータにおいて、演算処理を実行することにより、
プログラムの実効制御など汎用的な制御が主な機能とな
っているが、その演算処理機能の高速化、高性能化は近
年著しいものとなっている。

【０００３】一方、デジタル信号を加工するための特殊
なプロセッサーとして、ＤＳＰ（digital signal proce
ssor）が用いられている。ＤＳＰは、音声や画像、計測
データなどのアナログ信号をデジタル化し、フィルター
処理などの処理を行う回路（又は装置）であり、最近で
はマイクロプロセッサと同様に１チップ化されたＬＳＩ
となっていることが多い。ＤＳＰは、ＣＰＵと同様の演
算処理によって信号処理を行うものであるが、汎用性の
強いＣＰＵと比較して信号処理に向け特化されたもので
あり、高速な乗除算機能を有するため、浮動小数点の積
和演算については、通常、汎用ＣＰＵよりはるかに高速
に実行できるものとなっている。又、最近では，マルチ
メディアに特化した高性能なＤＳＰであるメディアプロ
セッサーも普及してきている。

【０００４】コンピュータシステムにおいて音声・画像
等の信号処理を行いたい場合には、汎用的制御のための
ＣＰＵ等のマイクロプロセッサと、信号処理のためのＤ
ＳＰとを同一システム内に有する構成とすることで、高
速な信号処理を実行することが可能となる。

【０００５】図２３は、ＣＰＵとＤＳＰとを備えたコン
ピュータシステムを示す概念図である。同図においてコ
ンピュータシステム２３０１は、その内部にＣＰＵ２３
０２とＤＳＰ２３０４とを備えている。ＣＰＵ２３０２
とＤＳＰ２３０４とはそれぞれが１チップのプロセッサ
である。これらプロセッサはそれぞれが異なるマイクロ
プログラムを用いるものとなるので、コンピュータシス
テム２３０１は、第１のマイクロプログラム記憶手段２
３０３と、第２のマイクロプログラム記憶手段２３０５
とを備え、前者にはＣＰＵ２３０２用のマイクロプログ
ラムを、後者にはＤＳＰ２３０４用のマイクロプログラ
ムを保持するものである。

【０００６】図２３に示すシステムは、ＣＰＵとＤＳＰ
とがそれぞれ１チップのプロセッサとなっているもので
あるが、近年においては、高速な処理を実現しつつ回路
規模の小型化の要請に対応するために、マイクロプロセ
ッサとＤＳＰとの両者を１チップ化する試みもなされて
いる。

【０００７】一方、近年のマイクロプロセッサは前述の
ように処理の高速化が著しいことから、高機能のマイク
ロプロセッサを、デジタル信号処理に特化されたＤＳＰ
が専ら用いられてきた用途において、データ処理のため
に用いることも行われるようになっている。かかる技術
としては、例えば、ＣＰＵにＤＳＰの機能を肩代わりさ
せようとするＮＳＰ（native signal Processing）の試
みや、その考え方を受け継いだ、マルチメディア拡張機
能であるＭＭＸ技術などが挙げられる。ＤＳＰの代替と
して実行する信号処理のための演算は、積和演算（乗算
処理と加算処理）が主体であり、ＭＭＸ技術において
は、命令セットに積和命令を備えることで処理の高速化
を図るものである。

【０００８】一般にプロセッサにおける演算処理には、
比較的精度の低い単精度演算と、高精度の倍精度演算と
があるが、データ処理などに用いる積和演算において
は、演算における桁落ちを防止するために倍精度演算が
必要とされるものである。マイクロプロセッサはその内
部に加算器や乗算器を備えているものであり、これらを
効率的に用いることが積和演算の高速な処理のためには
重要である。

【０００９】また、マルチメディアデータ処理等の迅速
化のために、複数の乗算処理を同時並行的に実行するレ
ジスタ分割演算の機能を有するマイクロプロセッサも開
発されている。レジスタ分割演算処理において二つの乗
算処理を実行する場合は、デュアル乗算処理と呼ばれ
る。後述するように、倍精度乗算処理を実行できる乗算
器は、十分に二つの単精度乗算処理を実行し得るもので
あるので、単一の倍精度乗算処理を実行できるプロセッ
サであれば、そのレジスタを分割使用することで、単精
度のデュアル乗算処理を実行し得るものとなる。

【００１０】レジスタを分割して用いることができ、倍
精度積和演算処理と、単精度デュアル演算処理とを実行
し得る、従来の技術による演算装置として、特開平７−
１２１３５４号公報に開示されたものがある。以下この
例に準じて、従来の技術による演算装置について説明す
る。

【００１１】図２４は、従来の技術による、倍精度（３
２ビット）積和演算処理と単精度（１６ビット）デュア
ル乗算処理とを実行し得る演算装置の構成を示すブロッ
ク図である。図示するように、従来の技術による演算装
置は、レジスタ２４０１、２４０２、および２４０５
と、乗算器（倍精度）２４０３と、桁上げ伝搬加算器２
４０４とを備えている。レジスタ２４０１、および２４
０２は入力レジスタであり演算処理の処理対象である入
力データＳ２４５１、およびＳ２４５２を一時保持す
る。倍精度乗算器２４０３は、レジスタ２４０１、およ
び２４０２に一時保持されたデータに対して倍精度の乗
算処理を行って、部分積を生成する。桁上げ伝搬加算器
２４０４は、倍精度乗算器２４０３が生成した部分積に
対して、桁上げ伝搬加算処理を行う。レジスタ２４０５
は出力レジスタであり、桁上げ伝搬加算器２４０４の処
理結果を一時保持する。

【００１２】図２５は、従来の技術による演算装置の倍
精度積和演算処理を、また図２６は、従来の技術による
演算装置の単精度デュアル乗算処理を説明するための図
である。以下に、図２４のように構成される従来の技術
による演算装置の、「Ａ．倍精度積和演算」、および
「Ｂ．単精度デュアル乗算」の際の動作を、図２４を参
照しながら図２５、および図２６を用いて説明する。

【００１３】Ａ．倍精度（３２ビット）積和演算 図２５に示すように、倍精度積和演算処理は、それぞれ
３２ビットの被乗数Ｘ、および乗数Ｙの乗算処理を行っ
て倍精度乗算結果Ｘ＊Ｙを生成し、生成した倍精度乗算
結果を前段までの演算結果である累積データＺと加算処
理するものである。乗算処理と、該乗算処理で得られた
倍精度乗算結果と累積データとの加算処理とは、必要に
応じ繰り返して行われるものとすることができる。

【００１４】積和演算処理が開始すると、図２４に示す
従来の技術による演算装置には、３２ビットの被乗数
Ｘ、および３２ビットの乗数Ｙが、入力データＳ２４５
１、およびＳ２４５２として、それぞれレジスタ２４０
１、および２４０２に入力され、一時保持された後、倍
精度乗算器２４０３に出力される。倍精度乗算器２４０
３は、３２ビット×３２ビットの乗算処理を実行して、
６４ビットの倍精度乗算結果Ｘ＊Ｙを生成し、この倍精
度乗算結果を乗算結果Ｓ２４５３として桁上げ伝搬加算
器２４０４に出力する。初回の処理においては累積デー
タＺは存在しないので、乗算結果Ｓ２４５３（Ｘ＊Ｙ）
はそのまま桁上げ伝搬加算結果Ｓ２４５４として、レジ
スタ２４０５に出力され、一時保持される。レジスタ２
４０５に一時保持された加算結果は、積和演算処理が終
了したならば当該演算装置外部に演算結果Ｓ２４５５と
して出力されるが、積和演算処理が終了していないなら
ば、桁上げ伝搬加算器２４０４に入力され、累積データ
として、次の段階の乗算処理で得られる乗算結果と加算
されることとなる。

【００１５】積和演算処理が続行されるものとして、演
算結果Ｓ２４５５は、桁上げ伝搬加算器２４０４に出力
され、図２５に示す累積データＺとして用いられること
となる。一方、レジスタ２４０１、および２４０２に
は、後段の被乗数Ｘと乗数Ｙとが入力され、これらが倍
精度乗算器２４０３に入力されて、新たな倍精度乗算結
果Ｘ＊Ｙが生成され、乗算結果Ｓ２４５３として桁上げ
伝搬加算器２４０４に入力され、前段までの演算結果で
ある累積データＺと加算処理される。以降、必要なだけ
乗算処理と加算処理とが繰り返し実行される。

【００１６】Ｂ．単精度（１６ビット）デュアル乗算 図２６に示すように、単精度デュアル乗算処理は、それ
ぞれ１６ビットの被乗数ＸＵと乗数ＹＵとの乗算、そし
てやはりそれぞれ１６ビットの被乗数ＸＬと乗数ＹＬと
の乗算処理、すなわち、１６ビット×１６ビットの乗算
処理二つが同時並行的に実行されるものである。

【００１７】図２４に示す従来の技術による演算装置
は、レジスタ分割演算が可能なものであるので、デュア
ル乗算が行われる場合、処理対象となるデータは、被乗
数同士を組として、また乗数同士を組として演算装置に
入力される。すなわち、被乗数ＸＵは被乗数Ｘ（３２ビ
ット＝１ワード）の上位ハーフワード（１６ビット＝１
ハーフワード）として、被乗数ＸＬは被乗数Ｘの下位ハ
ーフワードとしてレジスタ２４０１に保持される。乗数
についても同様であり、個々の乗算処理における乗数
は、３２ビットの乗数Ｙの上位ハーフワードＹＵと下位
ハーフワードＹＬとしてレジスタ２４０２に保持され
る。

【００１８】従って、図２４において、レジスタ２４０
１、および２４０２に入力され、倍精度乗算器２４０３
に出力されるデータは、それぞれが３２ビットのものと
なる。また、従来の技術による演算装置においては、単
精度デュアル乗算処理が行われるばあいには、倍精度乗
算器２４０３に対して桁上がり抑制信号Ｓ２４５６が入
力され、倍精度乗算器２４０３における演算処理におい
ては、図２６に示すように桁上がりが抑制されることと
なる。すなわち、倍精度乗算器２４０３においては、桁
上がり抑制信号Ｓ２４５６に対応して、図２６に示すよ
うに部分積の一部を「０」とすることによって、下位ハ
ーフワードから上位ハーフワードへの桁上がりが行われ
ないようにする。

【００１９】倍精度乗算器２４０３では、上位ハーフワ
ード同士、１６ビット×１６ビットの乗算処理が実行さ
れ、３２ビットの乗算結果ＸＵ＊ＹＵが生成される。ま
た、これに伴い、下位ハーフワード同士１６ビット×１
６ビットの乗算処理が実行され、３２ビットの乗算結果
ＸＬ＊ＹＬが生成される。上位３２ビットの乗算結果と
下位３２ビットの乗算結果とが加算されて６４ビットの
加算結果Ｓ２４５３が生成され、演算結果Ｓ２４５５と
してレジスタ２４０５に保持された後出力される。演算
結果Ｓ２４５５（６４ビット）の上位３２ビットは第１
の乗算結果（ＸＵ＊ＹＵ）、下位３２ビットは第２の乗
算結果（ＸＬ＊ＹＬ）となっている。

【００２０】このように、従来の技術による演算装置で
は、倍精度乗算器２４０３を備えて、単精度デュアル演
算処理においては、桁上げ抑制を行うことで、倍精度積
和演算処理と単精度デュアル乗算処理とを行うものであ
る。なお、以上の説明では符号処理について省略してい
るものであるが、設定により符号なし演算、または符号
付き演算を行うものとすることができる。

【００２１】

【発明が解決しようとする課題】前述のように、コンピ
ュータシステムにおいて、マイクロプロセッサとＤＳＰ
とを備えるものとすることで、高速な信号処理が行うこ
とが可能となる。しかし、このようなシステム構成にお
いては、図２３に示すように、複数のプロセッサーチッ
プを有するために回路規模が増大する点が問題となって
いた。さらに、マイクロプロセッサとＤＳＰとが、それ
ぞれ異なるマイクロプログラムを用いるものとなるた
め、マイクロプログラムの開発はそれぞれ別個に行われ
るものとなり、かかるシステムを実現するための工数の
増大につながるものであることが問題となっていた。前
述の両プロセッサを１チップ化する試みは、回路規模を
若干低減し得るものであるが、工数低減を十分に図り得
るものではない。

【００２２】この点からみて、ＤＳＰ代替機能を有する
マイクロプロセッサの使用は望ましいものとなる。前述
のように、積和演算を含む演算処理を行うマイクロプロ
セッサは、その有する乗算器や加算器を効率的に用いる
必要があり、図２４に示すような倍精度積和演算処理と
単精度デュアル乗算処理とを実行し得る演算装置は、Ｄ
ＳＰ代替機能をも有するマイクロプロセッサとしての用
途に適合し得るものとなる。しかし、このような従来の
技術による演算装置においても、未だ十分に効率的な演
算処理を行っているとは言い難い。

【００２３】まず、乗算器２４０３は倍精度乗算器であ
って、３２ビット×３２ビットの乗算処理が可能なもの
である。図２５に示すように、倍精度積和演算処理にお
いては乗算器２４０３全体が用いられるものとなってい
るが、図２６に示す単精度デュアル乗算処理の場合に
は、乗算器２４０３の回路が半分程度しか用いられてい
ない。同図において概念的に図示する部分積の生成と保
持において、４つの領域のうち、２領域相当の部分は桁
上がり抑制信号Ｓ２４５６に対応して強制的に「０」を
保持するものとなり、残りの２領域の部分が乗算処理に
用いられているものである。このように、乗算器の装置
資源の活用が十分に図られていない点が、従来の技術に
よる演算装置の第一の問題点となっていた。

【００２４】次に、乗算器２４０３は、倍精度乗算器で
あるため、この倍精度乗算器２４０３で生成され保持さ
れる部分積については、単精度乗算器で生成される演算
結果の４倍相当のものとなる。このように、乗算処理の
段数が多く、演算装置のクリティカルパスが大きいこと
から、演算処理の高速化が図りがたい点が第二の問題点
となっていた。

【００２５】本発明はかかる事情に鑑みてなされたもの
であり、倍精度積和演算処理と単精度デュアル乗算処理
との双方を実行し得る演算装置において、効率的な演算
処理を実行することで、回路規模を小型化し、装置資源
の活用と処理の迅速化をなし得る演算装置を提供するこ
とを目的とする。

【００２６】また、本発明は、従来の技術による一般的
なマイクロプロセッサに基づいて、その回路規模を大き
く増大することなく、演算回路等の装置資源を活用して
効率的な演算処理を実行することで、ＤＳＰ代替機能を
果たすために必要な種々の演算処理を高速に実行し得る
演算装置を提供することを目的とする。

【００２７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１にかかる演算装置は、Ｌビットの
第１の処理対象とＭビットの第２の処理対象とに対して
演算処理を行う演算装置において、Ｎビット（ＮはＬ以
下）の第１の部分処理対象と、Ｓビット（ＳはＭ以下）
の第２の部分処理対象とに対して、演算処理を行い、部
分演算結果を生成する部分演算手段と、上記部分演算結
果に対して、所定の変換処理を実行し、変換部分演算結
果を生成する部分演算結果処理手段と、上記変換部分演
算結果を統合し、統合演算結果を生成する演算結果統合
手段とを備えたものである。

【００２８】また、請求項２にかかる演算装置は、請求
項１の装置において、Ｌビットの被乗数とＭビットの乗
数とに対して乗算処理を行うものであり、上記部分演算
手段は、Ｎビットの部分被乗数と、Ｓビットの部分乗数
とに対して、乗算処理を行い、部分乗算結果を生成する
部分乗算手段であり、上記部分演算結果処理手段は、上
記部分乗算手段が生成した部分乗算結果に対して所定の
データシフト処理を行い、部分シフト結果を生成するシ
フト手段であり、上記演算結果統合手段は、上記部分シ
フト結果に対して加算処理を行うことにより、統合乗算
結果を生成する加算統合手段と、上記統合乗算結果を保
持する演算結果保持手段とを有するものである。

【００２９】また、請求項３にかかる演算装置は、請求
項２の装置において、上記加算統合手段が、上記加算処
理において、上記演算結果保持手段が保持する内容を加
算する第１の演算モードと、上記加算統合手段が、上記
加算処理において、上記演算結果保持手段が保持する内
容を加算しない第２の演算モードとを有するものであ
る。

【００３０】また、請求項４にかかる演算装置は、請求
項２の装置において、上記部分乗算手段は、上記被乗数
の上位Ｎビットに対して乗算処理を行う第１の部分乗算
手段と、上記被乗数の下位（Ｌ−Ｎ）ビットに対して乗
算処理を行う第２の部分乗算手段とからなるものであ
り、上記第１の部分乗算手段が、上記乗数の上位Ｓビッ
トの部分乗数を用い、上記第２の部分乗算手段が、上記
乗数の下位（Ｍ−Ｓ）ビットを用いる第１の部分乗算モ
ードと、上記第１の部分乗算手段が、上記乗数の下位
（Ｍ−Ｓ）ビットの部分乗数を用い、上記第２の部分乗
算手段が、上記乗数の上位Ｓビットを用いる第２の部分
乗算モードとを切り替えるものである。

【００３１】また、請求項５にかかる演算装置は、請求
項４の装置において、上記加算統合手段が、上記加算処
理において、上記演算結果保持手段が保持する内容を加
算する第１の演算モードと、上記加算統合手段が、上記
加算処理において、上記演算結果保持手段が保持する内
容を加算しない第２の演算モードとを有するものであ
り、第１の演算モードにおいては、第１の部分乗算モー
ドにおいて乗算処理を行う第１段階処理と、第２の部分
乗算モードにおいて乗算処理を行う第２段階処理とを行
うものである。

【００３２】また、請求項６にかかる演算装置は、請求
項２ないし５のいずれかの装置において、上記部分乗算
手段に対しての入力を監視することにより、上記部分乗
算結果の特定の部分を所定の値となるように制御する補
正指示信号を生成する補正指示信号生成手段をさらに備
えたものである。

【００３３】また、請求項７にかかる演算装置は、請求
項１の装置において、上記部分演算手段は、Ｎビットの
部分処理対象と、Ｓビットの部分処理対象とに対して、
加減算処理を行い、部分加減算結果を生成する部分加減
算手段と、Ｎビットの部分処理対象と、Ｓビットの部分
処理対象とに対して、乗算処理を行い、部分乗算結果を
生成する部分乗算手段とを有するものであり、上記部分
演算結果処理手段は、上記部分加減算手段が生成した部
分加減算結果に対して所定の論理演算処理を行い、加減
算結果処理結果を生成する加減算結果処理手段と、上記
部分乗算手段が生成した部分乗算結果に対して所定のデ
ータシフト処理を行い、部分シフト結果を生成するシフ
ト手段とを有するものであり、上記演算結果統合手段
は、上記部分シフト結果に対して加算処理を行うことに
より、統合乗算結果を生成する加算統合手段と、上記統
合乗算結果を保持する演算結果保持手段とを有するもの
である。

【００３４】また、請求項８にかかる演算装置は、請求
項７の装置において、上記部分加減算手段が生成した部
分か減算結果に基づいて、上記部分乗算結果の特定の部
分を所定の値となるように制御する加減算結果対応補正
指示信号を生成する加減算結果対応補正指示信号生成手
段をさらに備えたものである。

【００３５】また、請求項９にかかる演算装置は、請求
項１の装置において、上記部分演算手段は、Ｎビットの
部分処理対象と、Ｓビットの部分処理対象とに対して、
加減算処理を行い、部分加減算結果を生成する部分加減
算手段を有するものであり、上記部分演算結果処理手段
は、上記部分加減算手段が生成した部分加減算結果に基
づいて、上記部分加減算結果か、所定値かのいずれかを
選択して出力する加算結果決定処理手段を有するもので
ある。

【００３６】

【発明の実施の形態】実施の形態１．本発明の実施の形
態１による演算装置は、演算対象であるデータを分割・
拡張処理し、部分積を生成して全加算処理を行うもので
ある。図１は、本実施の形態１による、倍精度（３２ビ
ット）積和演算処理と単精度（１６ビット）デュアル乗
算処理とを実行し得る演算装置の構成を示すブロック図
である。図示するように、本実施の形態１の演算装置
は、入力レジスタ１０１、および１０２と、拡張器１０
３、１０４、１０５、および１０６と、乗算選択器１０
７、および１０８と、乗算器１０９、および１１０と、
シフタ１１１、および１１２と、全加算選択器１１３
と、全加算器１１４と、桁上げ伝搬加算器１１５と、出
力レジスタ１１６、および１１７とを備えている。

【００３７】入力レジスタ１０１、および１０２は、そ
れぞれ３２ビットの入力データである、被乗数（Ｓ１５
１）、および乗数（Ｓ１５２）を入力してこれを保持す
る３２ビットレジスタである。拡張器１０３、および１
０４は、レジスタ１０１に保持された被乗数の上位１６
ビット（Ｓ１５３）、および下位１６ビット（Ｓ１５
４）に対して、それぞれ１ビット拡張を行う。拡張器１
０５、および１０６は、レジスタ１０２に保持された乗
数の上位１６ビット（Ｓ１５５）、および下位１６ビッ
ト（Ｓ１５６）に対して、それぞれ１ビット拡張を行
う。

【００３８】乗算選択器１０７は、拡張器１０５の出力
Ｓ１５９と、拡張器１０６の出力Ｓ１６０とのいずれか
を選択し、選択結果Ｓ１６１を乗算器１０９に出力す
る。乗算選択器１０８は、拡張器１０５の出力Ｓ１５９
と、拡張器１０６の出力Ｓ１６０とのいずれかを選択
し、選択結果Ｓ１６２を乗算器１１０に出力する。乗算
器１０９は、拡張器１０３の出力Ｓ１５７と、乗算選択
器１０７の選択結果Ｓ１６１とに対して乗算処理を行
う。乗算器１１０は、拡張器１０４の出力Ｓ１５８と、
乗算選択器１０８の選択結果Ｓ１６２とに対して乗算処
理を行う。乗算器１０９、および１１０はいずれも単精
度乗算器である。シフタ１１１、および１１２は、それ
ぞれ乗算器１０９、および１１０が出力する乗算結果Ｓ
１６３、およびＳ１６４に対してデータシフトを行い、
シフト結果Ｓ１６５、およびＳ１６６を全加算器１１４
に出力する。

【００３９】全加算選択器１１３は、値「０」か、後述
する出力レジスタ１１６、および１１７に保持された累
積データかのいずれかを選択して、選択結果Ｓ１６７を
全加算器１１４に出力する。全加算器１１４は、シフタ
１１１、および１１２の出力するシフト結果Ｓ１６５、
およびＳ１６６と、全加算選択器１１３の出力する選択
結果Ｓ１６７とを入力し、これらに対して全加算処理を
行う。全加算器１１４は桁上げ伝搬処理を行わないの
で、全加算結果は二つのデータとなり、これらをＳ１６
８、およびＳ１６９として桁上げ伝搬加算器１１５に出
力する。桁上げ伝搬加算器１１５は、全加算器１１５の
出力Ｓ１６８、およびＳ１６９に対して桁上げ伝搬加算
処理を行い桁上げ伝搬加算結果Ｓ１７０を出力する。出
力レジスタ１１６は、桁上げ伝搬加算結果Ｓ１７０の上
位３２ビットを累積データＳ１７３の上位３２ビットＳ
１７１として保持する。出力レジスタ１１７は、桁上げ
伝搬加算結果Ｓ１７０の下位３２ビットを累積データＳ
１７３の下位３２ビットＳ１７２として保持する。

【００４０】図２は、図１の乗算器１０９、および１１
０の内部構成を示すブロック図である。図示するように
乗算器１０９、および１１０は、デコーダ２０１、部分
積生成器２０２、ツリー状全加算器２０３、および桁上
げ伝搬加算器２０４を備えている。デコーダ２０１は、
ブースのアルゴリズムによってデコード処理を行いビッ
ト数を低減したデコード結果を生成する。乗算器１０
９、および１１０のそれぞれに対しては、入力データ
（被乗数）の１６ビットに、拡張器１０３から１０６が
拡張した１ビットが加えられた１７ビットのデータが入
力される。デコーダ２０１においては、１ビットずつオ
ーバーラップしながら３ビットずつのデコード処理がな
されるものとなる。

【００４１】部分積生成器２０２は、デコーダ２０１が
生成した被乗数に基づくデコード結果と、乗数とに対し
て乗算処理を行うことによって部分積を生成する。ツリ
ー状全加算器２０３は、複数の全加算器がツリー状にな
っているものであり、部分積生成器２０２が生成した複
数の部分積に対してツリー状の全加算処理を行う。ツリ
ー状の全加算処理は、複数の部分積を所定ビットずつず
らして全加算する処理である。桁上げ伝搬加算器２０４
は、ツリー状全加算器２０３が生成した加算結果に対し
て、桁上げ伝搬加算処理を行う。桁上げ伝搬加算処理の
結果が、当該乗算器１０９、または１１０の乗算結果と
なる。

【００４２】図３、および図４は本実施の形態１の演算
装置による倍精度積和演算処理、および単精度デュアル
乗算処理を説明する図であり、図５、および図６は本実
施の形態１の演算装置による倍精度積和演算処理、およ
び単精度デュアル乗算処理における処理の動作を示すタ
イミングチャート図である。以下に、図１のように構成
される本実施の形態１による演算装置の、「Ａ．倍精度
積和演算」、および「Ｂ．単精度デュアル乗算」の際の
動作を、図１〜図６を用いて説明する。

【００４３】Ａ．倍精度（３２ビット）積和演算 まず、図３を用いて、本実施の形態１の演算装置が行う
倍精度積和演算処理を説明する。ここでは３２ビットの
被乗数Ｘと、３２ビットの乗数Ｙとの乗算処理を含む積
和演算がなされるものであり、被乗数Ｘの上位１６ビッ
トをＸＵ、下位１６ビットをＸＬ、乗数Ｙの上位１６ビ
ットをＹＵ、下位１６ビットをＹＬとする。被乗数Ｘの
上位ＸＵ、および乗数Ｙの上位ＹＵには、拡張器１０
３、および１０５により１ビットの符号を付与する符号
拡張がなされ、拡張器１０３、および１０５より出力さ
れるデータＳ１５７、およびＳ１５８はいずれも１７ビ
ットのデータとなる。また、被乗数Ｘの下位ＸＬ、およ
び乗数Ｙの下位ＹＬには、拡張器１０４、および１０６
により１ビット' ０' を付与するゼロ拡張がなされ、拡
張器１０４、および１０６より出力されるデータＳ１５
９、およびＳ１６０はいずれも１７ビットのデータとな
る。

【００４４】図３に示すように、符号なし乗算により部
分積ＸＬ＊ＹＬが生成され、符号付き乗算により部分積
ＸＬ＊ＹＵ、ＸＵ＊ＹＬ、およびＸＵ＊ＹＵがそれぞれ
生成される。そして、部分積ＸＬ＊ＹＬはシフトせず
に、部分積ＸＬ＊ＹＵとＸＵ＊ＹＬとは１６ビットだけ
左シフトした（ＸＬ＊ＹＵ）＜＜１６、および（ＸＵ＊
ＹＬ）＜＜１６として、部分積ＸＵ＊ＹＵは３２ビット
だけ左シフトした（ＸＵ＊ＹＵ）＜＜３２として、これ
らが加算される。さらに、累積データＺが存在する場合
（積和演算の前段階において累積データが生成されてい
た場合）には、累積データＺも加算処理されて、演算結
果Ｘ＊Ｙ＋Ｚが生成される。

【００４５】図３に示す倍精度積和演算を行う場合の、
本実施の形態１の演算装置の動作を、図１を参照して、
図５のタイミングチャートに従って説明する。３２ビッ
トの被乗数Ｘが入力データＳ１５１として入力レジスタ
１０１に、３２ビットの乗数Ｙが入力データＳ１５２と
して入力レジスタ１０２に入力される。被乗数Ｘの上位
１６ビットＸＵ Ｓ１５３は、拡張器１０３において１
ビットの符号を付与する符号拡張がなされ、拡張された
１７ビットのデータＳ１５７は乗算器１０９に出力され
る。被乗数Ｘの下位１６ビットＸＬ Ｓ１５４は、拡張
器１０４において１ビットの‘０’を付与するゼロ拡張
がなされ、拡張された１７ビットのデータＳ１５８は乗
算器１１０に出力される。乗数Ｙの上位１６ビットＹＵ
Ｓ１５５は、拡張器１０５において１ビットの符号を
付与する符号拡張がなされ、拡張された１７ビットのデ
ータＳ１５９は乗算選択器１０７、および１０８に出力
される。乗数Ｙの下位１６ビットＸＬ Ｓ１５６は、拡
張器１０６において１ビットの‘０’を付与するゼロ拡
張がなされ、拡張された１７ビットのデータＳ１６０は
乗算選択器１０７、および１０８に出力される。

【００４６】図５のタイミングチャートに示す１サイク
ル目において、乗算選択器１０７は、符号拡張を行う拡
張器１０５の出力Ｓ１５９を選択し、乗算選択器１０８
は、ゼロ拡張を行う拡張器１０６の出力Ｓ１６０を選択
する。従って、乗算器１０９には、被乗数Ｘの上位ＸＵ
を含むデータＳ１５７と、乗数Ｙの上位ＹＵを含むデー
タＳ１５９とが入力され、これらはともに符号拡張され
たデータであることから、図３に示すように符号付き演
算である乗算処理がなされ、ＸＵ＊ＹＵが生成される。
一方、乗算器１１０には、被乗数Ｘの下位ＸＬを含むデ
ータＳ１５８と、乗数Ｙの下位ＹＬを含むデータＳ１６
０とが入力され、これらはともにゼロ拡張されたデータ
であることから、図３に示すように符号なし演算である
乗算処理がなされ、ＸＬ＊ＹＬが生成される。

【００４７】乗算器１０９と１１０とは、それぞれの乗
算結果Ｓ１６３（ＸＵ＊ＹＵ）と、Ｓ１６４（ＸＬ＊Ｙ
Ｌ）とをシフタ１１１、および１１２に出力する。シフ
タ１１１は、入力された乗算結果Ｓ１６３に対して、３
２ビット左シフトを行い、生成したシフト結果Ｓ１６５
（（ＸＵ＊ＹＵ）＜＜３２）を全加算器１１４に出力す
る。シフタ１１２は、入力された乗算結果Ｓ１６４に対
して、０ビット左シフトを行い（すなわち、シフトを行
わない）、生成したシフト結果Ｓ１６６（ＸＬ＊ＹＬ）
を全加算器１１４に出力する。

【００４８】全加算選択器１１３は倍精度積和演算の際
には、出力レジスタ１１６、および１１７の保持するデ
ータＳ１７３（累積データＺ）を選択するものである
が、初期状態においては、出力レジスタ１１６、および
１１７にはデータは保持されていないので、データＳ１
７３は０相当のものとなっている。従って、全加算器１
１４においては、入力されたシフト結果Ｓ１６５（（Ｘ
Ｕ＊ＹＵ）＜＜３２）、シフト結果Ｓ１６６（ＸＬ＊Ｙ
Ｌ）、および出力レジスタの保持するデータＳ１７３
（０相当の累積データＺ）が加算され、全加算結果Ｓ１
６８、およびＳ１６９が桁上げ伝搬加算器１１５に出力
される。

【００４９】桁上げ伝搬加算器１１５においては、加算
結果Ｓ１６８、およびＳ１６９に対して、桁上げ伝搬加
算処理を行い、桁上げ伝搬加算結果Ｓ１７０を生成す
る。図５のタイミングチャートに示すように、１サイク
ル目の中間結果である桁上げ伝搬加算結果Ｓ１７０は、
（ＸＵ＊ＹＵ）＜＜３２＋ＸＬ＊ＹＬ＋Ｚとなり、この
Ｓ１７０が出力レジスタ１１６、および１１７において
保持されるものとなる。

【００５０】ここでは、Ｓ１７０は６４ビットのものと
なり、それぞれが３２ビットレジスタである出力レジス
タ１１６、および１１７は、データＳ１７０の上位３２
ビット、および下位３２ビットを保持するものとする。

【００５１】続いて、図５のタイミングチャートの２サ
イクル目に示す処理が行われる。２サイクル目におい
て、乗算選択器１０７は、ゼロ拡張を行う拡張器１０６
の出力Ｓ１６０を選択し、乗算選択器１０８は、符号拡
張を行う拡張器１０５の出力Ｓ１５９を選択する。従っ
て、乗算器１０９には、被乗数Ｘの上位ＸＵを含むデー
タＳ１５７と、乗数Ｙの下位ＹＬを含むデータＳ１６０
とが入力され、一方が符号拡張されたデータであること
から、図３に示すように符号付き演算である乗算処理が
なされ、ＸＵ＊ＹＬが生成される。一方、乗算器１１０
には、被乗数Ｘの下位ＸＬを含むデータＳ１５８と、乗
数Ｙの上位ＹＵを含むデータＳ１５９とが入力され、一
方が符号拡張されたデータであることから、図３に示す
ように符号付き演算である乗算処理がなされ、ＸＬ＊Ｙ
Ｕが生成される。

【００５２】乗算器１０９と１１０とは、それぞれの乗
算結果Ｓ１６３（ＸＵ＊ＹＬ）と、Ｓ１６４（ＸＬ＊Ｙ
Ｕ）とをシフタ１１１、および１１２に出力する。シフ
タ１１１、および１１２は、入力された乗算結果Ｓ１６
３、およびＳ１６４に対して、１６ビット左シフトを行
い、生成したシフト結果Ｓ１６５（（ＸＵ＊ＹＬ）＜＜
１６）、およびＳ１６６（（ＸＬ＊ＹＬ）＜＜１６）を
全加算器１１４に出力する。

【００５３】前述のように、全加算選択器１１３は倍精
度積和演算の際には、出力レジスタ１１６、１１７の保
持するデータＳ１７３（累積データＺ）を選択するの
で、全加算選択器１１３からは、出力レジスタ１１６、
および１１７に保持された、（ＸＵ＊ＹＵ）＜＜３２＋
ＸＬ＊ＹＬ＋ＺであるＳ１６７が全加算器１１４に入力
されることとなる。

【００５４】全加算器１１４においては、シフタ１１
１、および１１２から出力されるシフト結果Ｓ１６５、
およびＳ１６６、そして、全加算選択器１１３から出力
されるＳ１６７が加算処理され、加算処理の結果がＳ１
６８、およびＳ１６９として桁上げ伝搬加算器１１５に
出力される。桁上げ伝搬加算器１１５において、加算結
果Ｓ１６８、およびＳ１６９が桁上げ伝搬加算処理され
た結果Ｓ１７０は、図５に示すように、（ＸＵ＊ＹＵ）
＜＜３２＋ＸＬ＊ＹＬ＋Ｚ＋（ＸＵ＊ＹＬ）＜＜１６＋
（ＸＬ＊ＹＵ）＜＜１６＝Ｘ＊Ｙ＋Ｚとなる。６４ビッ
トで得られる演算結果Ｓ１７０は、上位３２ビットが出
力レジスタ１１６に、下位３２ビットが出力レジスタ１
１７に保持される。

【００５５】積和演算が繰り返される場合、出力レジス
タ１１６、および１１７に保持されたＸ＊Ｙ＋Ｚを示す
演算結果が、１サイクル目に全加算選択器１１３を経由
して全加算器において（累積データＺとして）加算され
るものとなり、図５に示す２サイクルの処理が同様に実
行されることとなる。そして、積和演算が終了したなら
ば、出力レジスタ１１６、および１１７に保持された演
算結果が、本実施の形態１の演算装置における倍精度積
和演算処理の処理結果として出力されるものとなる。

【００５６】このように、本実施の形態１による演算装
置では、倍精度積和演算処理を実行する。本実施の形態
１による演算装置においては、前述のように単精度乗算
器を２個（１０９と１１０）備えているものであり、図
５に示すように各マシンサイクルにおいて、２個の単精
度乗算結果が部分積として生成される。従来の技術によ
る演算装置では、倍精度乗算器を用いるものであって、
単精度乗算結果の４倍程度の部分積を生じることと比較
すると、本実施の形態１による演算装置では部分積が少
なくて良いものとなり、乗算処理の段数が削減され、迅
速な処理を行うことが可能となる。

【００５７】Ｂ．単精度（１６ビット）デュアル乗算 まず、図４を用いて、本実施の形態１の演算装置が行う
単精度デュアル乗算処理を説明する。本実施の形態１の
演算装置は、レジスタ分割演算機能を有するものであっ
てデュアル乗算処理が可能であり、図示するように、単
精度デュアル乗算処理は、それぞれ１６ビットの被乗数
ＸＵと乗数ＹＵとの乗算処理と、やはりそれぞれ１６ビ
ットの被乗数ＸＬと乗数ＹＬとの乗算処理とが、すなわ
ち、１６ビット×１６ビットの乗算処理二つが同時並行
的に実行されるものである。従来の技術による場合と同
様に、デュアル乗算が行われる場合、処理対象となるデ
ータは、被乗数同士、および乗数同士を組として演算装
置に入力される。すなわち、被乗数ＸＵは被乗数Ｘ（３
２ビット＝１ワード）の上位ハーフワード（１６ビット
＝１ハーフワード）として、被乗数ＸＬは被乗数Ｘの下
位ハーフワードとして入力レジスタ１０１に保持され
る。乗数についても同様であり、個々の乗算処理におけ
る乗数は、３２ビットの乗数Ｙの上位ハーフワードＹＵ
と下位ハーフワードＹＬとしてレジスタ１０２に保持さ
れる。

【００５８】そして、図示するように、本実施の形態１
の演算装置においては、ＸＵ、ＸＬ、ＹＵ、およびＹＬ
のそれぞれに対して、拡張器１０３、１０４、１０５、
および１０６において１ビットの符号を付与する符号拡
張が行われ、ＸＵ、ＸＬ、ＹＵ、およびＹＬを含む、そ
れぞれ１７ビットのデータに対しての乗算が行われる。
従って、ＸＵ＊ＹＵ、およびＸＬ＊ＹＬがいずれも符号
付き演算として乗算処理により生成されることとなる。

【００５９】図４に示す単精度デュアル乗算を行う場合
の、本実施の形態１の演算装置の動作を、図１を参照し
て、図６のタイミングチャートに従って説明する。ま
ず、上位１６ビットが被乗数ＸＵ、下位１６ビットが被
乗数ＸＬである入力データＳ１５１がレジスタ１０１
に、上位１６ビットが乗数ＹＵ、下位１６ビットが乗数
ＹＬである入力データＳ１５２がレジスタ１０２に入力
される。次に、拡張器１０３、１０４、１０５、および
１０６は、ＸＵ、ＸＬ、ＹＵ、およびＹＬに対して、そ
れぞれ１ビットの符号を付与する符号拡張を行い、Ｘ
Ｕ、ＸＬ、ＹＵ、およびＹＬを含む、それぞれ１７ビッ
トのデータＳ１５７、Ｓ１５８、Ｓ１５９、およびＳ１
６０が生成される。拡張された１７ビットのデータＳ１
５７、およびＳ１５８は、それぞれ乗算器１０９、およ
び１１０に出力される。拡張された１７ビットのデータ
Ｓ１５９、およびＳ１５０は、それぞれ乗算選択器１０
７、および１０８に出力される。

【００６０】図６の１サイクル目において、乗算選択器
１０７は拡張器１０５から出力される、ＹＵを含む信号
Ｓ１５９を、また、乗算選択器１０８は拡張器１０６か
ら出力される、ＹＬを含む信号Ｓ１６０を選択し、選択
の結果を信号Ｓ１６１、および信号Ｓ１６２として、そ
れぞれ乗算器１０９、および１１０に出力する。前述の
ように拡張結果はいずれも符号拡張されたものである。

【００６１】従って、乗算器１０９においては、ＸＵ
（Ｓ１５７）とＹＵ（Ｓ１５９）との符号付き乗算処理
がなされ、乗算結果Ｓ１６３がシフタ１１１に出力され
る。また、乗算器１１０においては、ＸＬ（Ｓ１５８）
とＹＬ（Ｓ１６０）との符号付き乗算処理がなされ、乗
算結果Ｓ１６４がシフタ１１２に出力される。単精度デ
ュアル乗算処理においては、シフタ１１１は３２ビット
左シフトを、シフタ１１２は０シフト（すなわち、シフ
トを行わない）を行うように設定されているものであ
り、シフタ１１１からは３２ビット左シフトされたシフ
ト結果Ｓ１６５（（ＸＵ＊ＹＵ）＜＜３２）が、シフタ
１１２からは、データＳ１６４と同じものであるシフト
結果Ｓ１６６（ＸＬ＊ＹＬ）が全加算器１１４に出力さ
れる。

【００６２】また、単精度デュアル乗算処理において
は、全加算選択器１１３は「０」を選択して出力するも
のとなっている。従って、全加算選択器１１３からは値
０が全加算器１１４に出力される。全加算器１１４は、
シフト結果Ｓ１６５、同Ｓ１６６、および全加算選択器
１１３からの出力Ｓ１６７（値０）を全加算処理し、加
算結果Ｓ１６８、およびＳ１６９を桁上げ伝搬加算器１
１５に出力する。桁上げ伝搬加算器１１５は、入力した
加算結果Ｓ１６８、およびＳ１６９を桁上げ伝搬加算処
理し、６４ビットの桁上げ伝搬加算結果Ｓ１７０を出力
レジスタ１１６、および１１７に出力する。６４ビット
の演算結果Ｓ１７０の上位３２ビットは第１の乗算処理
ＸＵ＊ＹＵの結果であり、出力レジスタ１１６で保持さ
れる。また、下位３２ビットは、第２の乗算処理ＸＬ＊
ＹＬの結果であり、出力レジスタ１１７で保持される。

【００６３】このように、本実施の形態１による演算装
置は単精度デュアル乗算処理を行う。図４、および図６
に示すように、第１、および第２の乗算処理は、二つの
単精度乗算器１０９、および１１０において互いに影響
を与えることなく実行され、乗算結果はシフタにおいて
シフト処理された上で加算されることとなる。従って、
本実施の形態１の演算装置では、二つの単精度乗算器が
十分に活用されているものであり、図４と図２６とを比
較すれば分かるように、本実施の形態１では乗算器にお
いて活用されない冗長な部分を生じてはいない。

【００６４】このように、本実施の形態１の演算装置に
よれば、入力レジスタ１０１、および１０２と、拡張器
１０３〜１０６と、乗算選択器１０７、および１０８
と、単精度乗算器１０９、および１１０と、シフタ１１
１、および１１２と、全加算選択器１１３と、全加算器
１１４と、桁上げ伝搬加算器１１５と、出力レジスタ１
１６、および１１７とを備え、単精度乗算器１０９、お
よび１１０を活用して倍精度積和演算処理と、単精度デ
ュアル乗算処理とを実行するので、倍精度乗算器を用い
る従来の技術と比較して、乗算処理の段数を削減して迅
速な処理を行うことが可能となり、単精度デュアル演算
処理を実行する場合にも、乗算器内部に冗長な部分を生
じることなく、装置資源の活用を図ることが可能とな
る。

【００６５】実施の形態２．本発明の実施の形態２によ
る演算装置は、実施の形態１と同様の演算処理を行うも
のであるが、乗算器の内部構成を簡略化し、補正信号を
用いることで、さらに処理効率の向上を図るものであ
る。

【００６６】図７は、本実施の形態２による、倍精度積
和演算処理と単精度デュアル乗算処理とを実行し得る演
算装置の構成を示すブロック図である。図示するよう
に、本実施の形態２の演算装置は、入力レジスタ７０
１、および７０２と、拡張器７０３、７０４、７０５、
および７０６と、乗算選択器７０７、および７０８と、
乗算器７０９、および７１０と、シフタ７１１ａ、７１
１ｂ、７１２ａ、および７１２ｂと、全加算選択器７１
３と、全加算器７１４と、桁上げ伝搬加算器７１５と、
出力レジスタ７１６、および７１７と、補正信号発生器
７１０とを備えている。

【００６７】拡張器７０４は、実施の形態１の拡張器１
０４と同様の１ビットの拡張を行うが、本実施の形態２
の拡張器７０４は、拡張した結果であるＳ７５８を乗算
器７１０に出力することに加えて、拡張結果の最上位ビ
ットを示す信号Ｓ７５８ａを補正信号発生器７１８に出
力する。乗算選択器７０８は、実施の形態１の乗算選択
器１０８と同様の選択と選択結果の出力とを行うが、本
実施の形態２の乗算選択器７０８は、選択の結果を示す
信号Ｓ７６２を乗算器７１０に出力することに加えて、
選択結果の最上位を示す信号Ｓ７６２ａを補正信号発生
器７１８に出力する。

【００６８】乗算器７０９、および７１０は実施の形態
１の乗算器１０９、および１１０と同様に単精度乗算器
であるが、本実施の形態２の乗算器７０９、および７１
０は後述するように内部構成が実施の形態１と異なるも
のであり、乗算器７０９、および７１０は、乗算処理の
結果を二つの中間結果（＿ｓｕｍと＿ｃｒｙで表す。）
として出力するものである。さらに、乗算器７１０は補
正信号対応乗算器であって、後述するように、補正信号
発生器７１８から入力される補正信号に対応した乗算処
理を実行する。

【００６９】シフタ７１１ａ、７１１ｂ、７１２ａ、お
よび７１２ｂは、乗算器７０９、および７１０が出力す
る乗算結果Ｓ７６３ａ、Ｓ７６３ｂ、Ｓ７６４ａ、およ
びＳ７６４ｂに対して、データシフトを行う。補正信号
発生器７１８は、それぞれの出力の最上位ビットを示す
拡張器７０４の出力（Ｓ７５８ａ）と、乗算選択器７０
８の出力（Ｓ７６２ａ）とを入力し、さらに、当該演算
装置における演算処理が倍精度積和演算処理であるか、
単精度デュアル演算処理であるかを示す制御信号Ｓ７７
４に応じて、補正信号Ｓ７７５を発生して乗算器７１０
に出力する。

【００７０】図１１は本実施の形態２の演算装置におけ
る補正信号の生成を説明するための図である。図１１に
従って、補正信号発生器７１８により発生される補正信
号Ｓ７７５について説明する。図１１において、ＤＭＵ
Ｌは、演算モードを示す制御信号Ｓ７７４がとる値を示
しており、単精度デュアル乗算処理の場合には値「１」
を、倍精度積和演算処理を含むその他の演算処理の場合
には値「０」をとるものである。Ｘｓ、およびＹｓは、
乗算器７１０に入力される拡張結果Ｓ７５８、および選
択結果Ｓ７６２の最上位ビットであり、信号Ｓ７５８
ａ、およびＳ７６２ａとして補正信号発生器７１８に入
力される。Ｘｓは被乗数の最上位ビット、また、Ｙｓは
乗数の最上位ビットであり、いずれも符号を示す符号ビ
ットである。これらの符号ビットは「０」は正を、
「１」は負を示すものである。ＨＰは、補正信号発生器
７１８において、入力される信号Ｓ７７４（ＤＭＵ
Ｌ）、Ｓ７５８ａ（Ｘｓ）、およびＳ７６２ａ（Ｙｓ）
の値によって決定される、補正信号Ｓ７７５の値を示し
ている。

【００７１】図示するように、ＤＭＵＬが「０」の場
合、すなわち単精度デュアル乗算処理モードでない場合
は、Ｘｓ、およびＹｓの値にかかわらずＨＰは「０」と
して出力され、ＤＭＵＬが「１」の場合、すなわち単精
度デュアル乗算処理モードの場合には、ＨＰはＸｓ、お
よびＹｓによって決定されるものとなる。そして、Ｘ
ｓ、およびＹｓがともに「０」またはともに「１」の場
合、ＨＰは「０」となり、Ｘｓ、またはＹｓのいずれか
が「０」で他方が「１」の場合、ＨＰは「１」となる。
Ｘｓ、およびＹｓは被乗数、および乗数の符号を示すも
のであるので、このようなＨＰは両者の乗算結果の符号
を示す（「０」は正、「１」は負）ものとなっている。
このように補正信号発生器７１８は、値ＨＰを有する補
正信号７７５を発生し、これを乗算器（補正信号対応）
７１０に出力するものである。

【００７２】図７において、本実施の形態２の演算装置
が備える入力レジスタ７０１、および７０２、拡張器７
０３、７０５、および７０６、乗算選択器７０７、全加
算選択器７１３、全加算器７１４、桁上げ伝搬加算器７
１５、出力レジスタ７１６、および７１７は、実施の形
態１の演算装置が備える１０１〜１０３、１０５〜１０
７、１１３〜１１７と同様であり、ここでは説明を省略
する。

【００７３】図８は、補正信号対応乗算器７１０の内部
構成を示すブロック図である。図示するように補正信号
対応乗算器７１０は、デコーダ８０１、部分積生成器８
０２、およびツリー状全加算器８０３を備えている。図
８と図２との比較において示されるように、本実施の形
態２の補正信号対応乗算器７１０は、桁上げ伝搬加算器
を備えないものとなっている。なお、図示する補正信号
対応乗算器７１０は、補正信号を入力するものである
が、図７に示す乗算器７０９は、補正信号を入力しない
点を除いて、乗算器７１０と同様の内部構成を有するも
のであって、やはり桁上げ伝搬加算器を備えないもので
ある。

【００７４】部分積生成器８０２は、デコーダ８０１よ
りデコード処理された被乗数と、図７に示す乗算選択器
７０７が選択して出力する乗数とを入力し、両者の乗算
処理における部分積ＰＰ０〜ＰＰ８を生成する。なお、
部分積の生成に当たっては、符号処理も含まれたものと
なるため、当該乗算器内部において符号拡張処理を行う
必要がないものとなる。また、補正信号対応乗算器７１
０においては、当該乗算器外部（図７の補正信号発生器
７１８）から補正信号を入力した場合には、当該補正信
号を部分積の下位から３３ビット目に入力するものであ
り、後段のツリー状全加算器８０３における処理では、
部分積とともに加算処理をなされるものとなる。

【００７５】また、図８に示す、本実施の形態２の演算
装置が備える乗算器が備えるデコーダ８０１、およびツ
リー状全加算器８０３の機能は、実施の形態１における
乗算器の内部構成に示した２０１、および２０３と同様
である。本実施の形態２では、乗算器７０９、および７
１０は桁上げ伝搬加算器を備えないものであるので、ツ
リー状全加算器８０３が出力する結果、そして乗算器の
乗算結果は、それぞれが３４ビットの二つの中間結果
（＿ｓｕｍと＿ｃｒｙ）として出力される。

【００７６】補正信号対応乗算器７１０が行う補正信号
対応乗算処理においては、乗算処理を行い乗算結果を生
成する際に、入力された値ＨＰを有する補正信号Ｓ７７
５に対応して、値ＨＰを３３ビット目に加算するもので
ある。通常の符号付き乗算処理においては、１７ビット
（処理対象１６ビット＋符号拡張１ビット）の被乗数と
乗数とに対する乗算を実行することによって、３４ビッ
トの乗算結果を生成するものであり、この乗算結果の上
位２ビットは符号を示すものであって、乗算結果が正で
あれば「００」、乗算結果が負であれば「１１」とな
る。単精度デュアル乗算処理以外の場合においては、補
正信号Ｓ７７５の値ＨＰは常に「０」として出力される
ため、加算処理への影響はない。

【００７７】これに対して単精度デュアル乗算処理の場
合、補正信号Ｓ７７５の値ＨＰ（図１１）は前述の通り
乗算結果の符号を示すものであり、正であれば「０」、
負であれば「１」となるもので、これが下位から３３ビ
ット目に加算されることによって、乗算結果、すなわ
ち、乗算器７１０が出力する二つの信号Ｓ７６４ａとＳ
７６４ｂとの加算結果の上位２ビットは常に「００」と
なるものである。

【００７８】図９、および図１０は本実施の形態２の演
算装置による倍精度積和演算処理、および単精度デュア
ル乗算処理を説明する図である。以下に、図８のように
構成される本実施の形態１による演算装置の、「Ａ．倍
精度積和演算」、および「Ｂ．単精度デュアル乗算」の
際の動作を、図８〜図１１を用いて説明する。

【００７９】Ａ．倍精度（３２ビット）積和演算 本実施の形態２においても、実施の形態１と同様に被乗
数Ｘ、および乗数Ｙはそれぞれ３２ビットであり、被乗
数Ｘは、上位１６ビットのＸＵと下位１６ビットのＸＬ
とから、また、乗数Ｙは、上位１６ビットのＹＵと下位
１６ビットのＹＬとからなるものである。被乗数Ｘと乗
数Ｙとは、入力データＳ７５１、およびＳ７５２として
入力される。入力レジスタ７０１、および７０２におけ
る保持と、拡張器７０３〜７０６による１ビット拡張、
そして拡張結果の乗算器への入力までは実施の形態１と
同様に行われる。

【００８０】本実施の形態２においても、実施の形態１
（図５）と同様に、倍精度積和演算処理はマシンサイク
ル２サイクル分の処理として実行される。１サイクル目
には、乗算選択器７０７は、符号拡張を行う拡張器７０
５の出力Ｓ７５９を、乗算選択器７０８は、ゼロ拡張を
行う拡張器７０６の出力Ｓ７６０を選択する。従って、
乗算器７０９には、被乗数Ｘの上位ＸＵを含むデータＳ
７５７と、乗数Ｙの上位ＹＵを含むデータＳ７５９とが
入力され、これらはともに符号拡張されたデータである
ことから、図９に示すように符号付き演算である乗算処
理がなされ、中間結果ＸＵ＊ＹＵ＿ｓｕｍとＸＵ＊ＹＵ
＿ｃｒｙとが生成される。生成された中間結果ＸＵ＊Ｙ
Ｕ＿ｓｕｍとＸＵ＊ＹＵ＿ｃｒｙとは、それぞれ信号Ｓ
７６３ａとＳ７６３ｂとしてシフタ７１１ａ、および７
１１ｂに出力される。

【００８１】一方、乗算器７１０には、被乗数Ｘの下位
ＸＬを含むデータＳ７５８と、乗数Ｙの下位ＹＬを含む
データＳ７６０とが入力され、これらはともにゼロ拡張
されたデータであることから、図９に示すように符号な
し演算である乗算処理がなされ、中間結果ＸＬ＊ＹＬ＿
ｓｕｍとＸＬ＊ＹＬ＿ｃｒｙとが生成される。生成され
た中間結果ＸＬ＊ＹＬ＿ｓｕｍとＸＬ＊ＹＬ＿ｃｒｙと
は、それぞれ信号Ｓ７６４ａとＳ７６４ｂとしてシフタ
７１２ａ、および７１２ｂに出力される。なお、前述の
ように、補正信号発生器７１８において生成される補正
信号Ｓ７７５は、倍精度積和演算処理においては乗算器
７１０の処理に影響を与えない。

【００８２】シフタ７１１ａ、および７１１ｂは、入力
された乗算結果Ｓ７６３ａ、およびＳ７６３ｂに対し
て、３２ビット左シフトを行い、生成したシフト結果Ｓ
７６５ａ（（ＸＵ＊ＹＵ＿ｓｕｍ）＜＜３２）と、Ｓ７
６５ｂ（（ＸＵ＊ＹＵ＿ｃｒｙ）＜＜３２）とを全加算
器１１４に出力する。シフタ７１２ａ、および７１２ｂ
は、入力された乗算結果Ｓ７６４ａ、およびＳ７６４ｂ
に対して、０ビット左シフトを行い（すなわち、シフト
を行わない）、生成したシフト結果Ｓ７６６ａ（ＸＬ＊
ＹＬ＿ｓｕｍ）と、Ｓ７６６ｂ（ＸＬ＊ＹＬ＿ｃｒｙ）
とを全加算器７１４に出力する。

【００８３】全加算器７１４は、入力された信号に対し
て全加算処理を行い、得られた二つの中間結果をＳ７６
８とＳ７６９として桁上げ伝搬加算器７１５に出力し、
桁上げ伝搬加算器７１５はこれらを桁上げ伝搬加算処理
することにより、加算結果Ｓ７７０を生成してこれを出
力レジスタ７１６、および７１７に出力する。出力レジ
スタ７１６、および７１７において保持される１サイク
ル目の演算結果は、実施の形態１の場合と同様に（ＸＵ
＊ＹＵ）＜＜３２＋ＸＬ＊ＹＬ＋Ｚとなる。

【００８４】２サイクル目において、乗算選択器２０７
は、ゼロ拡張を行う拡張器２０６の出力Ｓ２６０を選択
し、乗算選択器２０８は、符号拡張を行う拡張器２０５
の出力Ｓ２５９を選択する。従って、乗算器２０９に
は、被乗数Ｘの上位ＸＵを含むデータＳ２５７と、乗数
Ｙの下位ＹＬを含むデータＳ２６０とが入力され、一方
が符号拡張されたデータであることから、図９に示すよ
うに符号付き演算である乗算処理がなされ、二つの中間
結果ＸＵ＊ＹＬ＿ｓｕｍと、ＸＵ＊ＹＬ＿ｃｒｙとが生
成される。生成された中間結果ＸＵ＊ＹＬ＿ｓｕｍとＸ
Ｕ＊ＹＬ＿ｃｒｙとは、それぞれ信号Ｓ７６３ａとＳ７
６３ｂとしてシフタ７１１ａ、および７１１ｂに出力さ
れる。

【００８５】一方、乗算器７１０には、被乗数Ｘの下位
ＸＬを含むデータＳ７５８と、乗数Ｙの上位ＹＵを含む
データＳ７５９とが入力され、一方が符号拡張されたデ
ータであることから、図９に示すように符号付き演算で
ある乗算処理がなされ、中間結果ＸＬ＊ＹＵ＿ｓｕｍ
と、ＸＬ＊ＹＵ＿ｃｒｙとが生成される。生成された中
間結果ＸＬ＊ＹＵ＿ｓｕｍとＸＬ＊ＹＵ＿ｃｒｙとは、
それぞれ信号Ｓ７６４ａとＳ７６４ｂとしてシフタ７１
２ａ、および７１２ｂに出力される。

【００８６】シフタ７１１ａ、および７１１ｂは、入力
された乗算結果Ｓ７６３ａ、およびＳ７６３ｂに対し
て、１６ビット左シフトを行い、生成したシフト結果Ｓ
７６５ａ（（ＸＵ＊ＹＬ＿ｓｕｍ）＜＜１６）と、Ｓ７
６５ｂ（（ＸＵ＊ＹＬ＿ｃｒｙ）＜＜１６）とを全加算
器７１４に出力する。シフタ７１２ａ、および７１２ｂ
は、入力された乗算結果Ｓ７６４ａ、およびＳ７６４ｂ
に対して、１６ビット左シフトを行い、生成したシフト
結果Ｓ７６５ａ（（ＸＬ＊ＹＵ＿ｓｕｍ）＜＜１６）
と、Ｓ７６５ｂ（（ＸＬ＊ＹＵ＿ｃｒｙ）＜＜１６）と
を全加算器７１４に出力する。

【００８７】また、全加算選択器７１３は倍精度積和演
算の際には、出力レジスタ７１６、７１７の保持するデ
ータＳ７７３（累積データＺ）を選択するので、全加算
選択器７１３からは、出力レジスタ７１６、および７１
７に保持された、（ＸＵ＊ＹＵ）＜＜３２＋ＸＬ＊ＹＬ
＋ＺであるＳ７６７が全加算器１１４に入力されること
となる。

【００８８】全加算器７１４は、入力された信号に対し
て全加算処理を行い、得られた二つの中間結果をＳ７６
８とＳ７６９として桁上げ伝搬加算器７１５に出力し、
桁上げ伝搬加算器７１５はこれらを桁上げ伝搬加算処理
することにより、加算結果Ｓ７７０を生成してこれを出
力レジスタ７１６、および７１７に出力する。出力レジ
スタ７１６、および７１７において保持される２サイク
ル目の演算結果は、（ＸＵ＊ＹＵ）＜＜３２＋ＸＬ＊Ｙ
Ｌ＋Ｚ＋（ＸＵ＊ＹＬ）＜＜１６＋（ＸＬ＊ＹＵ）＜＜
１６＝Ｘ＊Ｙ＋Ｚとなる。このようにして、図９に示す
倍精度積和演算処理が実行される。

【００８９】Ｂ．単精度（１６ビット）デュアル乗算 本実施の形態２においても、単精度デュアル乗算処理は
実施の形態１（図６）と同様に１サイクルで行われるも
のとなる。被乗数Ｘと乗数Ｙとは、入力データＳ７５
１、およびＳ７５２として入力される。入力レジスタ７
０１、および７０２における保持と、拡張器７０３〜７
０６による１ビット拡張、そして拡張結果の乗算器への
入力までは実施の形態１と同様に行われる。

【００９０】加えて、本実施の形態２では、拡張器７０
４が出力する拡張結果Ｓ７５８の最上位ビットを示す信
号Ｓ７５８ａ（Ｘｓ）と、乗算選択器７０８が出力する
選択結果Ｓ７５８の最上位ビットを示す信号Ｓ７５８ａ
（Ｙｓ）とが補正信号発生器７１８に入力される。ま
た、単精度デュアル乗算モードであるので、制御信号Ｓ
７７４（ＤＭＵＬ）は値「１」として補正信号発生器７
１８に入力される。補正信号発生器７１８は、これらの
信号に基づいて、値ＨＰを有する補正信号Ｓ７７５を発
生し、これを乗算器７１０に出力する。補正信号Ｓ７７
５の値ＨＰが乗算結果の符号を示すものであることは前
述の通りである。

【００９１】乗算選択器７０７は拡張器７０５の出力Ｓ
７５９を、乗算選択器７０８は拡張器７０６の出力Ｓ７
６０を選択する。従って、乗算器７０９には、被乗数Ｘ
の上位ＸＵを含むデータＳ７５７と、乗数Ｙの上位ＹＵ
を含むデータＳ７５９とが入力され、これらはともに符
号拡張されたデータであることから、図１０に示すよう
に符号付き演算である乗算処理がなされ、中間結果ＸＵ
＊ＹＵ＿ｓｕｍとＸＵ＊ＹＵ＿ｃｒｙとが生成される。
生成された中間結果ＸＵ＊ＹＵ＿ｓｕｍとＸＵ＊ＹＵ＿
ｃｒｙとは、それぞれ信号Ｓ７６３ａとＳ７６３ｂとし
てシフタ７１１ａ、および７１１ｂに出力される。

【００９２】一方、乗算器７１０には、被乗数Ｘの下位
ＸＬを含むデータＳ７５８と、乗数Ｙの下位ＹＬを含む
データＳ７６０とが入力され、これらはともに符号拡張
されたデータであることから、図１０に示すように符号
なし演算である乗算処理がなされ、中間結果ＸＬ＊ＹＬ
＿ｓｕｍとＸＬ＊ＹＬ＿ｃｒｙとが生成される。生成さ
れた中間結果ＸＬ＊ＹＬ＿ｓｕｍとＸＬ＊ＹＬ＿ｃｒｙ
とは、それぞれ信号Ｓ７６４ａとＳ７６４ｂとしてシフ
タ７１２ａ、および７１２ｂに出力される。そして、本
実施の形態２のデュアル乗算処理においては、乗算器７
１０に対して補正信号Ｓ７７５が入力されるものであ
り、乗算器７１０は補正信号対応乗算処理を行う。従っ
て、前述の通り、乗算結果の上位２ビットは常の「０
０」となって出力されることとなる。

【００９３】シフタ７１１ａ、および７１１ｂは、入力
された乗算結果Ｓ７６３ａ、およびＳ７６３ｂに対し
て、３２ビット左シフトを行い、生成したシフト結果Ｓ
７６５ａ（（ＸＵ＊ＹＵ＿ｓｕｍ）＜＜３２）と、Ｓ７
６５ｂ（（ＸＵ＊ＹＵ＿ｃｒｙ）＜＜３２）とを全加算
器７１４に出力する。シフタ７１２ａ、および７１２ｂ
は、入力された乗算結果Ｓ７６４ａ、およびＳ７６４ｂ
に対して、０ビット左シフトを行い（すなわち、シフト
を行わない）、生成したシフト結果Ｓ７６６ａ（ＸＬ＊
ＹＬ＿ｓｕｍ）と、Ｓ７６６ｂ（ＸＬ＊ＹＬ＿ｃｒｙ）
とを全加算器７１４に出力する。

【００９４】全加算器７１４は、入力された信号に対し
て全加算処理を行い、得られた二つの中間結果をＳ７６
８とＳ７６９として桁上げ伝搬加算器７１５に出力し、
桁上げ伝搬加算器７１５はこれらを桁上げ伝搬加算処理
することにより、加算結果Ｓ７７０を生成してこれを出
力レジスタ７１６、および７１７に出力する。出力レジ
スタ７１６、および７１７において保持される演算結果
は、実施の形態１の場合と同様に（ＸＵ＊ＹＵ）＜＜３
２＋ＸＬ＊ＹＬとなる。従って、演算結果の上位３２ビ
ットを保持するレジスタ７１６には、第１の乗算結果で
あるＸＵ＊ＹＵが、下位３２ビットを保持するレジスタ
７１７には、第２の乗算結果であるＸＬ＊ＹＬが保持さ
れるものとなる。

【００９５】以上のように、本実施の形態２の演算装置
においては、図１０に示す演算処理に従って単精度デュ
アル乗算処理を実行する。図示するように、３２ビット
シフトされた上位中間結果同士（ＸＵ＊ＹＵ＿ｓｕｍ）
＜＜３２と（ＸＵ＊ＹＵ＿ｃｒｙ）＜＜３２）の加算処
理に対して、下位中間結果の符号部分がオーバーラップ
するものとなる。桁上げ伝搬処理をともなわない加算処
理によれば、オーバーラップ部分が上位中間結果の加算
に影響を与えてしまうが、本実施の形態２では下位中間
結果は前述の補正信号対応乗算処理によって生成される
ものであるから、その上位２ビット、すなわち図示する
符号部分は常に「００」となるものであって、上位中間
結果同士の加算処理の結果には影響を与えないものとな
る。

【００９６】このように、本実施の形態２の演算装置に
よれば、入力レジスタ２０１、および２０２と、拡張器
７０３〜７０６と、乗算選択器７０７、および７０８
と、単精度乗算器７０９、および７１０と、シフタ７１
１ａ、７１１ｂ、７１２ａおよび７１２ｂと、全加算選
択器７１３と、全加算器７１４と、桁上げ伝搬加算器７
１５と、出力レジスタ７１６、および７１７と、補正信
号発生器７１８とを備え、二つの乗算器は内部に桁上げ
伝搬加算器を備えず、二つの中間結果を出力するものと
し、また、乗算器７１０は補正信号対応乗算処理を行う
ものとしたことで、実施の形態１と同様に単精度乗算器
７０９、および７１０を活用して倍精度積和演算処理
と、単精度デュアル乗算処理とを実行でき、倍精度乗算
器を用いる従来の技術と比較して、乗算処理の段数を削
減して迅速な処理を行うことが可能となり、単精度デュ
アル演算処理を実行する場合にも、乗算器内部に冗長な
部分を生じることなく、装置資源の活用を図ることが可
能となる。さらに、実施の形態１と比較して、乗算器７
０９、および７１０が桁上げ伝搬加算器を有さず、補正
信号対応乗算処理を行うことで、比較的処理時間を要す
る桁上げ伝搬処理を省略するので、より迅速な乗算処理
を行うことが可能となる。

【００９７】実施の形態３．本発明の実施の形態３によ
る演算装置は、単精度（８ビット）のデュアル演算処理
と、倍精度（１６ビット）演算処理に加えて、単精度差
分絶対値累積演算処理を行うものである。図１２は、本
実施の形態３による、倍精度演算処理、単精度デュアル
演算処理、および差分絶対値累積演算処理とを実行し得
る演算装置の構成を示すブロック図である。図示するよ
うに、本実施の形態３の演算装置は、入力選択器１２０
１、１２０２、１２０３、および１２０４と、入力レジ
スタ１２０５、１２０６、１２０７、および１２０８
と、出力レジスタ１２０９と、加算器（単精度）１２１
０、および１２１１と、加算選択器１２１２と、加算入
力ＥＸＯＲゲート１２１３、および１２１４と、加算出
力ＡＮＤゲート１２１５、および１２１６と、加算出力
ＥＸＯＲゲート１２１７、および１２１８と、加算結果
保持レジスタ１２１９、および１２２０と、乗算入力選
択器１２２１、および１２２２と、乗算器（単精度）１
２２３、および１２２４と、シフタ１２２５、および１
２２６と、加算器１２２７と、加算結果ＡＮＤゲート１
２２８、および１２２９とを備えている。

【００９８】本実施の形態３の演算装置に対しては、当
該演算装置による演算結果を使用する計算機システム等
の全体を制御する中央処理制御装置等から、演算処理を
制御するための制御信号Ｓ１２４５とＳ１２４６とが入
力される。図１３(a) は、本実施の形態３の演算装置に
対して入力される制御信号の状態を示す図である。図示
するように、本実施の形態３の演算装置が実行する演算
処理に応じて制御信号の状態は異なるものとなってい
る。

【００９９】また、図１３(b) および(c) は、ＥＸＯＲ
ゲート（１２１３、１２１４、１２１７、および１２１
８）が行う排他論理和演算と、ＡＮＤゲート（１２１
５、１２１６、１２２８、および１２２９）が行う論理
積演算とを説明するための図である。各ゲートは２入力
（ＡとＢ）の値に従って、同図(b) または(c) に示す
「ＯＵＴ」欄の値を出力する。

【０１００】加算器１２１０、および１２１１と、加算
選択器１２１２と、加算入力ＥＸＯＲゲート１２１３、
および１２１４と、加算出力ＡＮＤゲート１２１５、お
よび１２１６と、加算出力ＥＸＯＲゲート１２１７、お
よび１２１８と、加算結果保持レジスタ１２１９、およ
び１２２０とは加減算器１２４０を構成する。乗算入力
選択器１２２１、および１２２２と、乗算器１２２３、
および１２２４と、シフタ１２２５、および１２２６
と、加算器１２２７と、加算結果ＡＮＤゲート１２２
８、および１２２９とは積和演算器１２４１を構成す
る。本実施の形態１では、加減算器１２４０は１６ビッ
ト加減算器であり、積和演算器１２４１は１６ビット積
和演算器である。また、加算出力ＡＮＤゲート１２１
５、および１２１６と、加算出力ＥＸＯＲゲート１２１
７、および１２１８とは、１６ビット加減算器１２４０
に内包される加算結果処理器１２４２を構成している。

【０１０１】本実施の形態３の演算装置は、それぞれが
１６ビットの入力Ｓ１２５１、Ｓ１２５２、Ｓ１２５
３、Ｓ１２５４を入力する。入力Ｓ１２５１〜Ｓ１２５
４は入力選択器１２０１〜１２０４にそれぞれ入力され
る。入力選択器１２０１〜１２０４には、加減算器１２
４０の出力Ｓ１２７５と、積和演算器１２４１の出力Ｓ
１２８２もそれぞれ入力される。そして、入力選択器１
２０１〜１２０４は、それぞれに入力される３つの信号
のうち一つを選択し、該選択した入力選択信号Ｓ１２５
５〜Ｓ１２５８を入力レジスタ１２０５〜１２０８に出
力し、入力レジスタ１２０５〜１２０８はこれを保持す
る。

【０１０２】入力レジスタ１２０５から出力される入力
レジスタ保持信号Ｓ１２５９は、加算器１２１０と、加
算器１２１１とに出力される。入力レジスタ１２０６か
ら出力される入力レジスタ保持信号Ｓ１２６０は、加算
入力ＥＸＯＲゲート１２１３と、加算入力ＥＸＯＲゲー
ト１２１４とに出力される。加算入力ＥＸＯＲゲート１
２１３と、加算入力ＥＸＯＲゲート１２１４とには、制
御信号Ｓ１２４５も入力され、それぞれの加算入力ＥＸ
ＯＲゲートは、入力レジスタ保持信号と制御信号との排
他論理和演算を行い、排他論理和結果Ｓ１２６３とＳ１
２６４とを取得する。排他論理和結果Ｓ１２６３は加算
器１２１０に、排他論理和結果Ｓ１２６４は加算器１２
１１に入力される。加算選択器１２１２は、制御信号Ｓ
１２４５と、後述する加算器１２１１が出力する桁溢れ
を示す信号とのいずれかを選択し、該選択した信号を加
算器１２１０に出力する。

【０１０３】加算器１２１１には制御信号Ｓ１２４５が
入力され、加算器１２１１は、入力された入力レジスタ
保持信号Ｓ１２５９（下位８ビット分）と、排他論理和
結果Ｓ１２６４と、制御信号Ｓ１２４５とを加算処理
し、加算結果Ｓ１２６８を生成する。又、加算器１２１
１は、加算処理において桁溢れが生じた場合には、その
旨を示す信号を加算選択器１２１２に出力する。加算器
１２１０には、入力レジスタ保持信号Ｓ１２５９（上位
８ビット分）と、排他論理和結果Ｓ１２６３と、加算選
択器１２１２が選択した信号とが入力され、加算器１２
１０はこれらを加算処理し、加算結果Ｓ１２６７を生成
する。

【０１０４】加算器１２１０において生成された加算結
果Ｓ１２６７は加算出力ＥＸＯＲゲート１２１７に出力
され、また、当該加算結果Ｓ１２６７の最上位ビット
（符号ビット）は加算出力ＡＮＤゲート１２１５にも出
力される。加算器１２１１において生成された加算結果
Ｓ１２６８は加算出力ＥＸＯＲゲート１２１８に出力さ
れ、また、当該加算結果Ｓ１２６８の最上位ビット（符
号ビット）は加算出力ＡＮＤゲート１２１６にも出力さ
れる。

【０１０５】加算出力ＡＮＤゲート１２１５には、制御
信号Ｓ１２４６も入力され、加算出力ＡＮＤゲート１２
１５は、入力された加算結果Ｓ１２６７の最上位ビット
と制御信号Ｓ１２４６との論理積演算を行い、論理積結
果Ｓ１２７１を取得してこれを加算出力ＥＸＯＲゲート
１２１７に出力する。加算出力ＥＸＯＲゲート１２１７
は、入力された加算結果Ｓ１２６７と論理積結果Ｓ１２
７１との排他論理和演算を行い、排他論理和果Ｓ１２７
３を生成する。

【０１０６】同様に、加算出力ＡＮＤゲート１２１６に
は、制御信号Ｓ１２４６も入力され、加算出力ＡＮＤゲ
ート１２１６は、入力された加算結果Ｓ１２６８の最上
位ビットと制御信号Ｓ１２４６との論理積演算を行い、
論理積結果Ｓ１２７２を取得してこれを加算出力ＥＸＯ
Ｒゲート１２１８に出力する。加算出力ＥＸＯＲゲート
１２１８は、入力された加算結果Ｓ１２６８と論理積結
果Ｓ１２７２との排他論理和演算を行い、排他論理和果
Ｓ１２７４を生成する。

【０１０７】以上の処理により、本実施の形態３の演算
装置が備える加減算器１２４０の出力Ｓ１２７５が生成
される。出力Ｓ１２７５は、前述のように入力選択器１
２０１〜１２０４に入力される。また、加算器１２１
０、および１２１１の生成する加算結果Ｓ１２６７、お
よびＳ１２６８の最上位ビット（符号ビット）は、加算
結果保持レジスタ１２１９、および１２２０にそれぞれ
入力されて保持され、積和演算器１２４１において用い
られることとなる。

【０１０８】積和演算器１２４１においては、入力レジ
スタ１２０７から出力される入力レジスタ保持信号Ｓ１
２６１は、乗算器１２２３と、乗算器１２２４とに出力
される。入力レジスタ１２０８から出力される入力レジ
スタ保持信号Ｓ１２６２は、乗算入力選択器１２２１
と、同１２２２とに出力される。乗算入力選択器１２２
１、および同１２２２は、入力レジスタ保持信号Ｓ１２
６２（１６ビット）を構成する上位ビット（８ビット）
からなる信号と、下位ビット（８ビット）からなる信号
とのいずれかを選択し、該選択した信号（８ビット）を
出力する。乗算入力選択器１２２１の出力結果は乗算器
１２２３に、又乗算入力選択器１２２２の出力結果は乗
算器１２２４に出力される。

【０１０９】一方、加算結果ＡＮＤゲート１２２８、お
よび１２２９には、制御信号Ｓ１２４６が入力される。
また、加算結果ＡＮＤゲート１２２８には、加算結果保
持レジスタ１２１９が保持するレジスタ保持信号Ｓ１２
７６が、加算結果ＡＮＤゲート１２２９には、加算結果
保持レジスタ１２２０が保持するレジスタ保持信号Ｓ１
２７７がそれぞれ入力される。それぞれの加算結果ＡＮ
Ｄゲートは、入力したレジスタ保持信号と制御信号との
論理積演算を行い、論理積結果を生成する。論理積結果
Ｓ１２７８は乗算器１２２３に、論理積結果Ｓ１２７９
は乗算器１２２４に入力される。

【０１１０】乗算器１２２３は、入力レジスタ保持信号
Ｓ１２６１と、乗算入力選択器１２２１の選択結果と、
論理積結果Ｓ１２７８とを入力してキャリー入力付き乗
算処理を行い、乗算結果Ｓ１２６９を出力する。また、
乗算器１２２４は、入力レジスタ保持信号Ｓ１２６１
と、乗算入力選択器１２２２の選択結果と、論理積結果
Ｓ１２７９とを入力してキャリー入力付き乗算処理を行
い、乗算結果Ｓ１２７０を出力する。これらの乗算器が
行うキャリー入力付き乗算処理については、図１４を用
いて後述する。

【０１１１】乗算器１２２３、および１２２４が出力す
る乗算結果Ｓ１２６９、およびＳ１２７０はシフタ１２
２５、および１２２６にそれぞれ入力される。シフタ１
２２５、および１２２６は、入力された乗算結果Ｓ１２
６９、およびＳ１２７０に対してデータシフトを実行
し、それぞれ生成したシフト結果Ｓ１２８０、およびＳ
１２８１を加算器１２２７に出力する。

【０１１２】加算器１２２７は、シフト結果Ｓ１２８
０、およびＳ１２８１に加え、出力レジスタ１２０９の
保持するレジスタ保持積和演算結果Ｓ１２８３をも入力
とする３入力加算器であり、これらの入力を加算して、
積和演算結果Ｓ１２８２を生成する。積和演算結果Ｓ１
２８２は、当該演算器の出力となるとともに、出力レジ
スタ１２０９にも入力されて保持され、後段の演算処理
に用いられる。

【０１１３】図１４は、キャリー入力付き乗算を行う乗
算器１２２３、および１２２４の内部構成とその動作と
を説明するための図である。図示するように、乗算器１
２２３は、部分積生成器１４０１と、全加算器１４０２
とを備えている。なお、ここでは乗算器１２２３につい
て示しているが、乗算器１２２４についても同様であ
る。図示するように、乗算器１２２３は、それぞれが８
ビットの被乗数Ｘと乗数Ｙ、そして１ビットのキャリー
入力を入力し演算処理を行う。

【０１１４】それぞれが８ビットの被乗数Ｘと乗数Ｙと
は、乗算器１２２３内部において部分積生成器１４０１
に入力され、部分積ＰＰ０〜ＰＰ７が生成される。生成
された部分積ＰＰ０〜ＰＰ７は加算器１４０２に出力さ
れる。一方当該乗算器１２２３に入力された１ビットの
キャリー入力は、図示するように部分積の最下位ビット
に入力され、部分積とともに加算器１４０２に出力され
る。加算器１４０２はキャリー入力をともなった部分積
を加算処理し、１６ビットの乗算結果（Ｘ＊Ｙ＋Ｃ）を
生成し、この乗算結果が当該乗算器１２２３の出力とな
る。

【０１１５】このように構成された本実施の形態３の演
算装置は、前述のように、単精度のデュアル演算処理
と、倍精度演算処理と、差分絶対値累積演算処理とを行
うものである。以下に、本実施の形態３の演算装置の動
作を、「Ａ．単精度デュアル積和演算」、「Ｂ．倍精度
積和演算」、「Ｃ．単精度デュアル加算」、「Ｄ．倍精
度加算」、「Ｅ．減算処理」、および「Ｆ．差分絶対値
累積演算（単精度）」について説明する。

【０１１６】Ａ．単精度（８ビット）デュアル積和演算 まず、図１５を用いて、本実施の形態３の演算装置が行
う単精度デュアル積和演算処理を説明する。本実施の形
態３の演算装置は、実施の形態１の演算装置と同様にレ
ジスタ分割演算機能を有するものであってデュアル演算
処理が可能なものであり、ここでは、積和演算器１２４
１を用いて単精度デュアル積和演算処理を行う。図示す
るように、単精度デュアル積和演算処理は、それぞれ８
ビットの被乗数ＸＵと乗数ＹＵとの乗算処理と、やはり
それぞれ８ビットの被乗数ＸＬと乗数ＹＬとの乗算処理
とが、すなわち、８ビット×８ビットの乗算処理二つが
同時並行的に実行され、さらに前段までの処理において
生成され、保持された加算結果である累積データＺとの
加算処理が実行されるものである。

【０１１７】本実施の形態３の演算装置による単精度デ
ュアル積和演算処理は、図１６に示すように１サイクル
処理として実行される。１サイクル目において、部分積
「ＸＵ＊ＹＵ」と、「ＸＬ＊ＹＬ」とが求められ、累積
データＺも含めて加算処理が実行され、１サイクル目の
演算結果Ｓ１２８２は「ＸＵ＊ＹＵ＋ＸＬ＊ＹＬ＋Ｚ」
となる。

【０１１８】デュアル乗算が行われる場合、処理対象と
なるデータは、被乗数同士、および乗数同士を組として
演算装置に入力される。従って、１６ビットの被乗数組
Ｘは図１２の入力信号Ｓ１２５３として、１６ビットの
乗数組Ｙは同図の入力信号Ｓ１２５４として、本実施の
形態３の演算装置に入力される。積和演算器１２４１に
対する入力を選択する入力選択器１２０３、および１２
０４は、それぞれ入力信号であるＳ１２５３、およびＳ
１２５４を選択して、入力レジスタ１２０７、および１
２０８に出力する。これにより、第１の被乗数ＸＵは被
乗数組Ｘ（１６ビット）の上位８ビットとして、第２の
被乗数ＸＬは被乗数組Ｘの下位８ビットとして入力レジ
スタ１２０７に保持される。乗数についても同様であ
り、個々の乗算処理に用いられる乗数は、１６ビットの
乗数組Ｙの上位８ビットＹＵと下位８ビットＹＬとして
レジスタ１２０８に保持される。一方、累積データＺ
は、前段までの処理で得られたものであり、出力レジス
タ１２０９に保持された１６ビットのデータである。

【０１１９】図１２において、入力レジスタ１２０７に
保持された１６ビットの被乗数組Ｘのうち、上位８ビッ
トである被乗数ＸＵは乗算器１２２３に、下位８ビット
である被乗数ＸＬは乗算器１２２４に、それぞれ入力レ
ジスタ保持信号Ｓ１２６１として入力される。又、入力
レジスタ１２０８に保持された１６ビットの乗数組Ｙの
うち、上位８ビットである乗数ＹＵ、および下位８ビッ
トである乗数ＹＬがそれぞれ入力レジスタ保持信号Ｓ１
２６２として、乗算入力選択器１２２１と、同１２２２
とに出力される。

【０１２０】ここで乗算入力選択器１２２１は、入力さ
れた信号のうち、入力レジスタ保持信号Ｓ１２６２を構
成する１６ビットのうち上位８ビットであるＹＵを選択
し、該選択した８ビット信号（ＹＵ）を乗算器１２２３
に出力する。また、乗算入力選択器１２２２は、入力さ
れた信号のうち、入力レジスタ保持信号Ｓ１２６２を構
成する１６ビットのうち下位８ビットであるＹＬを選択
し、該選択した８ビット信号（ＹＬ）を乗算器１２２４
に出力する。

【０１２１】一方、本実施の形態３の演算装置が備える
加算結果ＡＮＤゲート１２２８、および１２２９に入力
される制御信号Ｓ１２４６は、図１３(a) に示すよう
に、デュアル積和演算の場合においては値０をとるもの
となる。従って、ＡＮＤゲート１２２８、および１２２
９の双方において、生成する演算結果は値０となるの
で、乗算器１２２３、および１２２４に入力される論理
積結果Ｓ１２７８、およびＳ１２７９はいずれも値０と
なる。

【０１２２】従って、乗算器１２２３には、それぞれが
８ビットである被乗数および乗数としてＸＵとＹＵとが
入力され、また１ビットの値０である論理積結果Ｓ１２
７８が入力される。これにより乗算器１２２３からは、
乗算結果Ｓ１２６９として「ＸＵ＊ＹＵ」が出力され
る。図１４においてキャリー入力となる論理積結果Ｓ１
２７８は値が０であるので、実質的に影響を与えない。
また、同様にして乗算器１２２４からは乗算結果Ｓ１２
７０として「ＸＬ＊ＹＬ」が出力される。

【０１２３】乗算結果Ｓ１２６９、およびＳ１２７０
は、シフタ１２２５、および１２２６にそれぞれ入力さ
れる。ここではシフタはいずれもデータシフトを行わな
い（０ビットシフトする）ので、シフタ１２２５、およ
び１２２６から加算器１２２７に出力されるシフト結果
Ｓ１２８０、およびＳ１２８１は、乗算結果Ｓ１２６
９、およびＳ１２７０と同じ「ＸＵ＊ＹＵ」、および
「ＸＬ＊ＹＬ」である。

【０１２４】加算器１２２７は、入力された「ＸＵ＊Ｙ
Ｕ」、および「ＸＬ＊ＹＬ」と、累積データＺとを加算
処理し、積和演算結果Ｓ１２８２として、「ＸＵ＊ＹＵ
＋ＸＬ＊ＹＬ＋Ｚ」を出力する。積和演算が終了する場
合には、この積和演算結果Ｓ１２８２が当該演算装置の
装置出力となる。一方、この積和演算結果Ｓ１２８２を
用いて積和演算の繰り返しが行われる場合には、出力レ
ジスタ１２０９に保持された積和演算結果を累積データ
として用いて、後段の積和演算処理が同様に実行される
ものとなる。

【０１２５】Ｂ．倍精度（１６ビット）積和演算 次に、図１７を用いて、本実施の形態３の演算装置が行
う倍精度積和演算処理を説明する。ここでは１６ビット
の被乗数Ｘと、１６ビットの乗数Ｙとの乗算処理を含む
積和演算が、積和演算器１２４１を用いて行われるもの
であり、被乗数Ｘの上位８ビットをＸＵ、下位８ビット
をＸＬ、乗数Ｙの上位８ビットをＹＵ、下位８ビットを
ＹＬとする。図示するように、最終結果「Ｘ＊Ｙ＋Ｚ」
は、部分積「ＸＬ＊ＹＬ」と、部分積「ＸＬ＊ＹＵ」を
左に８ビットシフトさせて得られる「（ＸＬ＊ＹＵ）＜
＜８」と、部分積「ＸＵ＊ＹＬ」を左に８ビットシフト
させて得られる「（ＸＵ＊ＹＬ）＜＜８」と、部分積
「ＸＵ＊ＹＵ」を左に１６ビットシフトさせて得られる
「（ＸＵ＊ＹＵ）＜＜１６」と、累積データ（前段まで
の演算処理結果）Ｚとを加算して得られるものとなる。

【０１２６】本実施の形態３の演算装置による倍精度積
和演算処理は、図１８に示すように２サイクル処理とし
て実行される。まず、１サイクル目においては、部分積
「ＸＵ＊ＹＬ」と、「ＸＬ＊ＹＬ」とが求められ、「Ｘ
Ｕ＊ＹＬ」が８ビット左シフトされた上で、累積データ
Ｚも含めて加算処理が実行され、１サイクル目の演算結
果Ｓ１２８２（１）は「（ＸＵ＊ＹＬ）＜＜８＋ＸＬ＊
ＹＬ＋Ｚ」となる。１サイクル目の演算結果が保持され
て２サイクル目において用いられることとなる。２サイ
クル目においては、部分積「ＸＵ＊ＹＵ」と、「ＸＬ＊
ＹＵ」とが求められ、「ＸＵ＊ＹＵ」が１６ビット、
「ＸＬ＊ＹＵ」が８ビット左シフトされた上で、１サイ
クル目の演算結果Ｓ１２８２（１）が保持されたもので
あるＳ１２８３も含めて加算処理が実行され、２サイク
ル目の演算結果Ｓ１２８２（２）は「（ＸＵ＊ＹＵ）＜
＜１６＋（ＸＵ＊ＹＬ）＜＜８＋（ＸＬ＊ＹＵ）＜＜８
＋ＸＬ＊ＹＬ＋Ｚ」となりこれは「Ｘ＊Ｙ＋Ｚ」であ
る。

【０１２７】このように、実行される本実施の形態３の
演算装置による倍精度積和演算の動作は以下のようなも
のとなる。本実施の形態３の演算装置に、１６ビットの
被乗数Ｘは図１２の入力信号Ｓ１２５３として、１６ビ
ットの乗数組Ｙは同図の入力信号Ｓ１２５４として入力
され、積和演算器１２４１に対する入力を選択する入力
選択器１２０３、および１２０４は入力信号Ｓ１２５
３、およびＳ１２５４を選択して出力し、入力信号Ｓ１
２５３、およびＳ１２５４は、それぞれ入力レジスタ１
２０７、および１２０８で保持される。制御信号Ｓ１２
４６は図１３に示すように値０となる。また、出力レジ
スタ１２０９には、前段までの処理結果である累積デー
タＺが保持されている。

【０１２８】まず、１サイクル目の処理が行われる。入
力レジスタ１２０７からは、被乗数Ｘの上位８ビットＸ
Ｕが乗算器１２２３に、下位８ビットＸＬが乗算器１２
２４に、それぞれ入力レジスタ保持信号Ｓ１２６１とし
て入力される。一方、入力レジスタ１２０８から乗数Ｙ
の上位ＹＵ、および下位ＹＬをそれぞれ出力される乗算
入力選択器１２２１、および１２２２は、ここではいず
れも下位８ビットのＹＬを選択し、これを信号Ｓ１２６
５、およびＳ１２６６として乗算器１２２３、および１
２２４にそれぞれ出力する。

【０１２９】一方、本実施の形態３の演算装置が備える
加算結果ＡＮＤゲート１２２８、および１２２９に入力
される制御信号Ｓ１２４６は、図１３(a) に示すよう
に、倍精度積和演算の場合においては値０をとるものと
なる。従って、ＡＮＤゲート１２２８、および１２２９
の双方において、生成する演算結果は値０となるので、
乗算器１２２３、および１２２４に入力される論理積結
果Ｓ１２７８、およびＳ１２７９はいずれも値０とな
る。

【０１３０】従って、乗算器１２２３には、それぞれが
８ビットである被乗数および乗数としてＸＵとＹＬとが
入力され、また１ビットの値０である論理積結果Ｓ１２
７８が入力される。これにより乗算器１２２３からは、
乗算結果Ｓ１２６９として「ＸＵ＊ＹＬ」が出力され
る。図１４においてキャリー入力となる論理積結果Ｓ１
２７８は値が０であるので、実質的に影響を与えない。
また、同様にして乗算器１２２４からは乗算結果Ｓ１２
７０として「ＸＬ＊ＹＬ」が出力される。

【０１３１】乗算結果Ｓ１２６９、およびＳ１２７０
は、シフタ１２２５、および１２２６にそれぞれ入力さ
れる。ここではシフタ１２２５は、乗算結果を８ビット
左シフトさせ、シフタ１２２６はデータシフトを行わな
い（０ビットシフトさせる）ので、シフタ１２２５、お
よび１２２６から出力されるシフト結果は、「（ＸＵ＊
ＹＬ）＜＜８」と「ＸＬ＊ＹＬ」となる。

【０１３２】加算器１２２７は、シフタ１２２５、およ
び１２２６から「（ＸＵ＊ＹＬ）＜＜８」と「ＸＬ＊Ｙ
Ｌ」であるシフト結果Ｓ１２８０とＳ１２８１とを入力
し、また出力レジスタより累積データＺを入力し、これ
らを加算処理する。この結果得られた１サイクル目の演
算結果Ｓ１２８２（１）は、出力レジスタ１２０９に出
力されて保持される。

【０１３３】２サイクル目の処理が行われる。入力レジ
スタ１２０７からは、被乗数Ｘの上位８ビットＸＵが乗
算器１２２３に、下位８ビットＸＬが乗算器１２２４
に、それぞれ入力レジスタ保持信号Ｓ１２６１として入
力される。一方、入力レジスタ１２０８から乗数Ｙの上
位ＹＵ、および下位ＹＬをそれぞれ出力される乗算入力
選択器１２２１、および１２２２は、ここではいずれも
上位８ビットのＹＵを選択し、これを信号Ｓ１２６５、
およびＳ１２６６として乗算器１２２３、および１２２
４にそれぞれ出力する。制御信号Ｓ１２４６と、論理積
結果Ｓ１２７８、およびＳ１２７９とは依然として値０
のままである。従って、乗算器１２２３からは乗算結果
Ｓ１２６９として「ＸＵ＊ＹＵ」が、乗算器１２２４か
らは乗算結果Ｓ１２７０として「ＸＬ＊ＹＵ」が出力さ
れる。

【０１３４】乗算結果Ｓ１２６９、およびＳ１２７０
は、シフタ１２２５、および１２２６にそれぞれ入力さ
れる。ここではシフタ１２２５および１２２６は、乗算
結果を１６ビット、および８ビット左シフトさせるの
で、シフタ１２２５、および１２２６から出力されるシ
フト結果は、「（ＸＵ＊ＹＵ）＜＜１６」と「ＸＬ＊Ｙ
Ｕ＜＜８」となる。

【０１３５】加算器１２２７は、シフタ１２２５、およ
び１２２６から「（ＸＵ＊ＹＵ）＜＜１６」と「ＸＬ＊
ＹＵ＜＜８」であるシフト結果Ｓ１２８０とＳ１２８１
とを入力する。また、出力レジスタより入力するＳ１２
８３は、１サイクル目の演算結果Ｓ１２８２（１）であ
る。加算器１２２７はこれらを加算処理する。この結果
得られた２サイクル目の演算結果Ｓ１２８２（２）は、
図１８に示すように積和演算結果「Ｘ＊Ｙ＋Ｚ」とな
る。

【０１３６】Ｃ．単精度（８ビット）デュアル加算 本実施の形態３の演算装置は、前述のようにデュアル演
算処理が可能であり、ここでは、加減算器１２４０を用
いて行う単精度デュアル加算処理の際の動作を説明す
る。単精度デュアル加算処理は、それぞれ８ビットの第
１の処理対象ＡＵと第２の処理対象ＢＵとの加算処理
と、やはりそれぞれ８ビットの第３の処理対象ＡＬと第
４の処理対象ＢＬとの加算処理とが、すなわち、８ビッ
ト×８ビットの加算処理二つが同時並行的に実行される
ものである。

【０１３７】デュアル加算が行われる場合、処理対象と
なるデータは、第１の処理対象（ＡＵ）と第３の処理対
象（ＡＬ）との組（Ａ）、および第２の処理対象（Ｂ
Ｕ）と第４の処理対象（ＢＬ）との組（Ｂ）として演算
装置に入力される。従って、１６ビットの処理対象の組
Ａ（上位８ビットはＡＵ、下位８ビットはＡＬ）は図１
２の入力信号Ｓ１２５１として、１６ビットの処理対象
の組Ｂ（上位８ビットはＢＵ、下位８ビットはＢＬ）は
同図の入力信号Ｓ１２５２として、本実施の形態３の演
算装置に入力される。

【０１３８】そして、加算選択器１２０５、および１２
０６は、それぞれ入力信号Ｓ１２５１、およびＳ１２５
２を選択するので、処理対象の組Ａ、およびＢは、入力
バッファ１２０５、および１２０６に出力され、入力バ
ッファ１２０５は、上位８ビットはＡＵ、下位８ビット
はＡＬの１６ビットを、入力バッファ１２０６は、上位
８ビットはＢＵ、下位８ビットはＢＬの１６ビットを保
持することとなる。また、本実施の形態３の演算装置に
おいて、デュアル加算処理が行われる際の制御信号Ｓ１
２４５、およびＳ１２４６は、図１３(a) に示すように
値０をとるものとなる。

【０１３９】入力バッファ１２０５からは、その保持す
る上位８ビット（ＡＵ）が加算器１２１０に、下位８ビ
ット（ＡＬ）が加算器１２１１に出力される。また、入
力バッファ１２０６からは、その保持する上位８ビット
（ＢＵ）が加算入力ＥＸＯＲゲート１２１３に、下位８
ビット（ＢＬ）が加算入力ＥＸＯＲゲート１２１４に出
力される。加算入力ＥＸＯＲゲート１２１３、および１
２１４には制御信号Ｓ１２４５も入力され、それぞれの
ゲートは入力された信号に対して排他論理和処理を行
い、生成した排他論理和結果Ｓ１２６３とＳ１２６４と
を、加算器１２１０、および１２１１に出力する。制御
信号Ｓ１２４５は値が０であるので、加算入力ＥＸＯＲ
ゲート１２１３、および１２１４からはそれぞれＢＵ、
ＢＬである排他論理和結果Ｓ１２６３、およびＳ１２６
４が出力される。

【０１４０】従って、加算器１２１０には、ＡＵである
信号Ｓ１２５９とＢＵである信号Ｓ１２６３とが入力さ
れる。加算器１２１０には加算選択器１２１２からの信
号も入力されるが、加算選択器１２１２は単精度演算時
には制御信号Ｓ１２４５を選択して乗算器１２１０に入
力するものであり、ここでは制御信号Ｓ１２４５が値０
であることから、この信号は加算器１２１０における処
理に対して実質的に影響を与えないものとなる。この結
果、加算器１２１０では、ＡＵである信号Ｓ１２５９と
ＢＵである信号Ｓ１２６３とが加算処理され、該処理の
結果として得られた「ＡＵ＋ＢＵ」である加算結果Ｓ１
２６７は、加算出力ＥＸＯＲゲート１２１７に出力さ
れ、また、当該加算結果Ｓ１２６７の最上位ビットは加
算出力ＡＮＤゲート１２１５にも出力される。

【０１４１】同様に、ＡＬである信号Ｓ１２５９とＢＬ
である信号Ｓ１２６４と、値０である制御信号Ｓ１２４
５（実質的に処理に影響を与えない）とが入力される加
算器１２１１では、ＡＬである信号Ｓ１２５９とＢＬで
ある信号Ｓ１２６４とが加算処理され、該処理の結果と
して得られた「ＡＬ＋ＢＬ」である加算結果Ｓ１２６８
は、加算出力ＥＸＯＲゲート１２１８に出力され、当該
加算結果Ｓ１２６８の最上位ビットは加算出力ＡＮＤゲ
ート１２１６にも出力される。

【０１４２】加算出力ＡＮＤゲート１２１５、および１
２１６には値０である制御信号Ｓ１２４６も入力され
る。従って、それぞれのゲートにおいて生成される論理
積結果は、加算結果の最上位ビットの値にかかわらず、
いずれも値０のものとなる。加算出力ＡＮＤゲート１２
１５、および１２１６からは、値０の論理積結果Ｓ１２
７１、およびＳ１２７２が加算出力ＥＸＯＲゲート１２
１７、および１２１８に出力される。

【０１４３】従って、加算出力ＥＸＯＲゲート１２１７
では、「ＡＵ＋ＢＵ」である加算結果Ｓ１２６７と、値
０である論理積結果Ｓ１２７１とが入力されるので、排
他論理和演算の結果は「ＡＵ＋ＢＵ」となる。加算出力
ＥＸＯＲゲート１２１７は、「ＡＵ＋ＢＵ」である排他
論理和結果Ｓ１２７３を出力する。同様に加算出力ＥＸ
ＯＲゲート１２１８は「ＡＬ＋ＢＬ」である排他論理和
結果Ｓ１２７４を出力する。このように、加減算器１２
４０が備える加算結果処理器１２４２は、デュアル加算
処理の際には、実質的に加算器１２１０、および１２１
１が出力する加算結果を通過させるものとなり、加減算
器１２４０の出力Ｓ１２７５は、上位８ビットが第１の
加算処理の結果「ＡＵ＋ＢＵ」であり、下位８ビットが
第２の加算処理の結果「ＡＬ＋ＢＬ」であるものとな
る。

【０１４４】Ｄ．倍精度（１６ビット）加算 本実施の形態３の演算装置は、加減算器１２４０を用い
て、それぞれが１６ビットである第１の処理対象Ａと、
第２の処理対象Ｂとの倍精度加算処理を行うものであ
る。第１の処理対象Ａの上位８ビットをＡＵ、下位８ビ
ットをＡＬとし、第２の処理対象Ａの上位８ビットをＢ
Ｕ、下位８ビットをＢＬとする。

【０１４５】１６ビットの処理対象Ａは図１２の入力信
号Ｓ１２５１として、１６ビットの処理対象Ｂは同図の
入力信号Ｓ１２５２として、本実施の形態３の演算装置
に入力され、加算選択器１２０５、および１２０６を介
して入力バッファ１２０５、および１２０６に出力さ
れ、保持される。また、本実施の形態３の演算装置にお
いて、倍精度加算処理が行われる際の制御信号Ｓ１２４
５、およびＳ１２４６は、図１３(a) に示すように値０
をとるものとなる。

【０１４６】この後、加算器１２１０に、ＡＵである信
号Ｓ１２５９とＢＵである信号Ｓ１２６３とが入力さ
れ、加算器１２１１に、ＡＬである信号Ｓ１２５９とＢ
Ｌである信号Ｓ１２６４とが入力されるまでの動作は上
記の「Ｃ．単精度デュアル加算」の場合と同様に行わ
れ、加算器２１０７では倍精度（１６ビット）加算処理
の上位８ビットの、加算器２１０８では下位８ビットの
部分加算処理が行われることとなる。

【０１４７】しかし、倍精度加算処理が行われる場合、
加算選択器１２１２の動作は、上記の「Ｃ．単精度デュ
アル加算」の場合とは異なるものとなる。この場合に加
算選択器１２１２は、加算器１２１１から入力される桁
溢れを示す信号を選択し、これを加算器１２１０に出力
する。従って、上位の部分加算処理を行う加算器１２１
０では、下位の部分加算処理を行う加算器１２１１の処
理結果が伝搬されるものとなる。

【０１４８】この後の動作は上記の「Ｃ．単精度デュア
ル加算」の場合と同様に行われ、加減算器１２４０が備
える加算結果処理器１２４２は、デュアル加算処理の際
と同様に、実質的に加算器１２１０、および１２１１が
出力する加算結果を通過させるものとなり、加減算器１
２４０の出力Ｓ１２７５は、加算処理の結果「Ａ＋Ｂ」
を示すものとなる。

【０１４９】Ｅ．減算処理 本実施の形態３の演算装置は、加減算器１２４０を用い
て、単精度デュアル減算処理と、倍精度減算処理とを行
うものである。減算処理を行う場合には、図１３(a) に
示す制御信号Ｓ１２４５が値１のものとなる。従って、
値が１である制御信号Ｓ１２４５が加算入力ＥＸＯＲゲ
ート１２１３、および１２１４に入力され、これによ
り、図１３(b) に示すように排他論理和演算処理によっ
て反転が行われ、加算器１２１０、および１２１１に
は、論理反転された処理対象が入力されるものとなる。
それぞれの加算器は、入力バッファ１２０５より入力さ
れる処理対象に対して、加算入力ＥＸＯＲゲートより入
力される論理反転された処理対象を加算することにより
減算処理を実行する。この点を除いては、「Ｃ．単精度
デュアル加算」、および「Ｄ．倍精度加算」と同様の動
作により、減算処理は行われる。

【０１５０】Ｆ．差分絶対値累積演算（単精度） 本実施の形態３の演算装置は、加減算器１２４０と積和
演算器１２４１とを用いて、単精度の差分絶対値累積演
算を行うものである。図１９は差分絶対値累積演算を説
明するための図である。図示するように、差分絶対値累
積演算は、それぞれ８ビットの処理対象ＡＵとＢＵとの
減算結果の絶対値（｜ＡＵ−ＢＵ｜）と、それぞれ８ビ
ットの処理対象ＡＬとＢＬとの減算結果の絶対値（｜Ａ
Ｌ−ＢＬ｜）とをデュアル演算処理によって求め、これ
らと、前段までの処理結果である累積データＺとを加算
処理する演算である。

【０１５１】本実施の形態３の演算装置による差分絶対
値累積演算処理は、図２０に示すように２サイクル処理
として実行される。１サイクル目において、第１の差分
値「ＡＵ−ＢＵ」と、「ＡＬ−ＢＬ」とが求められ、排
他論理和演算によって差分絶対値（符号処理付き）が求
められる。２サイクル目においては、１サイクル目で得
られた差分絶対値と累積データＺとの加算処理が実行さ
れ、累積演算処理が行われるものとなる。１サイクル目
の処理は加減算器１２４０を用いて、又２サイクル目の
処理は積和演算器１２４１を用いて行われるが、図示す
るように、２サイクル目の積和演算器１２４１での処理
においては、乗算器１２２３、および１２２４において
値「１」を乗算するものとし、実質的には乗算処理が行
われないように図るものとなっている。

【０１５２】「Ｃ．単精度デュアル加算」の場合と同様
に、処理対象となるデータは、第１の処理対象（ＡＵ）
と第３の処理対象（ＡＬ）との組、および第２の処理対
象（ＢＵ）と第４の処理対象（ＢＬ）との組として演算
装置に入力される。従って、１６ビットの処理対象の組
（上位８ビットはＡＵ、下位８ビットはＡＬ）は図１２
の入力信号Ｓ１２５１として、１６ビットの処理対象の
組（上位８ビットはＢＵ、下位８ビットはＢＬ）は同図
の入力信号Ｓ１２５２として、本実施の形態３の演算装
置に入力される。

【０１５３】入力選択器１２０５、および１２０６は、
いずれの処理対象の組である入力信号Ｓ１２５１、およ
びＳ１２５２を選択して出力し、入力バッファ１２０５
は、上位８ビットはＡＵであり、下位８ビットはＡＬで
ある１６ビットのデータを、入力バッファ１２０６は、
上位８ビットはＢＵであり、下位８ビットはＢＬである
１６ビットのデータを保持することとなる。また、本実
施の形態３の演算装置において、差分絶対値累積演算処
理が行われる際の制御信号Ｓ１２４５、およびＳ１２４
６は、図１３(a) に示すように値１をとるものとなる。

【０１５４】そして図２０に示す、１サイクル目の処理
が行われる。入力バッファ１２０５からは、その保持す
る上位８ビット（ＡＵ）が加算器１２１０に、下位８ビ
ット（ＡＬ）が加算器１２１１に出力される。また、入
力バッファ１２０６からは、その保持する上位８ビット
（ＢＵ）が加算入力ＥＸＯＲゲート１２１３に、下位８
ビット（ＢＬ）が加算入力ＥＸＯＲゲート１２１４に出
力される。加算入力ＥＸＯＲゲート１２１３、および１
２１４には制御信号Ｓ１２４５も入力され、それぞれの
ゲートは入力された信号に対して排他論理和処理を行
い、生成した排他論理和結果Ｓ１２６３とＳ１２６４と
を、加算器１２１０、および１２１１に出力する。制御
信号Ｓ１２４５は値が１であるので、図１３(b) に示す
ように排他論理演算処理によって反転が行われ、加算入
力ＥＸＯＲゲート１２１３、および１２１４からはそれ
ぞれＢＵ、ＢＬが論理反転されたもの（ＢＵ' 、および
ＢＬ' ）である排他論理和結果Ｓ１２６３、およびＳ１
２６４が出力される。加算器１２１０、および１２１１
には、加算入力ＥＸＯＲゲートより論理反転された処理
対象が入力され、それぞれの加算器は、論理反転された
処理対象を加算することにより、減算処理を実行するこ
ととなる。

【０１５５】加算選択器１２１２は、制御信号Ｓ１２４
５を選択して加算器１２１０に出力する。加算器１２１
０においては入力バッファ１２０５からの上位８ビット
（ＡＵ）と、加算入力ＥＸＯＲゲート１２１３からの論
理反転された処理対象８ビット（ＢＵ' ）と、値が１で
ある制御信号Ｓ１２４５との加算処理が実行され、加算
結果Ｓ１２６７が出力される。加算処理は「ＡＵ＋Ｂ
Ｕ' ＋１」となるので、加算結果Ｓ１２６７は「ＡＵ−
ＢＵ」となる。

【０１５６】また、加算器１２１１においては入力バッ
ファ１２０５からの下位８ビット（ＡＬ）と、加算入力
ＥＸＯＲゲート１２１３からの論理反転された処理対象
８ビット（ＢＬ' ）と、値が１である制御信号Ｓ１２４
５との加算処理が実行され、加算結果Ｓ１２６８が出力
される。加算処理は「ＡＬ＋ＢＬ' ＋１」となるので、
加算結果Ｓ１２６８は「ＡＬ−ＢＬ」となる。

【０１５７】加算器１２１０、および１２１１で生成さ
れた加算結果は、加算結果処理器１２４２に入力され
る。「ＡＵ−ＢＵ」である加算結果Ｓ１２６７は、加算
出力ＥＸＯＲゲート１２１７に出力され、また、当該加
算結果Ｓ１２６７の最上位ビット（ＮＵ）は加算出力Ａ
ＮＤゲート１２１５にも出力される。「ＡＬ−ＢＬ」で
ある加算結果Ｓ１２６８は、加算出力ＥＸＯＲゲート１
２１８に出力され、また、当該加算結果Ｓ１２６８の最
上位ビット（ＮＬ）は加算出力ＡＮＤゲート１２１６に
も出力される。最上位ビットＮＵ、およびＮＬはそれぞ
れの加算結果の符号ビットである。符号ビットは、ま
た、加算結果保持レジスタ１２１９、および１２２０に
もそれぞれ入力されて保持され、次サイクルの積和演算
器１２４１の処理において用いられるものとなる。

【０１５８】加算出力ＡＮＤゲート１２１５、および１
２１６には、各符号ビットとともに、値１である制御信
号Ｓ１２４６も入力される。従って、それぞれのゲート
において生成される論理積結果は、ＮＵである論理積結
果Ｓ１２７１、およびＮＬである論理積結果Ｓ１２７２
となる。符号ビットを示す論理積結果Ｓ１２７１、およ
びＳ１２７２は、加算出力ＥＸＯＲゲート１２１７、お
よび１２１８にそれぞれ出力される。

【０１５９】加算出力ＥＸＯＲゲート１２１７には、
「ＡＵ−ＢＵ」である加算結果Ｓ１２６７と、当該加算
結果Ｓ１２６７の符号ビット（最上位ビットＮＵ）とが
入力され、排他論理和演算が行われる。この演算では、
図１３(a) に示すように、符号ビットＮＵが値０であれ
ば加算結果Ｓ１２６７は論理反転されず、符号ビットＮ
Ｕが値１であれば加算結果Ｓ１２６７が論理反転され、
いずれの場合にも、出力される排他論理和結果Ｓ１２６
７は、｜ＡＵ−ＢＵ｜−ＮＵとなる。

【０１６０】すなわち、ＮＵが値０となるのはＡＵ≧Ｂ
Ｕの場合であり、この場合、論理反転されることなく出
力されるＡＵ−ＢＵが差分絶対値｜ＡＵ−ＢＵ｜であ
る。出力される排他論理和結果Ｓ１２７３は、｜ＡＵ−
ＢＵ｜−ＮＵ＝｜ＡＵ−ＢＵ｜となる。これに対して、
ＮＵが値１となるのは、ＡＵ＜ＢＵの場合であり、この
場合、論理反転されて出力される（ＡＵ−ＢＵ）' ＝Ｂ
Ｕ−ＡＵ−１が差分絶対値｜ＡＵ−ＢＵ｜である。出力
される排他論理和結果Ｓ１２７３は、｜ＡＵ−ＢＵ｜−
ＮＵ＝｜ＡＵ−ＢＵ｜−１となる。

【０１６１】加算出力ＥＸＯＲゲート１２１８には、
「ＡＬ−ＢＬ」である加算結果Ｓ１２６８と、当該加算
結果Ｓ１２６８の符号ビット（最上位ビットＮＬ）とが
入力され、上記の加算出力ＥＸＯＲゲート１２１７と同
様の処理が行われることにより、差分絶対値｜ＡＬ−Ｂ
Ｌ｜を含む排他論理和結果Ｓ１２７４として｜ＡＬ−Ｂ
Ｌ｜−ＮＬが得られる。

【０１６２】１サイクル目における以上の処理によっ
て、図２０に示すように、加算出力ＥＸＯＲゲート１２
１７、および１２１８からは、｜ＡＵ−ＢＵ｜−ＮＵで
ある排他論理和結果Ｓ１２７３、および｜ＡＬ−ＢＬ｜
−ＮＬである排他論理和結果Ｓ１２７４が出力されるこ
ととなる。これにより、図１２において、加減算器１２
４０から出力される１６ビットの加減算器出力Ｓ１２７
５は、上位８ビットがＳ１２７３、下位８ビットがＳ１
２７４であるものとなる。加減算器出力Ｓ１２７５は、
入力選択器１２０７、および同１２０８に出力される。
入力選択器１２０７は、別途入力される１６ビットのデ
ータである「０ｘ０１０１」を選択し、これを入力レジ
スタ１２０７に出力する。一方入力選択器１２０８は、
１６ビットのデータである加減算器出力Ｓ１２７５を選
択し、これを入力レジスタ１２０８に出力する。入力レ
ジスタ１２０７、および１２０８はそれぞれ入力された
データを保持する。

【０１６３】図２０に示す２サイクル目の処理が行われ
る。入力レジスタ１２０７に保持された１６ビットのデ
ータを構成する上位８ビット（０ｘ０１）は乗算器１２
２３に、下位８ビット（０ｘ０１）は乗算器１２２４
に、それぞれ入力レジスタ保持信号Ｓ１２６１として入
力される。又、入力レジスタ１２０８に保持された１６
ビットの加減算器出力のうち、上位８ビットである｜Ａ
Ｕ−ＢＵ｜−ＮＵ、および下位８ビットである｜ＡＬ−
ＢＬ｜−ＮＬがそれぞれ入力レジスタ保持信号Ｓ１２６
２として、乗算入力選択器１２２１と、同１２２２とに
出力される。乗算入力選択器１２２１は、上位８ビット
である｜ＡＵ−ＢＵ｜−ＮＵを選択してこれを乗算器１
２２３に出力する。又、乗算入力選択器１２２２は、下
位８ビットである｜ＡＬ−ＢＬ｜−ＮＬを選択してこれ
を乗算器１２２４に出力する。

【０１６４】一方、加算結果ＡＮＤゲート１２２８に
は、加算結果保持レジスタ１２１９が保持するレジスタ
保持信号Ｓ１２７６が、加算結果ＡＮＤゲート１２２９
には、加算結果保持レジスタ１２２０が保持するレジス
タ保持信号Ｓ１２７７がそれぞれ入力される。ここで、
レジスタ保持信号Ｓ１２７６、およびＳ１２７７は、符
号ビットＮＵ、およびＮＬである。加算結果ＡＮＤゲー
ト１２２８、および１２２９には、値１である制御信号
Ｓ１２４６も入力される。加算結果ＡＮＤゲート１２２
８は、レジスタ保持信号Ｓ１２７６（ＮＵ）と制御信号
Ｓ１２４６（値１）との論理積演算を行い、ＮＵである
論理積結果Ｓ１２７８を生成し、これを乗算器１２２３
に出力する。加算結果ＡＮＤゲート１２２９は、レジス
タ保持信号Ｓ１２７７（ＮＬ）と制御信号Ｓ１２４６
（値１）との論理積演算を行い、ＮＬである論理積結果
Ｓ１２７９を生成し、これを乗算器１２２４に出力す
る。

【０１６５】乗算器１２２３は、８ビットデータ（０ｘ
０１）と、８ビットデータである｜ＡＵ−ＢＵ｜−ＮＵ
と、１ビットデータであるＮＵとを入力し、キャリー入
力付き乗算処理（図１４参照）を実行する。この結果、
差分絶対値である｜ＡＵ−ＢＵ｜が得られ、乗算器１２
２３はこの乗算結果Ｓ１２６９をシフタ１２２５に出力
する。同様に、乗算器１２２４は、８ビットデータ（０
ｘ０１）と、８ビットデータである｜ＡＬ−ＢＬ｜−Ｎ
Ｌと、１ビットデータであるＮＬとを入力し、差分絶対
値である｜ＡＬ−ＢＬ｜を乗算結果Ｓ１２７０としてシ
フタ１２２６に出力する。シフタ１２２５、および１２
２６は、データシフトを行わない（０ビットシフトさせ
る）で、それぞれ｜ＡＵ−ＢＵ｜、および｜ＡＬ−ＢＬ
｜であるシフト結果Ｓ１２８０、およびＳ１２８１を加
算器１２２７に出力する。

【０１６６】加算器１２２７には、シフト結果Ｓ１２８
０、およびＳ１２８１に加えて、累積データＺである出
力レジスタ保持結果Ｓ１２８３も入力され、加算器１２
２７はこれらを加算処理し、得られた結果を積和演算結
果Ｓ１２８２として出力する。累積演算処理が終了する
場合には、積和演算結果Ｓ１２８２が本実施の形態３の
演算装置の装置出力となるが、累積演算処理が続行され
る場合、積和演算結果Ｓ１２８２は出力保持レジスタ１
２０９に入力され、保持されて、後段の処理において累
積データとして用いられることとなる。

【０１６７】本実施の形態３の演算装置は、加算器、乗
算器、シフタ、論理演算回路、メモリ等を備える、倍精
度演算処理を行う一般的なマイクロプロセッサに基づい
て、加算結果処理器１２４２、加算結果ＡＮＤゲート１
２２８、および１２２９、加算選択器１２１２を追加す
ることで、加算器、乗算器等の装置資源を活用して、倍
精度演算処理と単精度デュアル演算処理を効率的に実行
し、加えて差分絶対値累積演算処理をも単精度デュアル
処理を伴って実行し得るものである。

【０１６８】このように、本実施の形態３の演算装置に
よれば、入力選択器１２０１〜１２０４、入力レジスタ
１２０５〜１２０８、出力レジスタ１２０９、加算結果
処理機１２４２を内包する加減算器１２４０、および積
和演算器１２４１を備え、入力データを分割して、加算
器や乗算器等の装置資源を活用し、効率的に加減算処理
と積和演算処理とを行うので、一般的なマイクロプロセ
ッサに基づいて若干の拡張を行うことによって、ＤＳＰ
を追加することなく各種の演算処理を高速に実行するこ
とが可能となる。

【０１６９】実施の形態４．本発明の実施の形態４によ
る演算装置は、単精度のデュアル加算処理と、倍精度加
算処理と、飽和演算処理を行うものである。図２１は、
本実施の形態４の演算装置の構成を示す図である。図示
するように本実施の形態４の演算装置は、入力レジスタ
２１０１、および２１０２と、加算器入力選択器２１０
３、２１０４、および２１０９と、加算入力ＥＸＯＲゲ
ート２１０５、および２１０６と、加算器２１０７、お
よび２１０８と、加算出力選択器２１１０、および２１
１１とを備えている。加算器入力選択器２１０３、２１
０４、および２１０９と、加算入力ＥＸＯＲゲート２１
０５、および２１０６と、加算器２１０７、および２１
０８と、加算出力選択器２１１０、および２１１１とは
加減算器２１２０を構成する。加算出力選択器２１１
０、および２１１１は、加減算器２１２０が内包する加
算結果処理器２１３０を構成する。本実施の形態４の演
算装置は、それぞれが１６ビットの入力Ｓ２１５０、お
よびＳ２１５１を入力し、処理対象とする。また、実施
の形態３の演算装置と同様に、中央処理制御装置等から
の制御信号Ｓ２１８０、およびＳ２１８１を入力する。
制御信号Ｓ２１８１は、加算結果処理器２１３０におい
て処理に用いられる制御信号Ｓ２１８２の生成を制御す
る信号である。

【０１７０】入力レジスタ２１０１、および２１０２
は、１６ビットのレジスタであり、当該演算装置に入力
される処理対象データＳ２１５０、およびＳ２１５１を
保持する。加算入力選択器２１０３、および同２１０４
は、それぞれ、入力レジスタ２１０１が出力する入力レ
ジスタ保持信号Ｓ２１５２（１６ビット）を構成する上
位ビット（８ビット）からなる信号と、下位ビット（８
ビット）からなる信号とのいずれかを選択し、該選択し
た信号（８ビット）を出力する。加算選択器２１０３の
出力結果は加算器２１０７に、又加算選択器２１０４の
出力結果は加算器２１０８に出力される。

【０１７１】加算入力ＥＸＯＲゲート２１０５には、入
力レジスタ２１０２が出力する入力レジスタ保持信号Ｓ
２１５３（１６ビット）を構成する上位ビット（８ビッ
ト）からなる信号と制御信号Ｓ１２４５とが入力され
る。また、加算入力ＥＸＯＲゲート２１０６には、入力
レジスタ２１０２が出力する入力レジスタ保持信号Ｓ２
１５３（１６ビット）を構成する下位ビット（８ビッ
ト）からなる信号と制御信号Ｓ１２４５とが入力され
る。加算入力ＥＸＯＲゲート２１０５と、同２１０６と
は、入力した信号に対する排他論理和演算処理を行い、
得られた排他論理和結果Ｓ２１５６、およびＳ２１５７
を加算器２１０７、および２１０８にそれぞれ出力す
る。加算入力選択器２１０９は、制御信号Ｓ１２４５
と、後述する加算器２１０８が出力する桁溢れを示す信
号とのいずれかを選択し、該選択した信号を加算器２１
０７に出力する。

【０１７２】加算器２１０８には制御信号Ｓ２１５９が
入力され、加算器２１０８は、加算入力選択器２１０３
において選択された信号Ｓ２１５７と、排他論理和結果
Ｓ２１５８と、制御信号Ｓ２１５９とを加算処理し、加
算結果Ｓ２１６１を生成する。又、加算器２１０８は、
加算処理において桁溢れが生じた場合には、その旨を示
す信号を加算選択器２１０９に出力する。加算器２１０
７には、加算入力選択器２１０４において選択された信
号Ｓ２１５４と、排他論理和結果Ｓ２１５６と、加算選
択器２１５９が選択した信号とが入力され、加算器２１
０７はこれらを加算処理し、加算結果Ｓ２１６０を生成
する。加算器２１０７において生成された加算結果Ｓ２
１６０は加算出力選択器２１１０に、加算器２１０８に
おいて生成された加算結果Ｓ２１６１は加算出力選択器
２１１１に出力される。

【０１７３】加算出力選択器２１１０には、この他に入
力レジスタ２１０１が出力する入力レジスタ保持信号Ｓ
２１５２（１６ビット）を構成する上位ビット（８ビッ
ト）からなる信号と、８ビットの固定値０ｘ０７、およ
び０ｘｆ８とが入力され、加算出力選択器２１１０は入
力される信号の中からいずれか一つを選択し、該選択し
た信号Ｓ２１６２を出力する。

【０１７４】又、加算出力選択器２１１１には、この他
に入力レジスタ２１０１が出力する入力レジスタ保持信
号Ｓ２１５２（１６ビット）を構成する上位ビット（８
ビット）からなる信号と、８ビットの固定値０ｘｆｆ、
および０ｘ００とが入力され、加算出力選択器２１１１
は入力される信号の中からいずれか一つを選択し、該選
択した信号Ｓ２１６３を出力する。加算出力選択器２１
１０から出力される信号Ｓ２１６２（８ビット）と、加
算出力選択器２１１１から出力される信号Ｓ２１６３
（８ビット）とは、当該演算装置の装置出力となる出力
信号Ｓ２１６４（１６ビット）を構成するものとなる。

【０１７５】このように構成された本実施の形態４の演
算装置は、前述のように、単精度（８ビット）のデュア
ル加算処理と、倍精度（１６ビット）加算処理と、飽和
演算処理とを行うものである。以下に、本実施の形態３
の演算装置の動作を、「Ａ．単精度デュアル加算」、
「Ｂ．倍精度加算」、「Ｃ．減算処理」、および「Ｄ．
飽和演算」について説明する。

【０１７６】Ａ．単精度（８ビット）デュアル加算 単精度デュアル加算処理は、それぞれ８ビットの第１の
処理対象ＡＵと第２の処理対象ＢＵとの加算処理と、や
はりそれぞれ８ビットの第３の処理対象ＡＬと第４の処
理対象ＢＬとの加算処理とが、すなわち、８ビット×８
ビットの加算処理二つが同時並行的に実行されるもので
ある。

【０１７７】デュアル加算が行われる場合、処理対象と
なるデータは、第１の処理対象（ＡＵ）と第３の処理対
象（ＡＬ）との組（Ａ）、および第２の処理対象（Ｂ
Ｕ）と第４の処理対象（ＢＬ）との組（Ｂ）として演算
装置に入力される。従って、１６ビットの処理対象の組
Ａ（上位８ビットはＡＵ、下位８ビットはＡＬ）は図２
１の入力信号Ｓ２１５０として、１６ビットの処理対象
の組Ｂ（上位８ビットはＢＵ、下位８ビットはＢＬ）は
同図の入力信号Ｓ２１５１として、本実施の形態４の演
算装置に入力される。

【０１７８】そして、処理対象の組Ａ、およびＢは、入
力バッファ２１０１、および２１０２に入力され、入力
バッファ２１０１は、上位８ビットはＡＵ、下位８ビッ
トはＡＬの１６ビットを、入力バッファ２１０２は、上
位８ビットはＢＵ、下位８ビットはＢＬの１６ビットを
保持することとなる。また、本実施の形態４の演算装置
において、デュアル加算処理が行われる際の制御信号Ｓ
２１８０、およびＳ２１８１は値０をとるものとなる。

【０１７９】入力バッファ２１０１から出力される、処
理対象の組を構成する上位８ビット（ＡＵ）と、下位８
ビット（ＡＬ）とが加算入力選択器２１０３、および２
１０４に出力され、それぞれにおいて選択されるものと
なる。加算入力選択器２１０３は、上位８ビット（Ａ
Ｕ）を選択し、これを選択信号Ｓ２１５４として加算器
２１０７に出力する。一方、加算入力選択器２１０４
は、下位８ビット（ＡＬ）を選択し、これを選択信号Ｓ
２１５７として加算器２１０８に出力する。

【０１８０】一方、入力バッファ２１０２から出力され
る、処理対象の組を構成する上位８ビット（ＢＵ）と、
下位８ビット（ＢＬ）とが加算入力ＥＸＯＲゲート２１
０５と、同２１０６とに出力され、それぞれのＥＸＯＲ
ゲートは、入力した８ビットのデータと、制御信号Ｓ２
１８０とに対する排他論理和演算処理を行い、得られた
排他論理和結果Ｓ２１５６、およびＳ２１５７を加算器
２１０７、および２１０８にそれぞれ出力する。前述の
ように制御信号Ｓ２１８０は値が０であるので、加算入
力ＥＸＯＲゲート２１０５、および２１０６からはそれ
ぞれＢＵ、ＢＬである排他論理和結果Ｓ２１５６、およ
びＳ２１５７が出力される。

【０１８１】従って、加算器２１０７には、ＡＵである
信号Ｓ２１５４とＢＵである信号Ｓ２１５６とが入力さ
れる。加算器２１０７には加算選択器２１０９からの信
号も入力されるが、加算選択器２１０８は単精度演算時
には制御信号Ｓ２１８０を選択して乗算器２１０７に入
力するものであり、ここでは制御信号Ｓ２１８０が値０
であることから、この信号は加算器２１０７における処
理に対して実質的に影響を与えないものとなる。この結
果、加算器２１０７では、ＡＵである信号Ｓ２１５４と
ＢＵである信号Ｓ２１５６とが加算処理され、該処理の
結果として得られた「ＡＵ＋ＢＵ」である加算結果Ｓ２
１６０は、加算出力選択器２１１０に出力される。

【０１８２】同様に、ＡＬである信号Ｓ２１５７とＢＬ
である信号Ｓ２１５８と、値０である制御信号Ｓ２１８
０（実質的に処理に影響を与えない）とが入力される加
算器２１０８では、ＡＬである信号Ｓ２１５７とＢＬで
ある信号Ｓ２１５８とが加算処理され、該処理の結果と
して得られた「ＡＬ＋ＢＬ」である加算結果Ｓ２１６１
は、加算出力選択器２１１１に出力される。

【０１８３】デュアル加算処理を行う場合、加算結果処
理器２１３０では、値０として入力される制御信号Ｓ２
１８１に対応して、「０１」の状態となる制御信号Ｓ２
１８２が生成される。加算出力選択器２１１０、および
２１１１には、この制御信号Ｓ２１８１が入力されるこ
とにより、それぞれの加算選択器は、加算器２１０７、
および２１０８が出力する加算結果Ｓ２１６０、および
Ｓ２１６１を選択するものとなる。従って、加算出力選
択器２１１０、および２１１１は、それぞれ「ＡＵ＋Ｂ
Ｕ」である選択結果結果Ｓ２１６２、および「ＡＬ＋Ｂ
Ｌ」である選択結果Ｓ２１６３を出力する。

【０１８４】このように、本実施の形態４の演算装置が
備える加算結果処理器２１３０は、デュアル加算処理の
際には、実質的に加算器２１０７、および２１０８が出
力する加算結果を通過させるものとなり、本実施の形態
４の演算装置の装置出力Ｓ２１６４は、上位８ビットが
第１の加算処理の結果「ＡＵ＋ＢＵ」であり、下位８ビ
ットが第２の加算処理の結果「ＡＬ＋ＢＬ」であるもの
となる。

【０１８５】Ｂ．倍精度（１６ビット）加算 本実施の形態４の演算装置は、それぞれが１６ビットで
ある第１の処理対象Ａと、第２の処理対象Ｂとの倍精度
加算処理を行うものである。第１の処理対象Ａの上位８
ビットをＡＵ、下位８ビットをＡＬとし、第２の処理対
象Ａの上位８ビットをＢＵ、下位８ビットをＢＬとす
る。

【０１８６】１６ビットの処理対象Ａは図２１の入力信
号Ｓ２１５０として、１６ビットの処理対象Ｂは同図の
入力信号Ｓ２１５１として、本実施の形態４の演算装置
に入力され、入力バッファ２１０１、および２１０６に
おいて保持される。また、本実施の形態３の演算装置に
おいて、倍精度加算処理が行われる際の制御信号Ｓ２１
８０、およびＳ２１８１は値０をとるものとなる。

【０１８７】この後、加算入力選択器２１０３は上位８
ビット（ＡＵ）を、加算入力選択器２１０４は下位８ビ
ット（ＡＬ）を選択し、加算入力ＥＸＯＲゲート２１０
５、および２１０６からは、排他論理和演算の結果それ
ぞれＢＵ、ＢＬである排他論理和結果Ｓ２１５６、およ
びＳ２１５７が出力され、加算器２１０７に、ＡＵであ
る信号Ｓ２１５４とＢＵである信号Ｓ２１５６とが入力
され、加算器２１０８に、ＡＬである信号Ｓ２１５７と
ＢＬである信号Ｓ２１５８とが入力されるまでの動作は
上記の「Ａ．単精度デュアル加算」の場合と同様に行わ
れ、加算器２１０７では倍精度（１６ビット）加算処理
の上位８ビットの、加算器２１０８では下位８ビットの
部分加算処理が行われることとなる。

【０１８８】しかし、倍精度加算処理が行われる場合、
加算選択器２１０９の動作は、上記の「Ａ．単精度デュ
アル加算」の場合とは異なるものとなる。この場合に加
算選択器２１０９は、加算器２１０８から入力される桁
溢れを示す信号を選択し、これを加算器２１０７に出力
する。従って、上位の部分加算処理を行う加算器２１０
７では、下位の部分加算処理を行う加算器２１０８の処
理結果が伝搬されるものとなる。

【０１８９】この後の動作は上記の「Ａ．単精度デュア
ル加算」の場合と同様に行われ、本実施の形態４の演算
装置が備える加算結果処理器２１３０は、デュアル加算
処理の際と同様に、実質的に加算器２１０７、および２
１０８が出力する加算結果を通過させるものとなり、本
実施の形態４の演算装置の出力Ｓ２１６４は、加算処理
の結果「Ａ＋Ｂ」を示すものとなる。

【０１９０】Ｃ．減算処理 本実施の形態４の演算装置は、単精度デュアル減算処理
と、倍精度減算処理とを行うものである。減算処理を行
う場合には、図２１に示す制御信号Ｓ２１８０が値１の
ものとなる。従って、値が１である制御信号Ｓ２１８０
が加算入力ＥＸＯＲゲート２１０５、および２１０６に
入力され、これにより排他論理和演算処理によって反転
が行われ、加算器２１０７、および２１０８には、論理
反転された処理対象が入力されるものとなる。それぞれ
の加算器は、加算処理（上記のＡ．及びＢ．の場合）と
同様に加算入力選択器より入力される処理対象に対し
て、加算入力ＥＸＯＲゲートより入力される論理反転さ
れた処理対象を加算することにより減算処理を実行す
る。この点を除いては、「Ｃ．単精度デュアル加算」、
および「Ｄ．倍精度加算」と同様の動作により、減算処
理は行われる。

【０１９１】Ｄ．飽和演算 本実施の形態４の演算装置は１６ビットのデータ（処理
対象）に対しての飽和演算を行う。図２２は飽和演算を
説明するための図である。飽和演算においては、あらか
じめ最大値と最小値とを設定するものであり、入力デー
タの値に基づいて図示する条件に従い、演算結果を生成
するものである。すなわち、入力データ（処理対象）が
最小値以上であり最大値未満である場合には、入力デー
タをそのまま演算結果とするが、入力データが最大値以
上である場合には上記の設定された最大値を演算結果と
し、入力データが最小値に満たない場合には設定された
最小値を演算結果とする。このように、飽和演算の結果
は必ず設定された最小値から最大値までの間の値をとる
ものとなる。

【０１９２】飽和演算の処理対象は、図２１に示す入力
Ｓ２１５０として本実施の形態４の演算装置に入力さ
れ、入力バッファ２１０１で保持される。ここでこの処
理対象である１６ビットのデータをＡとし、その上位８
ビットをＡＵ、下位８ビットをＡＬとする。

【０１９３】本実施の形態４の演算装置においては、飽
和演算における最大値は０ｘ０７ｆｆと、最小値は０ｘ
ｆ８００と設定されているとする。そして、値０Ｘ０８
ｆ８を有する信号Ｓ２１５１が入力され、入力バッファ
２１０２において保持される。また、本実施の形態４の
演算装置に入力される制御信号Ｓ２１８０は、飽和演算
処理の場合には値１をとるものとなる。制御信号Ｓ２１
８１については、後述する。

【０１９４】入力バッファ２１０１に保持された処理対
象Ａの上位部分データＡＵは加算結果処理器２１３０が
内包する加算出力選択器２１１０に、また、下位部分デ
ータＡＬは加算出力選択器２１１１に出力される。デー
タＡＵとＡＬとは、加算入力選択器２１０３、および２
１０４にも出力され、ここでは加算入力選択器２１０
３、おＹび２１０４はいずれもデータＡＵを選択し、こ
れを信号Ｓ２１５４、およびＳ２１５７として、加算器
２１０７、および２１０８に出力する。

【０１９５】一方、入力バッファ２１０２に保持された
値０Ｘ０８ｆ８の上位８ビット、および下位８ビット
は、加算入力ＥＸＯＲゲート２１０５、および２１０６
に入力される。加算入力ＥＸＯＲゲート２１０５、およ
び２１０６には、値１である制御信号Ｓ２１８０も入力
され、それぞれ排他論理和演算が行われる。その結果、
値０Ｘ０８ｆ８の上位８ビット、および下位８ビットが
論理反転された排他論理和結果Ｓ２１５６、およびＳ２
１５７は、値０ｘｆ７、および０ｘ０７を有するものと
して加算器２１０７、および２１０８に入力される。

【０１９６】加算選択器２１０９は、飽和演算時には制
御信号Ｓ２１８０を選択し出力するので、加算器２１０
７には、加算入力選択器２１０３の出力Ｓ２１５４（上
位８ビットＡＵ）と、加算入力ＥＸＯＲゲート２１０５
の出力Ｓ２１５６（０ｘｆ７）と、制御信号Ｓ２１８０
（値１）とが入力される。加算器２１０７ではこれらが
加算処理されることにより、加算結果Ｓ２１６０が生成
される。加算結果Ｓ２１６０は、ＡＵ＋０ｘｆ７＋１＝
ＡＵ−０ｘ０８となる。加算結果Ｓ２１６０は、制御信
号Ｓ２１８２の値の決定に用いられる。

【０１９７】また、加算器２１０８には、加算入力選択
器２１０４の出力Ｓ２１５７（上位８ビットＡＵ）と、
加算入力ＥＸＯＲゲート２１０６の出力Ｓ２１５８（０
ｘ０７）と、制御信号Ｓ２１８０（値１）とが入力され
これらが加算処理されることにより、加算結果Ｓ２１６
１が生成される。加算結果Ｓ２１６１は、ＡＵ＋０ｘ０
７＋１＝ＡＵ−０ｘｆ８となる。加算結果Ｓ２１６１
は、加算結果Ｓ２１６０とともに、制御信号Ｓ２１８２
の値の決定に用いられる。

【０１９８】加算結果処理器Ｓ２１３０の加算出力選択
器２１１０には、処理対象となるデータの上位８ビット
ＡＵと、値０ｘ０７、および０ｘｆ８とが入力され、加
算出力選択器２１１１には、処理対象となるデータの下
位８ビットＡＬと、値０ｘｆｆ、および０ｘ００とが入
力される。

【０１９９】処理を行う場合、加算結果処理器２１３０
では、値１として入力される制御信号Ｓ２１８１に対応
して、加算結果Ｓ２１６０、およびＳ２１６１の値に基
づいて、「００」、「１０」、又は「１１」のいずれか
の状態となる制御信号Ｓ２１８２が生成される。制御信
号Ｓ２１８２は、加算結果Ｓ２１６０の最上位ビット
（符号ビット）が０、加算結果Ｓ２１６１の最上位ビッ
ト（符号ビット）が０の場合には、状態「００」、加算
結果Ｓ２１６０の最上位ビット（符号ビット）が１、加
算結果Ｓ２１６１の最上位ビット（符号ビット）が０の
場合には、状態「１０」、加算結果Ｓ２１６０の最上位
ビット（符号ビット）が１、加算結果Ｓ２１６１の最上
位ビット（符号ビット）が１の場合には、状態「１１」
をとるものとなる。

【０２００】すなわち、制御信号Ｓ２１８２は、ＡＵ−
０ｘ０８である加算器２１０７の加算結果Ｓ２１６０が
正（ＡＵ≧０ｘ０８）で、ＡＵ−０ｘｆ８である加算器
２１０８の加算結果Ｓ２１６１が正（ＡＵ≧０ｘｆ８）
である場合には「００」、加算器２１０７の加算結果Ｓ
２１６０が負（ＡＵ＜０ｘ０８）で、ＡＵ−０ｘｆ８で
ある加算器２１０８の加算結果Ｓ２１６１が正（ＡＵ≧
０ｘｆ８）である場合には、「１０」、加算器２１０７
の加算結果Ｓ２１６０が負（ＡＵ＜０ｘ０８）で、ＡＵ
−０ｘｆ８である加算器２１０８の加算結果Ｓ２１６１
が負（ＡＵ＜０ｘｆ８）である場合には、「１１」とな
るものである。このような制御信号Ｓ２１８２入力に対
して加算出力選択器２１１０、および２１１１は、以下
のように選択を行う。

【０２０１】加算出力選択器２１１０は制御信号Ｓ２１
８２の状態が「００」ならば０ｘ０７を、「１０」なら
ばＡＵを、「１１」ならば０ｘｆ８を選択する。すなわ
ち、ＡＵ≧０ｘ０８である場合には、値０ｘ０７を０ｘ
ｆ８≦ＡＵ＜０ｘ０８であるならば、処理対象データの
上位８ビットであるＡＵを、ＡＵ＜０ｘｆ８である場合
には、値０ｘｆ８を選択するものである。加算出力選択
器２１１０は、このように選択した結果を選択結果Ｓ２
１６２として出力する。選択結果Ｓ２１６２は、本実施
の形態４の演算装置による飽和演算結果の上位８ビット
をなすものとなる。

【０２０２】従って、本実施の形態４の演算装置による
飽和演算結果Ｓ２１６４は以下のようなものとなる。Ａ
Ｕ≧０ｘ０８である場合、すなわち処理対象Ａが最大値
として設定された０ｘ０７ｆｆを上回る場合には、上位
８ビットが０ｘ０７であり、下位８ビットが０ｘｆｆで
ある、すなわち０ｘ０７ｆｆとなる飽和演算結果Ｓ２１
６４が出力される。

【０２０３】０ｘｆ８≦ＡＵ＜０ｘ０８である場合、す
なわち処理対象Ａが最小値として設定された０ｘｆ８０
０以上であり、最大値として設定された０ｘ０７ｆｆを
下回る場合には、上位８ビットがＡＵであり、下位８ビ
ットがＡＬである処理対象Ａが飽和演算結果Ｓ２１６４
として出力される。

【０２０４】ＡＵ＜０ｘｆ８である場合、すなわち処理
対象Ａが最小値として設定された０ｘｆ８００を下回る
場合には、上位８ビットが０ｘｆ８であり、下位８ビッ
トが０ｘ００である、すなわち０ｘｆ８００となる飽和
演算結果Ｓ２１６４が出力される。以上のような飽和演
算結果Ｓ２１６４が出力されるので、図２２に示すよう
な飽和演算処理が行われるものとなる。

【０２０５】このように、本実施の形態４の演算装置に
よれば、入力レジスタ２１０１、および２１０２と、加
算器入力選択器２１０３、２１０４、および２１０９
と、加算入力ＥＸＯＲゲート２１０５、および２１０６
と、加算器２１０７、および２１０８と、加算出力選択
器２１１０、および２１１１とを備え、入力データを分
割して、加算器等の装置資源を活用し、効率的に加減算
処理と飽和演算処理とを行うので、一般的なマイクロプ
ロセッサに基づいて若干の拡張を行うことによって、Ｄ
ＳＰを追加することなく各種の演算処理を高速に実行す
ることが可能となる。

【０２０６】なお、本実施の形態４の演算装置は、加減
算処理と飽和演算処理とを行うものであるが、図１２に
示す実施の形態３の演算装置に基づいて、加減算器１２
４０の代替に本実施の形態４の演算装置が備える加減算
器２１２０を備える演算装置とすれば、加減算処理と飽
和演算処理とに加え積和演算処理をも行い得るものを得
ることができる。

【０２０７】

【発明の効果】請求項１の演算装置によれば、Ｌビット
の第１の処理対象とＭビットの第２の処理対象とに対し
て演算処理を行う演算装置において、Ｎビット（ＮはＬ
以下）の第１の部分処理対象と、Ｓビット（ＳはＭ以
下）の第２の部分処理対象とに対して、演算処理を行
い、部分演算結果を生成する部分演算手段と、上記部分
演算結果に対して、所定の変換処理を実行し、変換部分
演算結果を生成する部分演算結果処理手段と、上記変換
部分演算結果を統合し、統合演算結果を生成する演算結
果統合手段とを備え、小規模な演算器を用いて部分処理
対象を処理するので、装置資源を活用して効率的な演算
処理を行うことが可能となる。

【０２０８】請求項２の演算装置によれば、請求項１の
装置において、Ｌビットの被乗数とＭビットの乗数とに
対して乗算処理を行うものであり、上記部分演算手段
は、Ｎビットの部分被乗数と、Ｓビットの部分乗数とに
対して、乗算処理を行い、部分乗算結果を生成する部分
乗算手段であり、上記部分演算結果処理手段は、上記部
分乗算手段が生成した部分乗算結果に対して所定のデー
タシフト処理を行い、部分シフト結果を生成するシフト
手段であり、上記演算結果統合手段は、上記部分シフト
結果に対して加算処理を行うことにより、統合乗算結果
を生成する加算統合手段と、上記統合乗算結果を保持す
る演算結果保持手段とを有するものとしたことで、乗算
処理を効率的に行うことが可能となる。

【０２０９】請求項３の演算装置によれば、請求項２の
装置において、上記加算統合手段が、上記加算処理にお
いて、上記演算結果保持手段が保持する内容を加算する
第１の演算モードと、上記加算統合手段が、上記加算処
理において、上記演算結果保持手段が保持する内容を加
算しない第２の演算モードとを有するものとしたこと
で、累積処理を含む積和演算処理を効率的に行うことが
可能となる。

【０２１０】請求項４の演算装置によれば、請求項２の
装置において、上記部分乗算手段は、上記被乗数の上位
Ｎビットに対して乗算処理を行う第１の部分乗算手段
と、上記被乗数の下位（Ｌ−Ｎ）ビットに対して乗算処
理を行う第２の部分乗算手段とからなるものであり、上
記第１の部分乗算手段が、上記乗数の上位Ｓビットの部
分乗数を用い、上記第２の部分乗算手段が、上記乗数の
下位（Ｍ−Ｓ）ビットを用いる第１の部分乗算モード
と、上記第１の部分乗算手段が、上記乗数の下位（Ｍ−
Ｓ）ビットの部分乗数を用い、上記第２の部分乗算手段
が、上記乗数の上位Ｓビットを用いる第２の部分乗算モ
ードとを切り替えるものとしたことで、精度の異なる乗
算処理を効率的に行うことが可能となる。

【０２１１】請求項５の演算装置によれば、請求項４の
装置において、上記加算統合手段が、上記加算処理にお
いて、上記演算結果保持手段が保持する内容を加算する
第１の演算モードと、上記加算統合手段が、上記加算処
理において、上記演算結果保持手段が保持する内容を加
算しない第２の演算モードとを有するものであり、第１
の演算モードにおいては、第１の部分乗算モードにおい
て乗算処理を行う第１段階処理と、第２の部分乗算モー
ドにおいて乗算処理を行う第２段階処理とを行うものと
したことで、精度の異なる、累積処理を含む積和演算処
理を効率的に行うことが可能となる。

【０２１２】請求項６の演算装置によれば、請求項２な
いし５のいずれかの装置において、上記部分乗算手段に
対しての入力を監視することにより、上記部分乗算結果
の特定の部分を所定の値となるように制御する補正指示
信号を生成する補正指示信号生成手段をさらに備え、小
規模な演算器を用いて、補正指示信号に対応した処理を
行うので、装置資源を活用して効率的な演算処理を行う
ことが可能となる。

【０２１３】請求項７の演算装置によれば、請求項１の
装置において、上記部分演算手段は、Ｎビットの部分処
理対象と、Ｓビットの部分処理対象とに対して、加減算
処理を行い、部分加減算結果を生成する部分加減算手段
と、Ｎビットの部分処理対象と、Ｓビットの部分処理対
象とに対して、乗算処理を行い、部分乗算結果を生成す
る部分乗算手段とを有するものであり、上記部分演算結
果処理手段は、上記部分加減算手段が生成した部分加減
算結果に対して所定の論理演算処理を行い、加減算結果
処理結果を生成する加減算結果処理手段と、上記部分乗
算手段が生成した部分乗算結果に対して所定のデータシ
フト処理を行い、部分シフト結果を生成するシフト手段
とを有するものであり、上記演算結果統合手段は、上記
部分シフト結果に対して加算処理を行うことにより、統
合乗算結果を生成する加算統合手段と、上記統合乗算結
果を保持する演算結果保持手段とを有するものとしたこ
とで、小規模な演算器を用い、装置資源を活用して効率
的に加減算処理と積和演算処理とを含む演算処理を行う
ことが可能となる。

【０２１４】請求項８の演算装置によれば、請求項７の
装置において、上記部分加減算手段が生成した部分か減
算結果に基づいて、上記部分乗算結果の特定の部分を所
定の値となるように制御する加減算結果対応補正指示信
号を生成する加減算結果対応補正指示信号生成手段をさ
らに備え、小規模な演算器を用いて、加減算結果対応補
正指示信号に対応した処理を行うので、装置資源を活用
して効率的な演算処理を行うことが可能となる。

【０２１５】請求項９の演算装置によれば、請求項１の
装置において、上記部分演算手段は、Ｎビットの部分処
理対象と、Ｓビットの部分処理対象とに対して、加減算
処理を行い、部分加減算結果を生成する部分加減算手段
を有するものであり、上記部分演算結果処理手段は、上
記部分加減算手段が生成した部分加減算結果に基づい
て、上記部分加減算結果か、所定値かのいずれかを選択
して出力する加算結果決定処理手段を有するものとした
ことで、飽和演算処理を含む演算処理を効率的に行うこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１による演算装置の構成を
示すブロック図である。

【図２】同実施の形態の演算装置が備える乗算器の内部
構成を示すブロック図である。

【図３】同実施の形態の演算装置による倍精度積和演算
処理を示す図である。

【図４】同実施の形態の演算装置による単精度デュアル
乗算処理を示す図である。

【図５】同実施の形態の演算装置の倍精度積和演算処理
の動作を示すタイミングチャート図である。

【図６】同実施の形態の演算装置の単精度デュアル乗算
処理の動作を示すタイミングチャート図である。

【図７】本発明の実施の形態２による演算装置の構成を
示すブロック図である。

【図８】同実施の形態の演算装置が備える乗算器の内部
構成を示すブロック図である。

【図９】同実施の形態の演算装置による倍精度積和演算
処理を示す図である。

【図１０】同実施の形態の演算装置による単精度デュア
ル乗算処理を示す図である。

【図１１】同実施の形態における補正信号の生成を説明
するための図である。

【図１２】本発明の実施の形態３による演算装置の構成
を示すブロック図である。

【図１３】同実施の形態の演算装置における制御信号の
状態と、論理演算処理とを示す図である。

【図１４】同実施の形態の演算装置が備える乗算器の内
部構成を示すブロック図である。

【図１５】同実施の形態の演算装置による単精度デュア
ル積和演算処理を示す図である。

【図１６】同実施の形態の演算装置の単精度デュアル積
和演算処理の動作を示すタイミングチャート図である。

【図１７】同実施の形態の演算装置の倍精度積和演算処
理の動作を示すタイミングチャート図である。

【図１８】同実施の形態の演算装置による倍精度積和演
算処理を示す図である。

【図１９】同実施の形態の演算装置による単精度差分絶
対値累積処理を示す図である。

【図２０】同実施の形態の演算装置の単精度差分絶対値
累積演算処理の動作を示すタイミングチャート図であ
る。

【図２１】本発明の実施の形態４による演算装置の構成
を示すブロック図である。

【図２２】飽和演算処理を説明するための図である。

【図２３】従来の技術による、複数プロセッサを備える
システムを示す図である。

【図２４】従来の技術による演算装置の構成を示すブロ
ック図である。

【図２５】同演算装置による倍精度積和演算処理を示す
図である。

【図２６】同演算装置による単精度デュアル乗算処理を
示す図である。

【符号の説明】

１０１，１０２，７０１，７０２，１２０１，１２０２
入力レジスタ １０３，１０４，１０５，１０６，７０３，７０４，７
０５，７０６拡張器 １０７，１０８，７０７，７０８乗算選択器 １０９，１１０単精度乗算器 ７０９単精度乗算器（桁上げ伝搬加算なし） ７１０単精度乗算器（桁上げ伝搬加算なし・補正信号対
応） １１１，１１２，７１１ａ，７１１ｂ，７１２ａ，７１
２ｂシフタ １１３，７１３全加算選択器 １１４，７１４全加算器 １１５，７１５，１２０４桁上げ伝搬加算器 １１６，１１７，７１６，７１７，１２０５出力レジス
タ ２０１，８０１デコーダ ２０２，８０２部分積生成器 ２０３，８０３ツリー状全加算器 ２０４桁上げ伝搬加算器（乗算器内） １２０１，１２０２，１２０３，１２０４入力選択器 １２０５，１２０６，１２０７，１２０８，２１０１，
２１０２入力レジスタ １２０９出力レジスタ１２０９ １２１０，１２１１，２１０７，２１０８加算器（単精
度） １２１２加算選択器１２１２ １２１３，１２１４，２１０５，２１０６加算入力ＥＸ
ＯＲゲート １２１５，１２１６加算出力ＡＮＤゲート １２１７，１２１８加算出力ＥＸＯＲゲート １２１９，１２２０加算結果保持レジスタ １２２１，１２２２乗算入力選択器 １２２３，１２２４乗算器（単精度） １２２５，１２２６シフタ １２２７加算器 １２２８，１２２９加算結果ＡＮＤゲート １２４０，２１１０加減算器 １２４１積和演算器 １２４２，２１３０加算結果処理器 ２１０３，２１０４，２１０９加算器入力選択器 ２１１０，２１１１加算出力選択器

Claims (9)

【特許請求の範囲】
1. 【請求項１】 Ｌビットの第１の処理対象とＭビットの
   第２の処理対象とに対して演算処理を行う演算装置にお
   いて、 Ｎビット（ＮはＬ以下）の第１の部分処理対象と、Ｓビ
   ット（ＳはＭ以下）の第２の部分処理対象とに対して、
   演算処理を行い、部分演算結果を生成する部分演算手段
   と、 上記部分演算結果に対して、所定の変換処理を実行し、
   変換部分演算結果を生成する部分演算結果処理手段と、 上記変換部分演算結果を統合し、統合演算結果を生成す
   る演算結果統合手段とを備えたことを特徴とする演算装
   置。
2. 【請求項２】 請求項１に記載の演算装置において、 Ｌビットの被乗数とＭビットの乗数とに対して乗算処理
   を行うものであり、 上記部分演算手段は、Ｎビットの部分被乗数と、Ｓビッ
   トの部分乗数とに対して、乗算処理を行い、部分乗算結
   果を生成する部分乗算手段であり、 上記部分演算結果処理手段は、上記部分乗算手段が生成
   した部分乗算結果に対して所定のデータシフト処理を行
   い、部分シフト結果を生成するシフト手段であり、 上記演算結果統合手段は、上記部分シフト結果に対して
   加算処理を行うことにより、統合乗算結果を生成する加
   算統合手段と、上記統合乗算結果を保持する演算結果保
   持手段とを有するものであることを特徴とする演算装
   置。
3. 【請求項３】 請求項２に記載の演算装置において、 上記加算統合手段が、上記加算処理において、上記演算
   結果保持手段が保持する内容を加算する第１の演算モー
   ドと、 上記加算統合手段が、上記加算処理において、上記演算
   結果保持手段が保持する内容を加算しない第２の演算モ
   ードとを有するものであることを特徴とする演算装置。
4. 【請求項４】 請求項２に記載の演算装置において、 上記部分乗算手段は、上記被乗数の上位Ｎビットに対し
   て乗算処理を行う第１の部分乗算手段と、上記被乗数の
   下位（Ｌ−Ｎ）ビットに対して乗算処理を行う第２の部
   分乗算手段とからなるものであり、 上記第１の部分乗算手段が、上記乗数の上位Ｓビットの
   部分乗数を用い、上記第２の部分乗算手段が、上記乗数
   の下位（Ｍ−Ｓ）ビットを用いる第１の部分乗算モード
   と、 上記第１の部分乗算手段が、上記乗数の下位（Ｍ−Ｓ）
   ビットの部分乗数を用い、上記第２の部分乗算手段が、
   上記乗数の上位Ｓビットを用いる第２の部分乗算モード
   とを切り替えるものであることを特徴とする演算装置。
5. 【請求項５】 請求項４に記載の演算装置において、 上記加算統合手段が、上記加算処理において、上記演算
   結果保持手段が保持する内容を加算する第１の演算モー
   ドと、上記加算統合手段が、上記加算処理において、上
   記演算結果保持手段が保持する内容を加算しない第２の
   演算モードとを有するものであり、 第１の演算モードにおいては、第１の部分乗算モードに
   おいて乗算処理を行う第１段階処理と、第２の部分乗算
   モードにおいて乗算処理を行う第２段階処理とを行うも
   のであることを特徴とする演算装置。
6. 【請求項６】 請求項２ないし５のいずれかに記載の演
   算装置において、 上記部分乗算手段に対しての入力を監視することによ
   り、上記部分乗算結果の特定の部分を所定の値となるよ
   うに制御する補正指示信号を生成する補正指示信号生成
   手段をさらに備えたものであることを特徴とする演算装
   置。
7. 【請求項７】 請求項１に記載の演算装置において、 上記部分演算手段は、 Ｎビットの部分処理対象と、Ｓビットの部分処理対象と
   に対して、加減算処理を行い、部分加減算結果を生成す
   る部分加減算手段と、 Ｎビットの部分処理対象と、Ｓビットの部分処理対象と
   に対して、乗算処理を行い、部分乗算結果を生成する部
   分乗算手段とを有するものであり、 上記部分演算結果処理手段は、 上記部分加減算手段が生成した部分加減算結果に対して
   所定の論理演算処理を行い、加減算結果処理結果を生成
   する加減算結果処理手段と、 上記部分乗算手段が生成した部分乗算結果に対して所定
   のデータシフト処理を行い、部分シフト結果を生成する
   シフト手段とを有するものであり、 上記演算結果統合手段は、上記部分シフト結果に対して
   加算処理を行うことにより、統合乗算結果を生成する加
   算統合手段と、上記統合乗算結果を保持する演算結果保
   持手段とを有するものであることを特徴とする演算装
   置。
8. 【請求項８】 請求項７に記載の演算装置において、 上記部分加減算手段が生成した部分加減算結果に基づい
   て、上記部分乗算結果の特定の部分を所定の値となるよ
   うに制御する加減算結果対応補正指示信号を生成する加
   減算結果対応補正指示信号生成手段をさらに備えたもの
   であることを特徴とする演算装置。
9. 【請求項９】 請求項１に記載の演算装置において、 上記部分演算手段は、 Ｎビットの部分処理対象と、Ｓビットの部分処理対象と
   に対して、加減算処理を行い、部分加減算結果を生成す
   る部分加減算手段を有するものであり、 上記部分演算結果処理手段は、 上記部分加減算手段が生成した部分加減算結果に基づい
   て、上記部分加減算結果か、所定値かのいずれかを選択
   して出力する加算結果決定処理手段を有するものである
   ことを特徴とする演算装置。