JP2002157114A - 乗算器及びそれを搭載した集積回路装置 - Google Patents
乗算器及びそれを搭載した集積回路装置Info
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Abstract
(57)【要約】
【課題】符号付乗算で４−２コンプレッサの完全木を構
成する乗算器を提供する。 【解決手段】二次のブースデコードにより部分積を構成
する符号付乗算器に対し、ブースセレクタ部１０１にブ
ースデコード出力を入力とし部分積を補正する部分積補
正回路１０３を設けることにより、部分積数が削減さ
れ、４−２コンプレッサ１０４により二分木構成の部分
積加算を行うことができる。そして部分積加算結果を桁
上げ伝搬加算１０５することにより乗算結果を得る。特
に、８ビット、１６ビット、３２ビットのとき４−２コ
ンプレッサの完全二分木を構成できるため、従来の３−
２加算器を用いる構成に比べ、２段直列の３−２加算器
と４−２コンプレッサの遅延時間の差の分だけ高速化が
可能である。
成する乗算器を提供する。 【解決手段】二次のブースデコードにより部分積を構成
する符号付乗算器に対し、ブースセレクタ部１０１にブ
ースデコード出力を入力とし部分積を補正する部分積補
正回路１０３を設けることにより、部分積数が削減さ
れ、４−２コンプレッサ１０４により二分木構成の部分
積加算を行うことができる。そして部分積加算結果を桁
上げ伝搬加算１０５することにより乗算結果を得る。特
に、８ビット、１６ビット、３２ビットのとき４−２コ
ンプレッサの完全二分木を構成できるため、従来の３−
２加算器を用いる構成に比べ、２段直列の３−２加算器
と４−２コンプレッサの遅延時間の差の分だけ高速化が
可能である。
Description
【０００１】
【発明の属する技術分野】本発明は乗算器に関し、特に
集積回路を用いて構成される２進数乗算器に関する。
集積回路を用いて構成される２進数乗算器に関する。
【０００２】
【従来の技術】高速乗算器には一般に二次のブースアル
ゴリズムが使用される。部分積の個数が半分になること
で加算器の個数を減少させることができ、回路規模の削
減と演算の高速化が可能である。
ゴリズムが使用される。部分積の個数が半分になること
で加算器の個数を減少させることができ、回路規模の削
減と演算の高速化が可能である。
【０００３】図２に従来の２次のブースアルゴリズムを
用いた乗算器の構成の一例を示す。ＭＳＢを符号とする １６×１６ビットの符号付乗算を行う。１６ビットの乗
数の隣接する３ビットを２次のブースデコーダ２０２に
てデコードする。デコード結果に従って被乗数はブース
セレクタ２０３にて９個の部分積が生成される。生成さ
れた部分積は、１段目は３個の３−２加算器２０３、２
段目に２個の３−２加算器、３段目に１個の４−２コン
プレッサ２０４を使用することにより桁上げ保存形式で
加算される。桁上げを伝搬させるための最終加算は桁上
げ伝搬加算器２０５にて行う。符号付乗算のため、符号
位置を合わせるために左シフタ２０６にて１ビット左シ
フトし、最下位桁を０として乗算結果を得る。
用いた乗算器の構成の一例を示す。ＭＳＢを符号とする １６×１６ビットの符号付乗算を行う。１６ビットの乗
数の隣接する３ビットを２次のブースデコーダ２０２に
てデコードする。デコード結果に従って被乗数はブース
セレクタ２０３にて９個の部分積が生成される。生成さ
れた部分積は、１段目は３個の３−２加算器２０３、２
段目に２個の３−２加算器、３段目に１個の４−２コン
プレッサ２０４を使用することにより桁上げ保存形式で
加算される。桁上げを伝搬させるための最終加算は桁上
げ伝搬加算器２０５にて行う。符号付乗算のため、符号
位置を合わせるために左シフタ２０６にて１ビット左シ
フトし、最下位桁を０として乗算結果を得る。
【０００４】４−２コンプレッサに関しては、文献（”
Ａ ４．４ｎｓ ＣＭＯＳ ５４×５４−ｂＭｕｌｔｉ
ｐｌｉｅｒ Ｕｓｉｎｇ Ｐａｓｓ−Ｔｒａｎｓｉｓｔ
ｏｒＭｕｌｔｉｐｌｅｘｅｒ” Ｎ．Ｏｈｋｕｂｏ ｅ
ｔ．ａｌ，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉ
ｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３０，Ｎ
ｏ．３，Ｍａｒｃｈ，１９９５）にパストランジスタを
用いた乗算器の構成例が示される。図３に上記文献の高
速４−２コンプレッサを示す。
Ａ ４．４ｎｓ ＣＭＯＳ ５４×５４−ｂＭｕｌｔｉ
ｐｌｉｅｒ Ｕｓｉｎｇ Ｐａｓｓ−Ｔｒａｎｓｉｓｔ
ｏｒＭｕｌｔｉｐｌｅｘｅｒ” Ｎ．Ｏｈｋｕｂｏ ｅ
ｔ．ａｌ，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉ
ｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３０，Ｎ
ｏ．３，Ｍａｒｃｈ，１９９５）にパストランジスタを
用いた乗算器の構成例が示される。図３に上記文献の高
速４−２コンプレッサを示す。
【０００５】この４−２コンプレッサは、４つのＥＯＲ
ゲートと２つのマルチプレクサから構成される。ＥＯＲ
ゲートはパストランジスタのマルチプレクサで構成さ
れ、１段の遅延である。４−２コンプレッサは２つの３
−２加算器から構成されるが、並列に演算させることに
より、通常の４−２コンプレッサより１段少なく、最大
遅延は３段である。高速４−２コンプレッサを用いるこ
とにより乗算器を高速化できる。
ゲートと２つのマルチプレクサから構成される。ＥＯＲ
ゲートはパストランジスタのマルチプレクサで構成さ
れ、１段の遅延である。４−２コンプレッサは２つの３
−２加算器から構成されるが、並列に演算させることに
より、通常の４−２コンプレッサより１段少なく、最大
遅延は３段である。高速４−２コンプレッサを用いるこ
とにより乗算器を高速化できる。
【０００６】図４にＭＳＢを符号とする８×８ビットの
２次のブースを用いた乗算アルゴリズムを示す。４個の
８ビットの部分積、符号拡張を圧縮したビット~s0、~s
１、~s２、~s３と負数の２の補数演算用のビットｉｎｖ
０、ｉｎｖ１、ｉｎｖ２、ｉｎｖ３から構成される。ｉ
ｎｖ３の列[７]に着目すると、部分積数が５段あるた
め、全体として部分積５段の加算が必要となる。このと
き、３−２加算器と４−２コンプレッサを用いて部分積
の加算を行う。入力と出力の符号位置を揃えるために、
乗算後に１ビット左シフトし、演算結果を得る。
２次のブースを用いた乗算アルゴリズムを示す。４個の
８ビットの部分積、符号拡張を圧縮したビット~s0、~s
１、~s２、~s３と負数の２の補数演算用のビットｉｎｖ
０、ｉｎｖ１、ｉｎｖ２、ｉｎｖ３から構成される。ｉ
ｎｖ３の列[７]に着目すると、部分積数が５段あるた
め、全体として部分積５段の加算が必要となる。このと
き、３−２加算器と４−２コンプレッサを用いて部分積
の加算を行う。入力と出力の符号位置を揃えるために、
乗算後に１ビット左シフトし、演算結果を得る。
【０００７】
【発明が解決しようとする課題】図４の８×８ビットの
乗算アルゴリズムでは、[７]にｉｎｖ３、［９］に
“１”、［１０］に“１”があるために部分積数が５段
となっている。“１”に関しては符号拡張の圧縮を行わ
ない場合は不要であるが、ｉｎｖ３が必要であるために
部分積数を減らすことができない。
乗算アルゴリズムでは、[７]にｉｎｖ３、［９］に
“１”、［１０］に“１”があるために部分積数が５段
となっている。“１”に関しては符号拡張の圧縮を行わ
ない場合は不要であるが、ｉｎｖ３が必要であるために
部分積数を減らすことができない。
【０００８】被乗数を入力とするブースセレクタを補正
する部分積補正回路によって、部分積の第５項を不要と
すれば、４個の部分積を４−２コンプレッサで加算する
ことが可能となり、高速化できる。
する部分積補正回路によって、部分積の第５項を不要と
すれば、４個の部分積を４−２コンプレッサで加算する
ことが可能となり、高速化できる。
【０００９】そこで本発明の目的は、ブースセレクタを
補正し、部分積の数を削減する部分積補正回路を提案
し、４−２コンプレッサによる部分積の二分木構造を持
つ乗算器を提供することである。
補正し、部分積の数を削減する部分積補正回路を提案
し、４−２コンプレッサによる部分積の二分木構造を持
つ乗算器を提供することである。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものを説明すると次の通りである。
すなわち、被乗数と乗数で乗算を行う乗算器において、
乗数を入力とするブースデコーダと、被乗数とブースデ
コーダ出力を入力とし部分積を生成するブースセレクタ
と、被乗数を入力とし部分積数を削減するために用いる
部分積補正手段と、部分積を二分木の形式で加算するた
めの４−２コンプレッサと、桁上げ保存形式で出力され
た前記４−２コンプレッサ出力の桁上げ伝搬を行う桁上
げ伝搬手段を有する乗算器である。
発明のうち代表的なものを説明すると次の通りである。
すなわち、被乗数と乗数で乗算を行う乗算器において、
乗数を入力とするブースデコーダと、被乗数とブースデ
コーダ出力を入力とし部分積を生成するブースセレクタ
と、被乗数を入力とし部分積数を削減するために用いる
部分積補正手段と、部分積を二分木の形式で加算するた
めの４−２コンプレッサと、桁上げ保存形式で出力され
た前記４−２コンプレッサ出力の桁上げ伝搬を行う桁上
げ伝搬手段を有する乗算器である。
【００１１】上記のような構成をとることによって４−
２コンプレッサによる部分積の二分木構造を持つ乗算器
を実現できる。
２コンプレッサによる部分積の二分木構造を持つ乗算器
を実現できる。
【００１２】
【発明の実施の形態】本発明での第一の実施例を図１に
示す。図１は部分積補正回路を持ち、ＭＳＢを符号とす
る１６×１６ビットの符号付乗算器のブロック図を示し
ている。１６ビットの乗数の隣接する３ビットを２次の
ブースデコーダ１０２にてデコードする。デコード結果
と被乗数はブースセレクタ１０１、部分積補正回路１０
３に入力され、８個の部分積が生成される。図２に対
し、部分積補正回路により部分積数を９から８に減じて
いる。生成された部分積は、１段目と２段目に４−２コ
ンプレッサ１０４を使用し、二分木の構造で桁上げ保存
形式で加算される。桁上げを伝搬させるための最終加算
は桁上げ伝搬加算器１０５にて行う。符号付乗算のた
め、符号位置を合わせるために左シフタ１０６にて１ビ
ット左シフトし、最下位桁を０として乗算結果を得る。
図２の２段の３−２加算器２０３を図１では１段の４−
２コンプレッサ１０４に置き換えることができる。部分
積補正回路を付加することによる遅延の増加については
後述する。
示す。図１は部分積補正回路を持ち、ＭＳＢを符号とす
る１６×１６ビットの符号付乗算器のブロック図を示し
ている。１６ビットの乗数の隣接する３ビットを２次の
ブースデコーダ１０２にてデコードする。デコード結果
と被乗数はブースセレクタ１０１、部分積補正回路１０
３に入力され、８個の部分積が生成される。図２に対
し、部分積補正回路により部分積数を９から８に減じて
いる。生成された部分積は、１段目と２段目に４−２コ
ンプレッサ１０４を使用し、二分木の構造で桁上げ保存
形式で加算される。桁上げを伝搬させるための最終加算
は桁上げ伝搬加算器１０５にて行う。符号付乗算のた
め、符号位置を合わせるために左シフタ１０６にて１ビ
ット左シフトし、最下位桁を０として乗算結果を得る。
図２の２段の３−２加算器２０３を図１では１段の４−
２コンプレッサ１０４に置き換えることができる。部分
積補正回路を付加することによる遅延の増加については
後述する。
【００１３】図５に図１の部分積補正回路を持つ場合に
おけるＭＳＢを符号とする８×８ビットの２次のブース
を用いた乗算アルゴリズムを示す。４個の部分積から構
成される。負数の２の補数演算用のビットｉｎｖ０、ｉ
ｎｖ１、ｉｎｖ２のビット位置を１ビット上位側に置
く。ブースデコード値が−１と−２のとき、すなわち負
数のとき、部分積のＬＳＢと負数の２の補数演算用のビ
ットｉｎｖ０、ｉｎｖ１、ｉｎｖ２の論理を変更するこ
とにより実現できる。部分積補正回路によって、図４の
ビット位置[７]のｉｎｖ３、[９]の“１”、[１０]の
“１”と部分積ｐ３０、ｐ３１、ｐ３２、ｐ３３とが部
分積加算の前に予め加算され、部分積が４個に削減され
ている。補正された部分積は、ｐ４０、ｐ４１、ｐ４
２、ｐ４３、ｐ５３、ｐ５４の６ビットである。このと
き、部分積は４−２コンプレッサにより加算される。
おけるＭＳＢを符号とする８×８ビットの２次のブース
を用いた乗算アルゴリズムを示す。４個の部分積から構
成される。負数の２の補数演算用のビットｉｎｖ０、ｉ
ｎｖ１、ｉｎｖ２のビット位置を１ビット上位側に置
く。ブースデコード値が−１と−２のとき、すなわち負
数のとき、部分積のＬＳＢと負数の２の補数演算用のビ
ットｉｎｖ０、ｉｎｖ１、ｉｎｖ２の論理を変更するこ
とにより実現できる。部分積補正回路によって、図４の
ビット位置[７]のｉｎｖ３、[９]の“１”、[１０]の
“１”と部分積ｐ３０、ｐ３１、ｐ３２、ｐ３３とが部
分積加算の前に予め加算され、部分積が４個に削減され
ている。補正された部分積は、ｐ４０、ｐ４１、ｐ４
２、ｐ４３、ｐ５３、ｐ５４の６ビットである。このと
き、部分積は４−２コンプレッサにより加算される。
【００１４】次に、図１の第一の実施例を構成する回路
について述べる。
について述べる。
【００１５】図６に二次のブースデコーダと、部分積の
ＬＳＢ以外のブースセレクタ出力を示す。乗数ビットと
して隣接する３ビットａ［ｉ＋１］、ａ［ｉ］、ａ［ｉ
−１］を入力とし、ブースデコーダ出力としてｎｅｇ、
ｔｗｉｃｅ、ｏｎｅの３ビットを出力する。処理として
は、被乗数に対し０、＋ｂ、−ｂ、＋２ｂ、−２ｂ、す
なわち０倍、１倍、２倍、−倍の組み合わせを行う。ブ
ースセレクタはＬＳＢは負数の２の補数ビットｉｎｖを
変更することに伴い、後述する特殊処理（図１１参照）
が必要であるが、他のビットは２倍のときはｂ［ｉ―
１］、１倍のときはｂ［ｉ］を選択する。−倍のときは
それぞれ反転値を選択する。
ＬＳＢ以外のブースセレクタ出力を示す。乗数ビットと
して隣接する３ビットａ［ｉ＋１］、ａ［ｉ］、ａ［ｉ
−１］を入力とし、ブースデコーダ出力としてｎｅｇ、
ｔｗｉｃｅ、ｏｎｅの３ビットを出力する。処理として
は、被乗数に対し０、＋ｂ、−ｂ、＋２ｂ、−２ｂ、す
なわち０倍、１倍、２倍、−倍の組み合わせを行う。ブ
ースセレクタはＬＳＢは負数の２の補数ビットｉｎｖを
変更することに伴い、後述する特殊処理（図１１参照）
が必要であるが、他のビットは２倍のときはｂ［ｉ―
１］、１倍のときはｂ［ｉ］を選択する。−倍のときは
それぞれ反転値を選択する。
【００１６】図７にブースデコーダ回路を示す。図６の
ブースデコード論理に従い、入力は隣接する３ビットａ
［ｉ＋１］、ａ［ｉ］、ａ［ｉ−１］、出力はｎｅｇ、
ｔｗｉｃｅ、ｏｎｅである。ｉ＝０のときａ［−１］＝
０である。
ブースデコード論理に従い、入力は隣接する３ビットａ
［ｉ＋１］、ａ［ｉ］、ａ［ｉ−１］、出力はｎｅｇ、
ｔｗｉｃｅ、ｏｎｅである。ｉ＝０のときａ［−１］＝
０である。
【００１７】図８に符号拡張の圧縮のための拡張符号論
理を示す。図５の［９］の~ｓ０、［１１］の~ｓ１、
［１３］の~ｓ２、［１５］の~ｓ３に相当する。符号は
被乗数のＭＳＢとｎｅｇにより部分積の符号が決定され
る。ｏｎｅ＝ｔｗｉｃｅ＝０のとき~ｓ＝１である。
理を示す。図５の［９］の~ｓ０、［１１］の~ｓ１、
［１３］の~ｓ２、［１５］の~ｓ３に相当する。符号は
被乗数のＭＳＢとｎｅｇにより部分積の符号が決定され
る。ｏｎｅ＝ｔｗｉｃｅ＝０のとき~ｓ＝１である。
【００１８】図４から図５において負数の２の補数ビッ
トｉｎｖを変更する場合には、ｉｎｖ論理の変更（図９
ではｉｎｖ０）、部分積のＬＳＢ論理の変更（図９では
ｐ００）が必要となる。図９にｉｎｖ論理の変更と部分
積のＬＳＢ論理の変更を示す。ブースデコーダの値が正
のときは論理の変更の必要はないが、負のとき２の補数
表現で論理が等価となるよう変更する。ブースデコーダ
出力が−１のとき、~ｂ［０］＋１＝２~ｂ［０］＋ｂ
［０］であるため、ｉｎｖ０＝~ｂ［０］、ｐ００＝ｂ
［０］とする。ブースデコーダ出力が−２のとき、１＋
１＝２より、ｉｎｖ０＝１、ｐ００＝０とする。
トｉｎｖを変更する場合には、ｉｎｖ論理の変更（図９
ではｉｎｖ０）、部分積のＬＳＢ論理の変更（図９では
ｐ００）が必要となる。図９にｉｎｖ論理の変更と部分
積のＬＳＢ論理の変更を示す。ブースデコーダの値が正
のときは論理の変更の必要はないが、負のとき２の補数
表現で論理が等価となるよう変更する。ブースデコーダ
出力が−１のとき、~ｂ［０］＋１＝２~ｂ［０］＋ｂ
［０］であるため、ｉｎｖ０＝~ｂ［０］、ｐ００＝ｂ
［０］とする。ブースデコーダ出力が−２のとき、１＋
１＝２より、ｉｎｖ０＝１、ｐ００＝０とする。
【００１９】図９の負数の２の補数ビットｉｎｖ論理を
回路で示した例が図１０である。
回路で示した例が図１０である。
【００２０】図１１がブースセレクタ論理を回路で示し
た例である。部分積のＬＳＢ以外のビットｐ１〜ｐ７は
図６の論理に従って構成される。部分積ＬＳＢのｐ０は
図９の論理に従って構成される。
た例である。部分積のＬＳＢ以外のビットｐ１〜ｐ７は
図６の論理に従って構成される。部分積ＬＳＢのｐ０は
図９の論理に従って構成される。
【００２１】図１２（ａ）に部分積ｐ３０、ｐ３１、ｐ
３２、ｐ３３と、符号拡張圧縮用の１と、負数の２の補
数用ビットｉｎｖ３において、各ブースデコーダ出力に
おける被除数ｂ〔３〕、ｂ〔２〕、ｂ〔１〕、ｂ
３２、ｐ３３と、符号拡張圧縮用の１と、負数の２の補
数用ビットｉｎｖ３において、各ブースデコーダ出力に
おける被除数ｂ〔３〕、ｂ〔２〕、ｂ〔１〕、ｂ
〔０〕
との加算を示す。このとき、各桁は桁上げ伝搬を考慮し
ていない。図１２（ｂ）に上記被乗数との加算において
桁上げ伝搬を行い、桁上げ伝搬結果を反映するため、２
ビット追加して６ビットにした加算結果を示す。本補正
論理は、部分積ｐ３０、ｐ３１、ｐ３２、ｐ３３に対
し、符号拡張圧縮用の１と、負数の２の補数用ビットｉ
ｎｖ３を加算し桁上げ伝搬した結果を、被乗数値から求
めている。本補正論理を用いることで、符号拡張圧縮用
の１と、負数の２の補数用ビットｉｎｖ３が不要とな
り、部分積数を５から４に削減する。
との加算を示す。このとき、各桁は桁上げ伝搬を考慮し
ていない。図１２（ｂ）に上記被乗数との加算において
桁上げ伝搬を行い、桁上げ伝搬結果を反映するため、２
ビット追加して６ビットにした加算結果を示す。本補正
論理は、部分積ｐ３０、ｐ３１、ｐ３２、ｐ３３に対
し、符号拡張圧縮用の１と、負数の２の補数用ビットｉ
ｎｖ３を加算し桁上げ伝搬した結果を、被乗数値から求
めている。本補正論理を用いることで、符号拡張圧縮用
の１と、負数の２の補数用ビットｉｎｖ３が不要とな
り、部分積数を５から４に削減する。
【００２２】図１３に図１２（ｂ）部分積補正論理を各
ビットにおいて回路で構成した例を示す。８ビット、１
６ビット、３２ビットにおいても補正論理は共通であ
る。各ビットのマルチプレクサの選択信号ｚｅ、ｎｏ、
ｐｏ、ｎｔ、ｐｔはブースデコーダに論理を追加するこ
とにより得られる。被乗数ｂ［０］、ｂ［１］、ｂ
［２］を入力とし、マルチプレクサを上記選択信号で選
択することにより補正論理が生成される。ブースデコー
ダ、ブースセレクタに追加した補正論理は、論理段数は
増加させないが、ファンアウトが大きいため、乗数、被
乗数のドライブ力を上げる必要がある。図では省略して
いるが、乗数、被乗数レジスタのドライブ力を上げるこ
とにより、補正用に追加した論理の遅延時間は増加しな
いですむ。
ビットにおいて回路で構成した例を示す。８ビット、１
６ビット、３２ビットにおいても補正論理は共通であ
る。各ビットのマルチプレクサの選択信号ｚｅ、ｎｏ、
ｐｏ、ｎｔ、ｐｔはブースデコーダに論理を追加するこ
とにより得られる。被乗数ｂ［０］、ｂ［１］、ｂ
［２］を入力とし、マルチプレクサを上記選択信号で選
択することにより補正論理が生成される。ブースデコー
ダ、ブースセレクタに追加した補正論理は、論理段数は
増加させないが、ファンアウトが大きいため、乗数、被
乗数のドライブ力を上げる必要がある。図では省略して
いるが、乗数、被乗数レジスタのドライブ力を上げるこ
とにより、補正用に追加した論理の遅延時間は増加しな
いですむ。
【００２３】本乗算器を用いたマイクロプロセッサの例
として構成図を図１４に示す。
として構成図を図１４に示す。
【００２４】ＤＲＡＭやＳＤＲＡＭ等のメインメモリ３
０１は外部データバス３０２、外部アドレスバス３０３
によりマイクロプロセッサ３０４に接続されている。マ
イクロプロセッサ３０４は、外部とのデータの授受を行
うバスインタフェースユニット３０５、命令キャッシュ
３０６、データキャッシュ３０７、ＣＰＵ３０８から構
成される。尚、上記ＤＲＡＭやＳＤＲＡＭ等のメインメ
モリは外部に設けるのではなく、マイクロプロセッサ３
０４と一緒に１枚の半導体基板内に内蔵されていてもよ
い。その場合は、バス３０２や３０３は同一チップ内の
内部バスで構成される。
０１は外部データバス３０２、外部アドレスバス３０３
によりマイクロプロセッサ３０４に接続されている。マ
イクロプロセッサ３０４は、外部とのデータの授受を行
うバスインタフェースユニット３０５、命令キャッシュ
３０６、データキャッシュ３０７、ＣＰＵ３０８から構
成される。尚、上記ＤＲＡＭやＳＤＲＡＭ等のメインメ
モリは外部に設けるのではなく、マイクロプロセッサ３
０４と一緒に１枚の半導体基板内に内蔵されていてもよ
い。その場合は、バス３０２や３０３は同一チップ内の
内部バスで構成される。
【００２５】ＣＰＵ３０８はデータのロード、ストアを
行うロードストアユニット３０９、レジスタファイル３
１０、ＡＬＵ３１１、本発明の乗算器３１２から構成さ
れる。
行うロードストアユニット３０９、レジスタファイル３
１０、ＡＬＵ３１１、本発明の乗算器３１２から構成さ
れる。
【００２６】
【発明の効果】ブースセレクタを補正し、部分積の数を
削減する部分積補正回路により４−２コンプレッサによ
る部分積の二分木構造を持つ乗算器を実現できる。特
に、８ビット、１６ビット、３２ビットのとき４−２コ
ンプレッサの完全二分木を構成できるため、従来の３−
２加算器を用いる構成に比べ、２段直列の３−２加算器
と４−２コンプレッサの遅延時間の差の分だけ高速化が
可能である。
削減する部分積補正回路により４−２コンプレッサによ
る部分積の二分木構造を持つ乗算器を実現できる。特
に、８ビット、１６ビット、３２ビットのとき４−２コ
ンプレッサの完全二分木を構成できるため、従来の３−
２加算器を用いる構成に比べ、２段直列の３−２加算器
と４−２コンプレッサの遅延時間の差の分だけ高速化が
可能である。
【図１】１６ビット符号付乗算の第一の実施例のブロッ
ク図。
ク図。
【図２】１６ビット符号付乗算の第一の従来例のブロッ
ク図。
ク図。
【図３】４−２コンプレッサの回路図。
【図４】８ビット符号付乗算アルゴリズムの第一の従来
例。
例。
【図５】８ビット符号付乗算アルゴリズムの第一の実施
例。
例。
【図６】二次のブースデコーダ、ブースセレクタのアル
ゴリズム。
ゴリズム。
【図７】ブースデコーダ論理を構成する回路の一実施
例。
例。
【図８】拡張符号論理を構成する回路の一実施例。
【図９】ｉｎｖ位置変更に伴って変更となるｉｎｖ0と
部分積の加算論理。
部分積の加算論理。
【図１０】２の補数論理を構成する回路の一実施例。
【図１１】ブースセレクタ論理を構成する回路の一実施
例。
例。
【図１２】部分積、１、ｉｎｖ3との加算論理とその加
算結果を生成するための部分積補正論理。
算結果を生成するための部分積補正論理。
【図１３】部分積補正論理を構成する回路の一実施例。
【図１４】本乗算器を搭載するマイクロプロセッサの一
実施例のブロック図。
実施例のブロック図。
１０１、２０１ ブースセレクタ １０２、２０２ ブースデコーダ １０３ 部分積補正回路 ２０３ ３−２加算器 １０４、２０４ ４−２コンプレッサ １０５、２０５ 桁上げ伝搬加算器 １０６、２０６ １ビット左シフタ ３０１ メインメモリ ３０２ データバス ３０３ アドレスバス ３０４ マイクロプロセッサ ３０５ バスインタフェースユニット ３０６ 命令キャッシュ ３０７ データキャッシュ ３０８ ＣＰＵ(Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎ
ｇ Ｕｎｉｔ) ３０９ ロードストアユニット ３１０ レジスタファイル ３１１ ＡＬＵ(Ａｒｉｔｈｍｅｔｉｃ ａｎｄ Ｌｏ
ｇｉｃａｌ Ｕｎｉｔ) ３１２ 乗算器。
ｇ Ｕｎｉｔ) ３０９ ロードストアユニット ３１０ レジスタファイル ３１１ ＡＬＵ(Ａｒｉｔｈｍｅｔｉｃ ａｎｄ Ｌｏ
ｇｉｃａｌ Ｕｎｉｔ) ３１２ 乗算器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 永田 憲二 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B016 AA02 BA06 CA01 CB03 DA04 EA07 FA05
Claims (2)
- 【請求項１】被乗数と乗数で乗算を行う乗算器におい
て、乗数を入力とするブースデコーダと、被乗数とブー
スデコーダ出力を入力とし部分積を生成するブースセレ
クタと、被乗数を入力とし部分積数を削減する部分積補
正手段と、部分積を加算する手段を有することを特徴と
する乗算器。 - 【請求項２】上記乗算器を搭載することを特徴とする請
求項１記載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000357617A JP2002157114A (ja) | 2000-11-20 | 2000-11-20 | 乗算器及びそれを搭載した集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000357617A JP2002157114A (ja) | 2000-11-20 | 2000-11-20 | 乗算器及びそれを搭載した集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002157114A true JP2002157114A (ja) | 2002-05-31 |
Family
ID=18829644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000357617A Pending JP2002157114A (ja) | 2000-11-20 | 2000-11-20 | 乗算器及びそれを搭載した集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002157114A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2009527060A (ja) * | 2006-02-15 | 2009-07-23 | クゥアルコム・インコーポレイテッド | 拡張された削減ツリー回路構成を有するブース乗算器 |
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| JP2012519914A (ja) * | 2009-03-03 | 2012-08-30 | アルテラ コーポレイション | 回路のモジュール間に選択的に使用可能な専用連結を有するモジュール式デジタル信号処理回路 |
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-
2000
- 2000-11-20 JP JP2000357617A patent/JP2002157114A/ja active Pending
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