JPH08221256A - 乗算器及び積和演算装置 - Google Patents

乗算器及び積和演算装置

Info

Publication number
JPH08221256A
JPH08221256A JP7025039A JP2503995A JPH08221256A JP H08221256 A JPH08221256 A JP H08221256A JP 7025039 A JP7025039 A JP 7025039A JP 2503995 A JP2503995 A JP 2503995A JP H08221256 A JPH08221256 A JP H08221256A
Authority
JP
Japan
Prior art keywords
output
circuit
stage
cumulative addition
selector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7025039A
Other languages
English (en)
Other versions
JP3277089B2 (ja
Inventor
Naoyoshi Yano
直佳 矢野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP02503995A priority Critical patent/JP3277089B2/ja
Priority to KR1019960003559A priority patent/KR100218825B1/ko
Priority to US08/599,966 priority patent/US5675527A/en
Publication of JPH08221256A publication Critical patent/JPH08221256A/ja
Application granted granted Critical
Publication of JP3277089B2 publication Critical patent/JP3277089B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
    • G06F7/5324—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel partitioned, i.e. using repetitively a smaller parallel parallel multiplier or using an array of such smaller multipliers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
    • G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
    • G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
    • G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Complex Calculations (AREA)

Abstract

(57)【要約】 【目的】 回路面積の削減演算時間をあまり増加させる
ことなく、ハードウェア量の削減を可能にする乗算器を
可能にする乗算器を提供する。 【構成】 クロックＣＬＫの前半で乗算アレイ６を１
６段通過し、必要な乗算の半分の演算を行い、その中間
結果をラッチ回路３に保存する。さらに、クロックＣＬ
Ｋの後半では、保存した中間結果と残りの乗算アレイ
６の１６段の通過分との演算を行う。そして、次のクロ
ックＣＬＫの前半では、乗算アレイ６からの出力結果
を加算して出力する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データ処理プロセッサ
やマイクロプロセッサ等の演算装置として使用される乗
算器及び積和演算装置に関する。
【０００２】
【従来の技術】従来、この種の分野の技術としては、例
えば図１４〜図１７に示すようなものがあった。
【０００３】図１４は、キャリーセーブアダー方式を用
いた従来の乗算器の構成を示す図である。
【０００４】この乗算器は、８ビット×８ビットの乗算
を行う機能を有している。すなわち、８ビットの被乗数
データＸ＜０：７＞と８ビットの乗数データＹ＜０：７
＞との乗算を行い、乗算結果ＯＵＴ＜０：１５＞を出力
する。
【０００５】同図に示すように、この乗算器は、被乗数
Ｘを保持する８ビットの被乗数レジスタ１０１と、乗数
Ｙを保持する８ビットの乗数レジスタ１０２と、乗算部
１０３とから構成されている。
【０００６】乗算部１０３は、８段の乗算アレイ１０４
と、最終段の乗算アレイに接続されたキャリールックア
ヘッドアダー１０５とで構成されている。乗算アレイ１
０４は、各段毎に、部分積を発生する８個のＡＮＤゲー
ト１０４ａより成る部分積生成回路と、生成された部分
積を累積加算する８個の全加算器１０４ｂ及び１個の半
加算器１０４ｃより成る累積加算回路とで構成されてい
る。
【０００７】ここで、全加算器１０４ｂの入力Ａ，Ｂ，
Ｃに対する出力Ｚ，ＣＯの真理値表を図１５（ａ）に示
し、半加算器１０４ｃの入力Ｂ，Ｃに対する出力Ｚ，Ｃ
Ｏの真理値表を図１５（ｂ）に示す。
【０００８】次に動作を説明する。
【０００９】まず、第１段目の乗算アレイ１０４では、
被乗数レジスタ１０１の出力Ｘ＜０：７＞と乗数レジス
タ１０２の出力Ｙ＜７＞の論理積が計算され、該１段目
の乗算アレイ１０４の出力は２段目の乗算アレイ１０４
に加えられる。次に、２段目の乗算アレイ１０４では、
１段目の乗算アレイ１０４の出力と、被乗数レジスタ１
０１の出力Ｘ＜０：７＞と、乗数レジスタ１０２の出力
Ｙ＜６＞とを用いて、部分積の累積加算が行われる。
【００１０】同様にして、３段目から８段目までの乗算
アレイ１０４によって累積加算が順次行われて、最後に
キャリールックアヘッドアダー１０５により８段目の乗
算アレイの出力に対してキャリー先見加算が行われる。
その結果、キャリールックアヘッドアダー１０５の出力
が乗算結果ＯＵＴ＜０：８＞として、さらに２段目から
８段目の最下位ビットに位置する半加算器１０４ｃの出
力が、それぞれ乗算結果ＯＵＴ＜９：１５＞として乗算
結果が生成される。
【００１１】図１６は、キャリーセーブアダー方式を用
いた従来の積和演算器の構成を示す図である。
【００１２】この積和演算器は、８ビット×８ビット＋
１６ビットの積和演算を行う機能を有している。すなわ
ち、８ビットの被乗数データＸ＜７：０＞と８ビットの
乗数データＹ＜７：０＞との乗算を行い、さらに、１６
ビットの加算を行って積和演算結果ＯＵＴ＜１５：０＞
を出力する。
【００１３】この積和演算器は、図１６に示すように、
被乗数Ｘを保持する８ビットの被乗数レジスタ１１１
と、乗数Ｙを保持する８ビットの乗数レジスタ１１２
と、乗算部１１３とを備えている。
【００１４】乗算部１１３は、被乗数レジスタ１１１及
び乗数レジスタ１１２の出力側が接続された８段の乗算
アレイ１１４と、最終段の乗算アレイ１１４に接続され
た乗算結果レジスタ１１５と、キャリールックアヘッド
アダー（ＣＬＡ付き加算器）１１６とで構成されてい
る。
【００１５】乗算アレイ１１４は、各段毎に、部分積を
発生する８個のＡＮＤゲート１１４ａより成る部分積生
成回路と、生成された部分積を累積加算する８個の全加
算器１１４ｂより成る累積加算回路とで構成されてい
る。さらに、乗算結果レジスタ１１５は、キャリーセー
ブ状態（キャリー（桁上げ）とサム（和）に分かれた状
態）の累積加算結果を保持するための１６ビットのレジ
スタであり、キャリールックアヘッドアダー１１６は、
キャリーセーブ状態の累積加算結果を一般の状態に戻す
ためのキャリールックアヘッド加算器（８ビット＋８ビ
ット）である。
【００１６】そして、乗算部１１３の出力側には、乗算
結果と積和データとの加算を行うためのキャリールック
アヘッドアダー１１７（１６ビット＋１６ビット）が接
続されている。
【００１７】このように構成される積和演算器によれ
ば、１段目の乗算アレイ１１４では、被乗数の各ビット
と乗数最下位ビット＜０＞とから部分積を生成し、２段
目の乗算アレイ１１４では、乗数の下位から２ビット目
＜１＞と被乗数の各ビットとから部分積を生成し、その
生成した部分積と１段目の部分積との累積加算演算を行
う。同様に、部分積の生成と累積加算の動作を８段目ま
で繰り返し行い、被乗数と乗数の乗算結果をキャリーセ
ーブ状態で得る（上述の図１４に示す乗算器と同様の動
作）。
【００１８】その乗算結果を乗算結果レジスタ１１５に
一旦格納後、キャリールックアヘッドアダー１１６で加
算を行い、１６ビットの乗算結果を得る。その後、積和
データ＜１５：０＞との加算を行うために再度キャリー
ルックアヘッドアダー１１７で加算を行って、積和演算
の結果ＯＵＴ＜１５：０＞を得る。
【００１９】図１７は、繰り返し加算方式を用いた従来
の乗算器の構成を示す図である。
【００２０】この乗算器は、３２ビット×３２ビットの
乗算を行う機能を有している。すなわち、３２ビットの
被乗数データＸ＜０：３１＞と３２ビットの乗数データ
Ｙ＜０：３１＞との乗算を行う。
【００２１】同図に示すように、この乗算器は、被乗数
データＸを保持する３２ビットの被乗数レジスタ１２１
と、乗数データＹを保持する３２ビットの乗数レジスタ
１２２と、乗算途中の累積加算結果を保持する３２ビッ
トのレジスタ１２３と、被乗数レジスタ１２１とレジス
タ１２３との内容を加算する３２ビットの加算器１２４
と、乗数レジスタ１２２の最下位ビットＹ＜３１＞が
“１”の時に加算器１２４の出力ＡＤＤ＜０：３１＞
を、Ｙ＜３１＞が“０”の時にレジスタ１２３の出力Ｚ
＜０：３１＞を選択して出力するセレクタ１２５とで構
成されている。なお、最終的に乗算結果は乗数レジスタ
１２２に格納される。
【００２２】レジスタ１２３の最上位ビットＺ＜０＞に
加算器１２４のキャリー出力ＣＡＲＲＹを書き込むと同
時に、レジスタ１２３のＺ＜１：３１＞にセレクタ１２
５の出力ＳＥＬ＜０：３０＞を書き込み、また、乗数レ
ジスタ１２２の最上位ビットＺ＜０＞にセレクタ１２５
の出力の最下位ビットＳＥＬ＜３１＞を、乗数レジスタ
１２２のＹ＜１：３１＞に乗数レジスタ１２２のＹ＜
０：３０＞を書き込む、という一連の処理を３２回繰り
返し行う。
【００２３】すなわち、１つの処理単位としては、乗数
Ｙの各桁の値Ｙ＜ｉ＞（ｉ＝０〜３１）に応じて、累積
加算結果を保持するレジスタ１２３に、被乗数Ｘ＜０：
３１＞を１ビット右にシフトさせながら足し込む（Ｙ＜
ｉ＞＝１の時）、または足し込まずにレジスタ１２３の
内容を１ビット右にシフトさせる（Ｙ＜ｉ＞＝０の時）
という処理と、第ｉ番目の処理で確定する乗算結果の上
位から第ｉ番目のビットを乗数レジスタ１２２の最上位
ビットに、乗数レジスタ１２２を１ビット右にシフトさ
せながら格納するという処理とを行う。この処理単位を
３２回（ｉ＝０〜３１）繰り返し行った結果、乗算結果
の下位３２ビットが乗数レジスタ１２２に、上位３２ビ
ットがレジスタ１２３にそれぞれ格納されることにな
る。
【００２４】
【発明が解決しようとする課題】しかしながら、上記従
来例では、次のような問題点があった。
【００２５】（１）１クロック単位での演算となるた
め、１クロック当たり必要なハードウェアを全て装備し
ていなければならず、回路面積的に問題である。すなわ
ち、図１４及び図１６に示す例では、部分積を計算する
分だけの部分積生成、累積加算回路が必要となるため、
例えば３２ビット×３２ビットの演算では、３２×３２
＝１０２４個もの全加算器及び部分積生成回路が必要と
なり、回路形成面積の増大を招く。
【００２６】（２）図１７の例では、必要となる部品が
上述の図１４に示す例と比べて非常に少なくて済む。し
かし、加算を乗算のビット数分だけ繰り返すため、ビッ
ト幅が大きくなればなるほど演算時間が膨大になり、高
性能な演算を行うことができない。
【００２７】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、演算処理時間
をあまり増大させることなく、ハードウェア量を削減し
た乗算器および演算処理時間を増大させることなく、ハ
ードウェア量を削減した積和演算器を提供するものであ
る。
【００２８】またその他の目的は、回路面積の削減とを
可能にする乗算器及び積和演算装置を提供することを目
的とする。
【００２９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明である乗算器の特徴は、被乗数
データを保持する被乗数保持回路と、乗数データの上位
から所定ビットを保持する乗数保持回路と、クロックの
前半または後半により前記乗数データの下位から所定ビ
ットと前記乗数保持回路の出力とを切り替える第１のセ
レクタと、中間和データを保持する中間和保持回路と、
前記クロックの前半または後半により初期値と前記中間
和保持回路の出力とを切り替える第２のセレクタと、前
記第１のセレクタの出力と前記被乗数保持回路の出力と
に基づいて部分積を生成する複数段の部分積生成回路
と、前記第２のセレクタの出力と前記各段の部分積生成
回路の出力とに基づいて累積加算を行って乗算の中間結
果である前記中間和データを生成する複数段の累積加算
回路と、該累積加算回路の所定段の出力と前記各段の累
積加算回路の一部とを保持する累積加算結果保持回路
と、前記各段の累積加算回路の出力の１部を格納する出
力保持回路とを有する乗算器であって、前記クロックの
前半または後半の第１タイミング時には、前記第１のセ
レクタにより前記乗数データの下位から所定ビットを選
択し且つ前記第２のセレクタにより前記初期値を選択
し、前記各段の部分積生成回路は前記第１のセレクタの
出力１ビットと前記被乗数保持回路の各ビットの出力と
から部分積を生成すると共に、前記各段の累積加算回路
は前記第２のセレクタの出力または前段の累積加算回路
の出力と前記部分積生成回路の出力との加算を行い、そ
の所定段の累積加算回路の出力を前記中間和データとし
て中間和保持回路に書き込み、且つ前記各段の累積加算
回路の出力の所定ビット数を前記出力保持回路の所定の
ビット位置に書き込み、前記クロックが切り替ったクロ
ック後半または前半の第２タイミング時には、前記第１
のセレクタにより前記乗数保持回路の出力を選択し且つ
前記第２のセレクタにより前記中間和保持回路の出力を
選択し、前記各段の部分積生成回路は前記第１のセレク
タの出力１ビットと前記被乗数保持回路の各ビットの出
力とから部分積を生成すると共に、前記各段の累積加算
回路は前記第２のセレクタの出力または前段の累積加算
回路の出力と前記部分積生成回路の出力との加算を行
い、その所定段の累積加算回路の出力と前記各段の累積
加算回路の出力の所定ビット数とを前記累積加算結果保
持回路に書き込むことである。
【００３０】請求項２の発明である乗算器の特徴は、被
乗数データを保持する被乗数保持回路と、乗数データの
上位から所定ビットを保持する乗数保持回路と、クロッ
クの前半または後半により前記乗数データの下位から所
定ビットと前記乗数保持回路の出力とを切り替える第１
のセレクタと、該第１のセレクタの出力をエンコードす
るエンコード回路と、中間和データを保持する中間和保
持回路と、前記クロックの前半または後半により初期値
と前記中間和保持回路の出力とを切り替える第２のセレ
クタと、前記エンコード回路の出力と前記被乗数保持回
路の出力とに基づいて部分積を生成する複数段の部分積
生成回路と、前記第２のセレクタの出力または前段の累
積加算回路の出力と前記各段の部分積生成回路の出力と
に基づいて累積加算を行って乗算の中間結果である前記
中間和データを生成する複数段の累積加算回路と、該累
積加算回路の所定段の出力と前記各段の累積加算回路の
出力の一部とを保持する累積加算結果保持回路と、前記
各段の累積加算回路の出力の１部を格納する出力保持回
路とを有する乗算器であって、前記クロックの前半また
は後半の第１タイミング時には、前記第１のセレクタに
より前記乗数データの下位から所定ビットを選択し且つ
前記第２のセレクタにより前記初期値を選択し、前記各
段の部分積生成回路は前記エンコード回路のエンコード
結果と前記被乗数保持回路の出力とから部分積を生成す
ると共に、前記各段の累積加算回路は前記第２のセレク
タの出力または前段の累積加算回路の出力と前記部分積
生成回路の出力との加算を行い、その所定段の累積加算
回路の出力を前記中間和データとして中間和保持回路に
書き込み、且つ前記各段の累積加算回路の出力の所定ビ
ット数を前記出力保持回路の所定のビット位置に書き込
み、前記クロックが切り替ったクロック後半または前半
の第２タイミング時には、前記第１のセレクタにより前
記乗数保持回路の出力を選択し且つ前記第２のセレクタ
により前記中間和保持回路の出力を選択し、前記各段の
部分積生成回路は前記エンコード回路の出力と前記被乗
数保持回路の出力とから部分積を生成すると共に、前記
各段の累積加算回路は前記第２のセレクタの出力または
前段の累積加算回路の出力と前記部分積生成回路の出力
との加算を行い、その所定段の累積加算回路の出力と前
記各段の累積加算回路の出力の所定ビット数とを前記累
積加算結果保持回路に書き込むことにある。
【００３１】請求項３記載の発明である乗算器の特徴
は、被乗数データを保持する被乗数保持回路と、乗数デ
ータの上位から所定ビットを保持する乗数保持回路と、
クロックの前半または後半により前記乗数データの下位
から所定ビットと前記乗数保持回路の出力とを切り替え
る第１のセレクタと、該第１のセレクタの出力をエンコ
ードするエンコード回路と、前記エンコード回路のエン
コード結果を前記クロックの論理値が変化する度に保持
して出力するエンコード結果保持回路と、中間和データ
を保持する中間和保持回路と、前記クロックの後半また
は前半により初期値と前記中間和保持回路の出力とを切
り替える第２のセレクタと、前記エンコード結果保持回
路の出力と前記被乗数保持回路の出力とに基づいて部分
積を生成する複数段の部分積生成回路と、前記第２のセ
レクタの出力または前段の累積加算回路の出力と前記各
段の部分積生成回路の出力とに基づいて累積加算を行っ
て乗算の中間結果である前記中間和データを生成する複
数段の累積加算回路と、該累積加算回路の所定段の出力
と前記各段の累積加算回路の出力の一部とを保持する累
積加算結果保持回路と、前記各段の累積加算回路の出力
の１部を格納する出力保持回路とを有する乗算器であっ
て、前記クロックの前半または後半の第１タイミング時
には、前記第１のセレクタにより前記乗数データの下位
から所定ビットを選択し、前記エンコード回路は該第１
のセレクタの出力のエンコードを行って、そのエンコー
ド結果を前記エンコード結果保持回路に書き込み、前記
クロックが切り替ったクロック後半または前半の第２タ
イミング時には、前記第２のセレクタにより前記初期値
を選択し、前記各段の部分積生成回路は前記エンコード
結果保持回路の出力と前記被乗数保持回路の出力とから
部分積を生成すると共に、前記各段の累積加算回路は前
記第２のセレクタの出力または前段の累積加算回路の出
力と前記部分積生成回路の出力との加算を行い、その所
定段の累積加算回路の出力を前記中間和データとして中
間和保持回路に書き込み、且つ前記各段の累積加算回路
の出力の所定ビット数を前記出力保持回路の所定のビッ
ト位置に書き込み、加えて前記第１のセレクタにより前
記乗数保持回路の出力を選択し、前記エンコード回路は
該第１のセレクタの出力のエンコードを行ってそのエン
コード結果を前記エンコード結果保持回路に書き込み、
さらに前記クロックが切り替ったクロック前半または後
半の第３タイミング時には、前記第２のセレクタにより
前記中間和保持回路の出力を選択し、前記各段の部分積
生成回路は前記エンコード結果保持回路の出力と前記被
乗数保持回路の出力とから部分積を生成すると共に、前
記各段の累積加算回路は前記第２のセレクタの出力また
は前段の累積加算回路の出力と前記部分積生成回路の出
力との加算を行い、その所定段の累積加算回路の出力と
前記各段の累積加算回路の出力の所定ビットとを前記累
積加算結果保持回路に書き込むことにある。
【００３２】請求項４記載の発明である積和演算装置の
特徴は、前記請求項１記載の乗算器における前記累積加
算結果保持回路の出力側に、キャリーセーブアダーを介
してキャリープロパゲーションアダーを設けた積和演算
装置であって、前記第２タイミング後に前記クロックが
切り替ったクロック前半または後半の第３タイミング時
に、前記キャリーセーブアダーによって前記累積加算結
果保持回路の出力と積和演算データとの加算を行い、そ
の加算結果を再度前記キャリープロパゲーションアダー
によって加算して積和演算結果を出力することにある。
【００３３】請求項５記載の発明である積和演算装置の
特徴は、前記請求項２記載の乗算器における前記累積加
算結果保持回路及び前記出力保持回路の出力側に、キャ
リーセーブアダーを介してキャリープロパゲーションア
ダーを設けた積和演算装置であって、前記第２タイミン
グ後に前記クロックが切り替ったクロック前半または後
半の第３タイミング時に、前記キャリーセーブアダーに
よって前記累積加算結果保持回路の出力及び前記出力保
持回路の出力と積和演算データとの加算を行い、その加
算結果を再度前記キャリープロパゲーションアダーによ
って加算して積和演算結果を出力することにある。
【００３４】請求項６記載の発明である積和演算装置の
特徴は、前記請求項３記載の乗算器における前記累積加
算結果保持回路及び前記出力保持回路の出力側に、キャ
リーセーブアダーを介してキャリープロパゲーションア
ダーを設けた積和演算装置であって、前記第３タイミン
グ後に前記クロックが切り替ったクロック後半または前
半の第４タイミング時に、前記キャリーセーブアダーに
よって前記累積加算結果保持回路の出力及び前記出力保
持回路の出力と積和演算データとの加算を行い、その加
算結果を再度前記キャリープロパゲーションアダーによ
って加算して積和演算結果を出力することにある。
【００３５】
【作用】上述の如き構成の請求項１記載の発明である乗
算器によれば、クロックの前半または後半の第１タイミ
ング時には、各段の部分積生成回路は乗数データの下位
側の１ビットと被乗数データの各ビットとから部分積を
生成し、累積加算回路は初期値または前段の累積加算回
路の出力と前記部分積との累積加算を行って必要な乗算
の半分の演算を行い、その累積結果を中間和データとし
て中間和保持回路に書き込むと共に、各段の累積加算回
路の出力の所定ビット数を出力保持回路の所定のビット
位置に書き込む。クロックが切り替った第２タイミング
時には、各段の部分積生成回路は乗数保持回路の出力の
１ビットと被乗数データの各ビットとから部分積を生成
し、各段の累積加算回路は前記中間和データまたは前段
の累積加算回路の出力と前記部分積との累積加算を行っ
て残りの半分の演算を行い、その所定段の累積加算結果
と各段の累積加算回路の出力の所定ビット数を累積加算
結果保持回路に書き込む。これにより、部分積生成回路
及び累積加算回路を２分割して半サイクル単位で使用す
ることができ、回路規模が小さくなり、しかも演算時間
も増大しない。
【００３６】請求項２記載の発明である乗算器によれ
ば、クロックの前半または後半の第１タイミング時に
は、各段の部分積生成回路は乗数データの下位から所定
ビットをエンコードしたエンコード回路のエンコード結
果と被乗数保持回路の出力とから部分積を生成し、累積
加算回路は初期値または前段の累積加算回路の出力と前
記部分積との累積加算を行って必要な乗算の半分の演算
を行い、その所定段からの累積加算結果を中間和データ
として中間和保持回路に書き込み、且つ各段の累積加算
回路の出力の所定ビット数を出力保持回路の所定のビッ
ト位置に書き込む。クロックが切り替った第２タイミン
グ時には、各段の部分積生成回路はエンコード回路の出
力と被乗数保持回路の出力とから部分積を生成し、各段
の累積加算回路は中間和保持回路の出力または前段の累
積加算回路の出力と部分積生成回路の出力との累積加算
を行って残りの半分の演算を行い、その所定段の累積加
算結果と各段の累積加算回路の出力の所定ビット数とを
累積加算結果保持回路に書き込む。これにより、前記エ
ンコード回路を例えばブースのアルゴリズムを用いて構
成することにより、部分積生成回路及び累積加算回路の
段数を上記請求項１記載の発明に比べて更に削減するこ
とができるので、累積加算過程の時間短縮が可能とな
る。
【００３７】請求項３記載の発明である乗算器によれ
ば、クロックの前半または後半の第１タイミング時に
は、エンコード回路は乗数データの下位から所定ビット
のエンコードを行って、そのエンコード結果をエンコー
ド結果保持回路に書き込む。クロックが切り替った第２
タイミング時には、各段の部分積生成回路は第１タイミ
ング時に保持されたエンコード結果保持回路の出力と被
乗数保持回路の出力とから部分積を生成すると共に、各
段の累積加算回路は初期値または前段の累積加算回路の
出力と部分積生成回路の出力との加算を行って必要な乗
算の半分の演算を行い、中間和データを中間和保持回路
に書き込み、且つ各段の累積加算回路の出力の所定ビッ
ト数を出力保持回路の所定のビット位置に書き込み、加
えてエンコード回路は乗数保持回路の出力のエンコード
を行ってそのエンコード結果をエンコード結果保持回路
に書き込み、さらにクロックが切り替った第３タイミン
グ時には、各段の部分積生成回路は第２タイミング時に
保持されたエンコード結果保持回路の出力と被乗数保持
回路の出力とから部分積を生成すると共に、各段の累積
加算回路は第２タイミング時に保持された中間和保持回
路の出力または前段の累積加算回路の出力と部分積生成
回路の出力との加算を行って残りの半分の演算を行い、
その所定段の累積加算回路の出力と各段の累積加算回路
の出力の所定ビット数とを累積加算結果保持回路に書き
込む。これにより、上述の請求項２記載の発明の乗算器
でオーバーヘッドになっていたエンコーダ回路の通過時
間として半クロックを割り当てて、半クロック単位の動
作を行うことができ、演算時間は半サイクル増加するも
のの、各半サイクルで行う処理の所要時間が均等に近く
なるので、演算器を制御するクロックの周波数を高くす
ることが可能となる。
【００３８】請求項４記載の発明である積和演算装置に
よれば、上述の請求項１記載の乗算器のキャリーセーブ
状態の乗算結果と積和演算データとをキャリーセーブア
ダーによって一旦加算し、その結果を更にキャリープロ
パゲーションアダーで加算するので、積和演算の加算の
時間を短縮することができる。
【００３９】請求項５記載の発明である積和演算装置に
よれば、上述の請求項２記載の乗算器のキャリーセーブ
状態の乗算結果と積和演算データとをキャリーセーブア
ダーによって一旦加算し、その結果を更にキャリープロ
パゲーションアダーで加算するので、積和演算の加算の
時間を短縮することができる。
【００４０】請求項６記載の発明である積和演算装置に
よれば、上述の請求項３記載の乗算器のキャリーセーブ
状態の乗算結果と積和演算データとをキャリーセーブア
ダーによって一旦加算し、その結果を更にキャリープロ
パゲーションアダーで加算するので、積和演算の加算の
時間を短縮することができる。
【００４１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１実施例を示す乗算器の全体
構成図である。
【００４２】この乗算器は、３２ビット×３２ビットの
乗算を行う機能を有するもので、被乗数３２ビットをク
ロックの“Ｈ”レベルでスルー、“Ｌ”レベルでホール
ドする３２ビットのラッチ回路１と、乗数３２ビットの
上位１６ビットをクロックの“Ｈ”レベルでスルー、
“Ｌ”レベルでホールドする１６ビットのラッチ回路２
と、後述する乗算アレイ６の最終段から出力される中間
和データ（キャリーセーブ状態のまま）をクロックの
“Ｈ”レベルでスルー、“Ｌ”レベルでホールドする６
３ビットのラッチ回路３とを備えている。
【００４３】さらに、クロックの“Ｈ”／“Ｌ”レベル
で乗数の下位１６ビットとラッチ回路２の出力との切り
替えを行う第１のセレクタ４と、クロックの“Ｈ”／
“Ｌ”レベルで全６３ビットが０データであるＡＬＬ０
データ（初期値）とラッチ回路３の出力との切り替えを
行う第２のセレクタ５とが設けられ、これら第１及び第
２のセレクタ４，５及び前記ラッチ回路１の出力側が１
６段の乗算アレイ６に接続されている。
【００４４】乗算アレイ６の各段は、図２に示すよう
に、３２ビット分のＡＮＤゲートから成る部分積生成回
路６ａと３２ビット分の全加算器から成る累積加算回路
６ｂとで構成され、この構成の回路が上述の図１４に示
すものと同様の接続方法で１６段接続されて乗算アレイ
６が構成されている。
【００４５】ここで、ラッチ回路１及びラッチ回路２の
出力をそれぞれＡ＜３１：０＞、Ｂ＜１５：０＞とし、
そして、乗算アレイ６の各段の出力（累積加算回路６ｂ
の出力）のうち、キャリー（桁上げ）出力をＣＯ＜３
１：０＞、サム（和）出力をＳＯ＜３１：０＞とし、特
に乗算アレイ６の最終段のキャリー出力ＣＯ＜３１：０
＞をＦＣＯ＜３１：０＞、サム出力ＳＯ＜３１：１＞を
ＦＳＯ＜３０：０＞とし、乗算アレイ６の各段の最下位
ビットからのサム出力をＺ＜１５：０＞（ｉ段目からの
出力をＺ＜ｉ−１＞）とする。
【００４６】また、ラッチ回路３の出力は、乗算アレイ
６の最終段から出力される中間和データであるＦＣＯ＜
３１：０＞及びＦＳＯ＜３０：０＞に対応するものをそ
れぞれＣＣ＜３１：０＞及びＣＳ＜３０：０＞とする。
さらに、セレクタ４の出力をＤ＜１５：０＞とすると共
に、セレクタ５の出力は、入力がＣＣ＜３１：０＞また
はＡＬＬ０データに対応するものをＥＣ＜３１：０＞と
し、入力がＣＳ＜３０：０＞またはＡＬＬ０データに対
応するものをＥＳ＜３０：０＞とする。
【００４７】乗算アレイ６の出力側には、レジスタ（Ｆ
／Ｆ）７及びラッチ回路８，９が接続されている。レジ
スタ７は、乗算アレイ６各段の累積加算回路６ａの最下
位ビットから出力されるＺ＜１５：０＞をクロックＣＬ
Ｋの立下がりに同期して格納する１６ビットのレジスタ
である。ラッチ回路８は同じくＺ＜１５：０＞を保持す
る１６ビットのラッチ回路であり、クロックＣＬＫの
“Ｌ”レベルでスルー、“Ｈ”レベルでホールド状態と
なる。また、ラッチ回路９は、乗算アレイ６の最終段の
出力ＦＳＯ＜３０：０＞及びＦＣＯ＜３１：０＞を保持
し、クロックＣＬＫの“Ｌ”レベルでスルー、“Ｈ”レ
ベルでホールド状態となる。そして、ラッチ回路９の出
力側には、キャリーセーブ状態にある乗算結果の最終加
算を行うための加算器１０が接続されている。
【００４８】なお、レジスタ７の出力をＧ＜１５：０＞
とし、ラッチ回路８の出力をＨ＜１５：０＞とする。ラ
ッチ回路９の出力で、入力が乗算アレイ６の最終段のキ
ャリー出力に対応するものをＯＣ＜３１：０＞とし、サ
ム出力に対応するものをＯＳ＜３０：０＞とする。そし
て、加算器１０の出力をＩ＜３１：０＞とし、これらＧ
＜１５：０＞、Ｈ＜１５：０＞、及びＩ＜３１：０＞か
ら成る乗算器の出力をＯＵＴ＜６３：０＞とする。
【００４９】次に、上記乗算アレイ６の構成及び機能に
ついて説明する。
【００５０】乗算アレイ６の各段は、上述したように部
分積生成回路６ａ及び累積加算回路６ｂで構成されてお
り、図２に示すように、累積加算回路６ｂの各ビットを
構成する全加算器には、入力データａ，ｂと、部分積生
成回路６ａの各ビットを構成するＡＮＤゲートの出力と
がそれぞれ供給される。ただしｂ＜３１＞＝０とする。
部分積生成回路６ａの各ＡＮＤゲートの一方入力側には
前記ラッチ回路１の出力Ａ＜３１：０＞が供給され、そ
の他方入力側には前記セレクタ４の出力Ｄ＜１５：０＞
のうちの１ビットが共通して供給される。
【００５１】ここで、前記入力データａ，ｂは、それぞ
れ３２ビットのビット幅＜３１：０＞を有し、セレクタ
５の出力ＥＣ＜３１：０＞が１段目の入力データａとし
て供給され、セレクタ５の出力のＥＳ＜３０：０＞が１
段目の入力データｂとして供給されるようになってい
る。
【００５２】そして、乗算アレイ６の各段は、ラッチ回
路１の出力Ａ＜３１：０＞の各ビットとセレクタ４の出
力Ｄ＜１５：０＞の１ビットにより部分積生成回路６ａ
で部分積を生成し、その生成した部分積と入力データ
ａ，ｂとの加算を累積加算回路６ｂで行い、キャリー出
力ＣＯ＜３１：０＞とサム出力ＳＯ＜３１：０＞を生成
する。なお、累積加算回路６ｂを構成する全加算器の真
理値表は、入力データａ，ｂ及び部分積生成回路６ａの
出力を前述の図１５（ａ）の真理値表の入力側Ａ，Ｂ，
Ｃにそれぞれ対応させ、ＣＯ及びＳＯを図１５（ａ）の
ＣＯ及びＺにそれぞれ対応させたものとなる。
【００５３】１６段の接続関係を含めて乗算アレイ６を
具体的に説明すると、乗算アレイ６の１段目では、入力
データｂ＜３１＞＝０として前述の動作を行って加算結
果を得て（セレクタ４の出力としてＤ＜０＞が供給され
る）、サム出力ＳＯ＜０＞がＺ＜０＞として外部へ出力
され、残りのサム出力ＳＯ＜３１：１＞は２段目の入力
データｂ＜３０：０＞として出力され、またキャリー出
力ＣＯ＜３１：０＞は２段目の入力データａ＜３１：０
＞として出力されるようになっている。
【００５４】乗算アレイ６の２段目では、同様に前述の
動作を行って加算結果を得て（セレクタ４の出力として
Ｄ＜１＞が供給される）、サム出力ＳＯ＜０＞がＺ＜１
＞として外部へ出力され、残りのサム出力ＳＯ＜３１：
１＞は３段目の入力データｂ＜３０：０＞として出力さ
れ、またキャリー出力ＣＯ＜３１：０＞は３段目の入力
データａ＜３１：０＞として出力されるようになってい
る。
【００５５】乗算アレイ６の３段目以降では、ｉ段目
（ｉ＜１６）とすると、２段目と同様の動作を行って加
算結果を得て（セレクタ４の出力としてＤ＜ｉ−１＞が
供給される）、ｉ段目の出力のサム出力ＳＯ＜０＞はＺ
＜ｉ−１＞として外部へ出力され、残りのサム出力ＳＯ
＜３１：１＞は（ｉ＋１）段目の入力データｂ＜３０：
０＞として出力され、キャリー信号ＣＯ＜３１：０＞は
（ｉ＋１）段目の入力データａ＜３１：０＞として出力
されるようになっている。そして、最終段（１６段目）
の出力のサム出力ＳＯ＜０＞はＺ＜１５＞として外部へ
出力され、残りのサム出力ＳＯ＜３１：１＞及びキャリ
ー出力ＣＯ＜３１：０＞は、そのまま外部へ出力され
る。
【００５６】次に、以上のように構成される本実施例の
乗算器の乗算動作を図３を参照しつつ説明する。
【００５７】（Ａ）Ｅステージにおけるクロック前半
の動作 まず、図３に示すように、Ｅステージにおけるクロック
ＣＬＫの前半（“Ｈ”レベル）では、被乗数をラッチ
回路１に書き込むと同時に、乗数上位１６ビットをラッ
チ回路２に書き込む。そして、セレクタ４は乗数下位１
６ビットを選択する。すると、乗数下位１６ビットがセ
レクタ４の出力Ｄ＜１５：０＞として＜０＞から＜１５
＞の順で乗算アレイ６の１段目から１６段目の部分積生
成回路６ａにおける各ＡＮＤゲートの一方入力側へ供給
される。
【００５８】この時、ラッチ回路１はスルー状態であ
り、従って、被乗数であるラッチ回路１の出力Ａ＜３
１：０＞は、乗算アレイ６各段の部分積生成回路６ａの
各ＡＮＤゲートの他方入力側へ供給される。これによっ
て、乗算アレイ６各段において部分積が生成される。一
方、セレクタ５はＡＬＬ０データを選択するので、乗算
アレイ６の１段目の入力データａ＜３１：０＞及びｂ＜
３０：０＞は全て０が供給される。
【００５９】これらの各データにより累積加算が行わ
れ、出力Ｚ＜１５：０＞と、最終段のサム出力ＦＳＯ＜
３０：０＞及びキャリー出力ＦＣＯ＜３１：０＞とが得
られる。
【００６０】そして、乗算アレイ６の最終段からの出力
であるＦＣＯ＜３１：０＞及びＦＳＯ＜３０：０＞はラ
ッチ回路３のみに書き込まれ、出力Ｚ＜１５：０＞は、
ラッチ回路８がホールド状態であるのでレジスタ７のみ
に書き込まれる。
【００６１】（Ｂ）Ｅステージにおけるクロック後半
の動作 ＥステージにおけるクロックＣＬＫの後半（“Ｌ”レ
ベル時）では、ラッチ回路１及びラッチ回路２は共にク
ロックＣＬＫの前半で書き込まれた値を保持してお
り、セレクタ４はラッチ回路２の出力（乗数上位１６ビ
ット）を選択する。すると、乗数上位１６ビットが、セ
レクタ４の出力Ｄ＜１５：０＞として＜０＞から＜１５
＞の順で乗算アレイ６の１段目から１６段目の部分積生
成回路６ａにおける各ＡＮＤゲートの一方入力側へ供給
される。
【００６２】そして、ラッチ回路１に保持されている被
乗数Ａ＜３１：０＞が、乗算アレイ６各段の部分積生成
回路６ａの各ＡＮＤゲートの他方入力側へ供給される。
これによって、乗算アレイ６各段において部分積が生成
される。
【００６３】また、ラッチ回路３は、クロックＣＬＫの
前半で書き込まれた値を保持しており、セレクタ５
は、ラッチ回路３の出力ＣＣ＜３１：０＞及びＣＳ＜３
０：０＞をセレクトする。その結果、乗算アレイ６の１
段目の入力データａ＜３１：０＞としてＥＣ＜３１：０
＞が、また入力データｂ＜３０：０＞としてはＥＳ＜３
０：０＞がそれぞれ供給される。
【００６４】これらのデータにより累積加算が行われ、
乗算アレイ６からの出力Ｚ＜１５：０＞はラッチ回路８
のみに書き込まれ、乗算アレイ６の最終段の出力ＦＣＯ
＜３１：０＞，ＦＳＯ＜３０：０＞はラッチ回路９のみ
に書き込まれる。
【００６５】（Ｃ）Ｍステージにおけるクロック前半
の動作 Ｅステージの次のＭステージにおけるクロックＣＬＫの
前半（“Ｈ”レベル時）では、レジスタ７の出力Ｇ＜
１５：０＞はそのまま最終出力ＯＵＴ＜１５：０＞とな
り、ラッチ回路８の出力Ｈ＜１５：０＞はそのまま最終
出力ＯＵＴ＜３１：１６＞となる。そして、ラッチ回路
９の出力のＯＳ＜３０：０＞及びＯＣ＜３１：０＞につ
いては、加算器１０で最終加算を行ってＩ＜３１：０＞
を生成し、そのまま最終出力ＯＵＴ＜６３：３２＞とな
る。
【００６６】このように本実施例では、図３に示すよう
にクロックＣＬＫの前半で乗算アレイ６を１６段通過
して必要な乗算の半分の演算を行い、その中間結果をラ
ッチ回路３に保存する。さらに、クロックＣＬＫの後半
では、保存した中間結果と残りの乗算アレイ６の１６
段の通過分との演算を行う。そして、次のクロックＣＬ
Ｋの前半では、乗算アレイ６からの出力結果を加算し
て出力する。
【００６７】このような一連の動作を行うことにより、
乗算アレイを２分割して半クロック単位で繰り返し利用
することができるので、約半分のハードウェア量で図１
４に示す乗算器と同性能の乗算器を得ることができる。
また、半クロック単位で区切っているので、外部との同
期が取りやすく、プリチャージ型の加算器の使用にも適
している。
【００６８】図４は、本発明の第２実施例を示す乗算器
の全体構成図である。
【００６９】本実施例の乗算器は、ブースのアルゴリズ
ムを用いて３２ビット×３２ビットの乗算演算（符号付
き乗算）を行う乗算器であり、ブースのアルゴリズムを
用いることにより部分積の生成が１／２で済むため、上
記第１実施例では１６段の乗算アレイが本実施例では８
段で構成でき、これによって累積加算過程の時間短縮が
可能となる。
【００７０】同図に示すように、本実施例の乗算器は、
被乗数３２ビットをクロックの“Ｈ”レベルでスルー、
“Ｌ”レベルでホールドする３２ビットのラッチ回路２
１と、乗数３２ビットの上位１７ビットをクロックの
“Ｈ”レベルでスルー、“Ｌ”レベルでホールドする１
７ビットのラッチ回路２２と、後述する乗算アレイ２７
の最終段から出力される中間和データをクロックの
“Ｈ”レベルでスルー、“Ｌ”レベルでホールドする６
２ビットのラッチ回路２３とを備えている。
【００７１】さらに、クロックの“Ｈ”／“Ｌ”レベル
で乗数の下位１６ビット＋“０”とラッチ回路２２の出
力との切り替えを行うセレクタ２４と、クロックの
“Ｈ”／“Ｌ”レベルで全６２ビットが０データである
ＡＬＬ０データ（初期値）とラッチ回路２３の出力との
切り替えを行うセレクタ２５とが設けられている。
【００７２】また、セレクタ２４の出力側にはブースエ
ンコーダ２６が設けられ、このブースエンコーダ２６と
共にラッチ回路２１及びセレクタ２５の出力側には８段
構成の乗算アレイ２７が接続されている。ブースエンコ
ーダ２６は、２次のブースのアルゴリズムに従って１７
ビットの入力データのエンコードを行い、部分積生成の
制御信号Ｋを発生させるエンコーダである。
【００７３】乗算アレイ２７の各段は、後述する部分積
生成回路及び累積加算回路から構成され、部分積生成回
路は被乗数の０，１，２倍と−１倍−１あるいは−２倍
−１を生成し、そのいずれかをブースエンコーダ２６か
らの制御信号Ｋによりセレクトする。さらに累積加算回
路は、この部分積生成回路の出力と、それまでの累積加
算結果と−１，−２倍の部分積補正用のデータとが入力
される全加算器（３３ビット）から構成されている。な
お、ブースエンコーダ２６及び乗算アレイ２７について
は後に詳細に説明する。
【００７４】この乗算アレイ２７には、符号保持用の１
ビットのラッチ回路２８が接続されている。このラッチ
回路２８は、クロックＣＬＫの前半で乗算アレイ２７の
８段目で生成される部分積の符号を保持しておき、その
保持データをクロックＣＬＫの後半で符号の拡張に用い
るための保持回路であり、クロックＣＬＫの“Ｈ”レベ
ルでスルー、“Ｌ”レベルでホールド状態となる。
【００７５】ここで、ラッチ回路２１及びラッチ回路２
２の出力をそれぞれＡ＜３１：０＞、Ｂ＜１６：０＞と
する。また、乗算アレイ２７の各段のキャリー出力をＣ
Ｏ＜３２：０＞、サム出力をＳＯ＜３２：０＞とし、特
に、乗算アレイ２７の最終段のキャリー出力ＣＯ＜３
２：２＞をＦＣＯ＜３０：０＞、サム出力ＳＯ＜３２：
２＞をＦＳＯ＜３０：０＞とし、さらに乗算アレイ２７
各段の下位２ビットの出力ＳＯ＜１：０＞、ＣＯ＜１：
０＞をそれぞれＺＳＯ、ＺＣＯとして乗算アレイ２７の
出力とする。
【００７６】また、ラッチ回路２３の出力は、乗算アレ
イ２７の最終段から出力される中間和データであるＦＣ
Ｏ＜３０：０＞及びＦＳＯ＜３０：０＞に対応するもの
をそれぞれＣＣ＜３０：０＞及びＣＳ＜３０：０＞とす
る。さらに、セレクタ２４の出力をＤ＜１６：０＞とす
ると共に、セレクタ２５の出力は、入力がＣＣ＜３０：
０＞またはＡＬＬ０データに対応するものをＥＣ＜３
０：０＞とし、入力がＣＳ＜３０：０＞またはＡＬＬ０
データに対応するものをＥＳ＜３０：０＞とする。
【００７７】さらに、乗算アレイ２７の出力側には、レ
ジスタ（Ｆ／Ｆ）２９及びラッチ回路３０，３１が接続
されている。レジスタ２９は、乗算アレイ２７各段から
出力されるＺＣＯ＜１５：０＞及びＺＳＯ＜１５：０＞
をクロックＣＬＫの立下がりに同期して格納する３２ビ
ットのレジスタであり、その出力はＺＣＯ＜１５：０＞
に対応するものをＧＣ＜１５：０＞とし、ＺＳＯ＜１
５：０＞に対応するものをＧＳ＜１５：０＞とする。ラ
ッチ回路３０は、同じくＺＣＯ＜１５：０＞及びＺＳＯ
＜１５：０＞を保持する３２ビットのラッチ回路であ
り、クロックＣＬＫの“Ｌ”レベルでスルー、“Ｈ”レ
ベルでホールド状態となり、その出力はＺＣＯ＜１５：
０＞に対応するものをＨＣ＜１５：０＞とし、ＺＳＯ＜
１５：０＞に対応するものをＨＳ＜１５：０＞とする。
【００７８】また、ラッチ回路３１は、乗算アレイ２７
の最終段の出力ＦＳＯ＜３０：０＞及びＦＣＯ＜３０：
０＞を保持し、クロックＣＬＫの“Ｌ”レベルでスル
ー、“Ｈ”レベルでホールド状態となり、その出力はＦ
ＳＯ＜３０：０＞，ＦＣＯ＜３０：０＞にそれぞれ対応
するものをＯＳ＜３０：０＞，ＯＣ＜３０：０＞とす
る。
【００７９】そして、Ｆ／Ｆ２９及びラッチ回路３０，
３１の出力側には加算器３２が接続され、この加算器３
２が、キャリーセーブ状態にある乗算結果の各ビットの
キャリー出力及びサム出力の最終加算を行い、乗算器の
出力としてのＯＵＴ＜６３：０＞を出力する。
【００８０】次に、本実施例の特徴的な部分であるブー
スコンコーダ２６及び乗算アレイ２７について具体的に
説明する。ブースエンコーダ２６は、前述したようにブ
ースのアルゴリズムに従ってセレクタ２４の出力のエン
コードを行うものであるが、ここで、ブースのアルゴリ
ズムによるエンコードについて簡単に説明する被乗数Ｘ
と乗数Ｙとの積ＺはＺ＝Ｘ＊Ｙと表され、Ｙを２の補数
で表現すると、
【数１】 となるが、ｎを偶数として数値部を偶数ビットと奇数ビ
ットに分けて、
【数２】 と表し、さらにその奇数部は、
【数３】 と変形できる。また符号部は、
【数４】 と変形できる。従って乗数Ｙは、
【数５】 と表される。ここで、ｉ＝２ｊとおくと、
【数６】 となり、積Ｚは、次の式で表すことができる。
【００８１】
【数７】 （菅野卓雄監修，飯塚哲哉編，「ＣＭＯＳ超ＬＳＩの設
計」，培風館１９８９，ＰＰ２２４−２２６）。
【００８２】上記式（１）から明らかなように、ブース
のアルゴリズムを用いることにより、乗数ｙの隣り合う
３ビットを選択条件とする５入力セレクタとそのセレク
タを制御するセレクト信号とで部分積の生成を行うこと
ができる。
【００８３】従って、ブースエンコーダ２６は、乗算ア
レイ２７の各段に対して前記５入力セレクタを制御する
５本（５ビット）のセレクト信号Ｋを発生する機能を有
するものとなる。つまり、セレクト信号Ｋは、５入力セ
レクタに対するセレクト信号であるため各段につき５本
の信号が存在し、乗算アレイ２７が８段あるので４０本
のセレクト信号Ｋ＜３９：０＞となる。
【００８４】次に、図５、図６及び図７を用いて上記乗
算アレイ２７の構成及び機能について詳細に説明する。
なお、図５は図４中の乗算アレイ２７の上位ビット側の
構成を示す図、図６は該乗算アレイ２７の下位ビット側
の構成を示す図、及び図７は該乗算アレイ２７の３段目
〜８段目の概略構成を示す図である。
【００８５】図５〜図７に示すように、乗算アレイ２７
の各段は、それぞれ部分積の生成を行う部分積生成回路
２７ａと、該部分積生成回路２７ａによって生成された
部分積に基づいて累積加算を行う累積加算回路２７ｂと
から構成されている。
【００８６】部分積生成回路２７ａは、本来、前述のブ
ースのアルゴリズムによって必要となる部分積、即ち、
被乗数の（−２，−１，０，１，２）倍をそれぞれ生成
する手段と、ブースエンコーダ１３から供給される５本
のセレクタ信号Ｋによってそのいずれかを選択するセレ
クタとから成るはずである。しかし、被乗数の−２，−
１倍については、生成する際に反転をとった後、１を加
算しなければならず、時間的にもハードウェア的にもロ
スが大きい。
【００８７】そこで、本実施例の各段の部分積生成回路
２７ａでは、−２倍及び−１倍に限っては反転をとるの
みとし、後の累積加算時において１を加えることとす
る。即ち、各段の部分積生成回路２７ａは、被乗数の
２，１，０倍、及び−２倍−１，−１倍−１を生成し、
そのうちの１つをブースエンコーダ２６からの５本のセ
レクト信号Ｋによりセレクトする。このとき、被乗数の
±２倍のときは３２ビットのデータは３３ビットになる
ため、各段の部分積生成回路２７ａのセレクタからはす
べて３３ビットデータｃ＜３２：０＞として出力するこ
とにする（図７参照）。
【００８８】また、各段の累積加算回路２７ｂは、生成
された部分積が３３ビットであるために３３ビット分の
全加算器で構成されている。加えて、ブースのアルゴリ
ズムによる乗算を行うのに対応して累積加算回路２７ｂ
の最上位ビットでは符号の拡張を行う必要が生ずる。
【００８９】すなわち、ブースのアルゴリズムにおいて
部分積を加算していく場合の符号の拡張は次のようにし
て行う。例えば、説明を簡単にするために８ビット数ど
うしの乗算を例にとると、部分積の符号を下位側から順
にＳＧＮ１，ＳＧＮ３，ＳＧＮ５，ＳＧＮ７とすると、
【数８】 となる（菅野卓雄監修，香山晋編，「超高速ディジタル
・デバイス・シリーズ超高速ＭＯＳデバイス」，培風館
１９８６，ＰＰ２９６）。
【００９０】従って、本実施例では、この式（２）を３
２ビットデータに拡張した式を満足するのに必要な信
号、回路を付加して符号拡張を行うことになる。
【００９１】本実施例の乗算では、本来ならば一続きの
乗算を、クロックＣＬＫの前半、後半に分けて行うの
で、符号拡張もそれに合わせて、一続きでいうところの
乗算アレイ１段目と９段目とで、異なる拡張を同一のハ
ードウェアで行わなければならない。そこで、クロック
ＣＬＫを選択信号とするセレクタによって必要なハード
ウェアをセレクトする。このセレクタは、図５に示す乗
算アレイ２７の１段目上位ビット側のセレクタ２７ａ，
２７ｂ、及び２段目上位ビット側のセレクタ２７ｃ，２
７ｄとして示されている。
【００９２】さらに、乗算アレイ２７の最終段（８段
目）と最初の段（１段目）との間で、符号拡張のために
８段目で生成した部分積の符号を保持しておく必要があ
る。そのため、ラッチ回路（中間和保持回路）２３と同
一の動作をする前記ラッチ回路２８を設け、クロック前
半でこのラッチ回路２８に８段目で生成した部分積の符
号を書き込み、クロック後半で符号拡張用の入力として
１段目の累積加算回路２７ｂへ入力する。
【００９３】すなわち、乗算アレイ２７の累積加算回路
２７ｂの１段目では、図５に示すように３３ビット分の
全加算器のほかに符号拡張用の全加算器２７ｅが追加さ
れ、この全加算器２７ｅと上位２ビット（３２，３３ビ
ット目）の全加算器（図５のａ＜３２＞，ｂ＜３２：３
１＞）で符号拡張が行われ（２７ａ，２７ｂともに０を
セレクト）、その結果が２段目へ受け渡される。２段目
の累積加算回路２７ｂでは、図５に示すようにセレクタ
２７ｃ，２７ｄを用いて上位２ビット（３２，３３ビッ
ト目）の全加算器で符号拡張が行われ、その結果が３段
目へ受け渡される。３段目以降においては図５に示すよ
うに上位２ビット（３２，３３ビット目）の全加算器で
符号拡張が行われ、次段へと受け渡され、そして、最終
段（８段目）の部分積生成回路２７ａの出力Ｃ＜３２＞
が前記ラッチ回路２８へ入力されるようになっている。
【００９４】また、各段の累積加算回路２７ｂは、後に
詳細するように前段の累積加算結果と、その段の部分積
生成回路２７ａによって生成された部分積との加算を行
うが、その際に、ブースのエンコード結果（セレクト信
号Ｋ）によって、部分積として−２倍もしくは−１倍が
選択された場合には、該累積加算回路２７ｂの最下位ビ
ットの全加算器の入力の１つａ＜０＞（キャリーインに
相当する）に“１”を入力し、それ以外が選択された場
合には“０”を入力する。この切り替えは図６に示すよ
うに各段に設けられたセレクタ２７ｆで行う。
【００９５】そして、１段目の累積加算回路２７ｂで
は、セレクタ２５の出力ＥＳ＜３０：０＞，ＥＣ＜３
０：０＞と、１段目の部分積生成回路２７ａで生成した
部分積ｃ＜３２：０＞との加算が行われる。そして、得
られた１段目の出力ＣＯ＜３２：０＞，ＳＯ＜３２：０
＞のうちのＣＯ＜１：０＞，ＳＯ＜１：０＞は、それぞ
れＺＣＯ＜１：０＞，ＺＳＯ＜１：０＞として外部へ出
力され、残りの出力ＣＯ＜３２：２＞，ＳＯ＜３２：２
＞は、それぞれ２段目の累積加算回路２７ｂの入力デー
タａ＜３１：１＞，ｂ＜３０：０＞として供給される。
【００９６】２段目の累積加算回路２７ｂでは、１段目
からの中間結果と２段目の部分積生成回路２７ａで生成
された部分積との累積加算を行う。得られた２段目の出
力ＣＯ＜３２：０＞，ＳＯ＜３２：０＞のうちのＣＯ＜
１：０＞，ＳＯ＜１：０＞は、それぞれＺＣＯ＜３：２
＞，ＺＳＯ＜３：２＞として外部へ出力され、残りの出
力ＣＯ＜３２：２＞，ＳＯ＜３２：２＞は、それぞれ３
段目の累積加算回路２７ｂの入力データａ＜３１：１
＞，ｂ＜３０：０＞として供給される。
【００９７】３段目以降の累積加算回路２７ｂでは、１
段目と２段目との接続と同様に、ｉ段目（ｉ＜８）とす
ると、ｉ段目の出力のＳＯ＜１：０＞はＺＳＯ＜２ｉ−
１：２ｉ−２＞として、さらにＣＯ＜１：０＞はＺＣＯ
＜２ｉ−１：２ｉ−２＞として外部へ出力され、残りの
ＳＯ＜３２：２＞は（ｉ＋１）段目の入力データｂ＜３
０：０＞として出力され、ＣＯ＜３２：２＞は（ｉ＋
１）段目の入力データａ＜３１：１＞として出力される
ようになっている。そして、最終段の８段目の出力のＳ
Ｏ＜１：０＞はＺＳＯ＜１５：１４＞として、さらにＣ
Ｏ＜１：０＞はＺＣＯ＜１５：１４＞として外部へ出力
され、残りのＳＯ＜３２：２＞及びＣＯ＜３２：２＞
は、そのまま外部へ出力される。
【００９８】次に、以上のように構成される本実施例の
乗算器の乗算動作を図８を参照しつつ説明する。
【００９９】（Ａ）Ｅステージにおけるクロック前半
の動作 まず、図８に示すように、Ｅステージにおけるクロック
ＣＬＫの前半（“Ｈ”レベル）では、被乗数３２ビッ
トをラッチ回路２１に書き込むと同時に、乗数上位１７
ビットをラッチ回路２２に書き込む。そして、セレクタ
２４は乗数下位１６ビットの下位に“０”を付加した１
７ビットデータを選択する。なお、乗数は３２ビットで
あるので、乗数の下位１６ビット目はラッチ回路２２に
保存されると共に、クロックＣＬＫの前半でも、ブース
エンコーダ２６へ供給される。
【０１００】セレクタ２４が乗数の前記下位側を選択す
ると、該セレクタ２４の出力Ｄ＜１６：０＞はブースエ
ンコーダ２６によってエンコードされ、セレクト信号Ｋ
として乗算アレイ２７の各段の部分積生成回路２７ａへ
供給される。この時、ラッチ回路２１はスルー状態であ
り、従って、被乗数であるラッチ回路２１の出力Ａ＜３
１：０＞は、乗算アレイ２７の各段の部分積生成回路２
７ａへ供給される。これによって、乗算アレイ２７各段
の部分積生成回路２７ａにおいて部分積（０，１，２倍
と−１倍−１，−２倍−１）が生成される。
【０１０１】一方、セレクタ２５はＥＣ＜３０：０＞及
びＥＳ＜３０：０＞共にすべて“０”のＡＬＬ０データ
を選択するので、１段目の累積加算回路２７ｂの入力デ
ータａ＜３１：１＞及びｂ＜３０：０＞には全て“０”
が供給される。また、各段の累積加算回路２７ｂの入力
データａ＜０＞には、部分積生成の補正用のデータ（１
／０）が入力される。ａ＜３２＞，ｂ＜３２：３１＞は
符号拡張用データが入力される。
【０１０２】これらの各データにより累積加算が行わ
れ、乗算アレイ２７からは、ＺＣＯ＜１５：０＞及びＺ
ＳＯ＜１５：０＞が出力されると共に、最終段のＦＳＯ
＜３０：０＞及びＦＣＯ＜３０：０＞が出力される。そ
して、そのうち、ＦＣＯ＜３０：０＞及びＦＳＯ＜３
０：０＞はラッチ回路２３のみに書き込まれ、ＺＣＯ＜
１５：０＞及びＺＳＯ＜１５：０＞は、ラッチ回路３０
がホールド状態であるのでレジスタ２９のみに書き込ま
れる。
【０１０３】そして、乗算アレイ２７の最終段で生成さ
れた部分積の符号はラッチ回路２８へ保存される。
【０１０４】（Ｂ）Ｅステージにおけるクロック後半
の動作 ＥステージにおけるクロックＣＬＫの後半（“Ｌ”レ
ベル時）では、ラッチ回路２１及びラッチ回路２２は共
にクロックＣＬＫの前半で書き込まれた値を保持して
おり、セレクタ２４はラッチ回路２２の出力（乗数上位
１７ビット）を選択する。すると、該セレクタ２４の出
力Ｄ＜１６：０＞はブースエンコーダ２６によってエン
コードされ、セレクト信号Ｋとして乗算アレイ２７の各
段の部分積生成回路２７ａへ供給される。この時、被乗
数であるラッチ回路２１の出力Ａ＜３１：０＞は、乗算
アレイ２７の各段の部分積生成回路２７ａへ供給され
る。これによって、乗算アレイ２７各段の部分積生成回
路２７ａにおいて部分積（０，１，２倍，−１倍−１，
−２倍−１のいずれか）が生成される。
【０１０５】一方、セレクタ２５はＥＣ＜３０：０＞が
ＣＣ＜３０：０＞を、ＥＳ＜３０：０＞がＣＳ＜３０：
０＞をそれぞれ選択するので、１段目の累積加算回路２
７ｂの入力データａ＜３１：１＞にはＣＣ＜３０：０＞
が、また入力データｂ＜３０：０＞にはＣＳ＜３０：０
＞がそれぞれ供給される。さらに、各段の累積加算回路
２７ｂの入力データａ＜０＞には、部分積生成の補正用
のデータ（１／０）が入力される。ａ＜３２＞，ｂ＜３
２：３１＞は符号拡張用データが入力される。
【０１０６】これらの各データにより累積加算が行わ
れ、乗算アレイ２７からは、ＺＣＯ＜１５：０＞及びＺ
ＳＯ＜１５：０＞が出力されると共に、最終段のＦＳＯ
＜３０：０＞及びＦＣＯ＜３０：０＞が出力される。そ
して、そのうち、ＦＣＯ＜３０：０＞及びＦＳＯ＜３
０：０＞はラッチ回路３１に書き込まれ、ＺＣＯ＜１
５：０＞及びＺＳＯ＜１５：０＞は、ラッチ回路３０に
書き込まれる。
【０１０７】（Ｃ）Ｍステージにおけるクロック前半
の動作 Ｅステージの次のＭステージにおけるクロックＣＬＫの
前半（“Ｈ”レベル時）では、加算器３２において、
【数９】｛ＯＣ＜３０：０＞，ＨＣ＜１５：０＞，ＧＣ
＜１５：０＞，０｝＋｛０，ＯＳ＜３０：０＞，ＨＳ＜
１５：０＞，ＧＳ＜１５：０＞｝ の最終加算を行うことにより、ＯＵＴ＜６３：０＞が得
られる。
【０１０８】このように本実施例では、図８に示すよう
にクロックＣＬＫの前半で乗数下位１６ビットのブー
スのエンコードを行い、その結果を受けて乗算アレイ８
段の通過を行って必要な乗算の半分の演算を行い、その
中間結果をラッチ回路２３に保存する。さらに、クロッ
クＣＬＫの後半では、乗数上位１７ビットのエンコー
ドを行い、その結果により、保存した中間結果との演算
及び累積加算を行う。そして、次のクロックＣＬＫの前
半では、乗算アレイ２７からの出力結果を加算して出
力する。
【０１０９】このような一連の動作を行うことにより、
上記第１実施例の乗算アレイに比べて乗算アレイの通過
段数を１／２に削減することができるので、乗算アレイ
の通過時間の短縮が可能となる。
【０１１０】図９は、本発明の第３実施例を示す乗算器
の全体構成図であり、図４と共通の要素には同一の符号
が付されている。
【０１１１】上記第２実施例では、乗算アレイの段数が
削減され高速乗算が可能になるものの、ブースエンコー
ダ２６の所要時間が必要となる。そこで、本実施例で
は、この点を考慮して、ブースエンコーダ２６と乗算ア
レイ２７との間にダブルエッジトリガラッチ回路４１を
挿入することにより、演算時間は半サイクル増大するも
のの各半サイクルで行う処理の所要時間が均等に近くな
るので、第２実施例にくらべて高周波数のクロックでの
制御が可能な乗算器を提供するものである。
【０１１２】すなわち、本実施例の乗算器は、図４に示
した上記第２実施例の乗算器において、ブースエンコー
ダ２６と乗算アレイ２７との間に、クロックＣＬＫのエ
ッジで出力を変えるダブルエッジトリガラッチ回路４１
を挿入し、さらにラッチ回路２１と乗算アレイ２７との
間に３２ビットのラッチ回路４２を挿入する。そして、
ラッチ回路２３、セレクタ２５、ラッチ回路２８、レジ
スタ２９、ラッチ回路３０及びラッチ回路３１に代え
て、それぞれ機能の異なるラッチ回路２３ａ、セレクタ
２５ａ、ラッチ回路２８ａ、レジスタ２９ａ、ラッチ回
路３０ａ及びラッチ回路３１ａを設けたものであり、ダ
ブルエッジトリガラッチ回路４１の出力をＬ＜３９：０
＞、ラッチ回路４２の出力をＭ＜３１：０＞とすると、
乗算アレイ２７には、Ｋ＜３９：０＞に代えてＬ＜３
９：０＞が、またＡ＜３１：０＞に代えてＭ＜３１：０
＞が供給されることになり、その他の構成は第２実施例
と同一である。
【０１１３】ラッチ回路２３ａ、セレクタ２５ａ、ラッ
チ回路２８ａ、レジスタ２９ａ、ラッチ回路３０ａ及び
ラッチ回路３１ａが上記第２実施例のものと異なる点
は、ラッチ回路２３ａは、クロックＣＬＫの“Ｌ”レベ
ルでスルー、“Ｈ”レベルでホールド状態となり、セレ
クタ２５ａはクロックＣＬＫの“Ｈ”レベル／“Ｌ”レ
ベルで、それぞれラッチ回路２３ａの出力とＡＬＬ０デ
ータとの切換えを行う。ラッチ回路２８ａはクロックＣ
ＬＫの“Ｌ”レベルでスルー、“Ｈ”レベルでホールド
状態、レジスタ２９ａは“Ｌ”レベルで書き込み、
“Ｈ”レベルで出力状態となり、ラッチ回路３０ａはク
ロックＣＬＫの“Ｈ”レベルでスルー、“Ｌ”レベルで
ホールド状態となり、ラッチ回路３１ａはクロックＣＬ
Ｋの“Ｈ”レベルでスルー、“Ｌ”レベルでホールド状
態となる。なお、これらラッチ回路２３ａ，２８ａ，３
０ａ，３１ａ及びレジスタ２９ａの入力データ及びビッ
ト構成は、第２実施例のラッチ回路２３，２８，３０，
３１及びレジスタ２９と同一である。
【０１１４】図１０は前記ダブルエッジトリガラッチ回
路４１の構成を示す回路図、及び図１１はその動作を示
すタイムチャートである。
【０１１５】本実施例のダブルエッジトリガラッチ回路
４１は、逆位相で動く１組のラッチ回路４１ａ，４１ｂ
と、クロックＣＬＫの値によって前記ラッチ回路４１
ａ，４１ｂのいずれかの出力を選択するセレクタ４１ｃ
とで構成されている。
【０１１６】その動作は、図１１に示すように、入力が
データａのときにクロックＣＬＫが反転すると、出力が
データａに変化する。このとき、入力がデータｂに変化
しても出力はデータａを保持する。その後のクロックＣ
ＬＫの反転で、出力はデータｂに変化し、同様にこのと
き入力が変化しても出力のデータｂは変化しない。つま
り、クロックＣＬＫが変化する度に入力を保持して出力
するという動作を繰り返す。ラッチ回路４２はクロック
ＣＬＫの“Ｌ”レベルでスルー、“Ｈ”レベルでホール
ド状態となるラッチ回路である。
【０１１７】次に、以上のように構成される本実施例の
乗算器の乗算動作を図１２を参照しつつ説明する。
【０１１８】（Ａ）Ｅステージにおけるクロック前半
の動作 まず、図１２に示すように、Ｅステージにおけるクロッ
クＣＬＫの前半（“Ｈ”レベル）では、被乗数３２ビ
ットをラッチ回路２１に書き込むと同時に、乗数上位１
７ビットをラッチ回路２２に書き込む。そして、セレク
タ２４は乗数下位１６ビットの下位に“０”を付加した
１７ビットデータを選択する。
【０１１９】セレクタ２４が乗数の前記下位側を選択す
ると、該セレクタ２４の出力Ｄ＜１６：０＞はブースエ
ンコーダ２６によってエンコードされ、そのエンコード
結果がダブルエッジトリガラッチ４１に格納される。
【０１２０】（Ｂ）Ｅステージにおけるクロック後半
の動作 ＥステージにおけるクロックＣＬＫの後半（“Ｌ”レ
ベル時）では、まず、ラッチ回路２１の出力Ａ＜３１：
０＞をラッチ回路４２に格納し、その出力Ｍ＜３１：０
＞は乗算アレイ２７の各段の部分積生成回路２７ａへ供
給される。そして、クロックＣＬＫの前半で格納され
たブースエンコーダ２６のエンコード結果Ｋがダブルエ
ッジトリガラッチ４１より乗算アレイ２７の各段の部分
積生成回路２７ａへ供給される。これによって、乗算ア
レイ２７各段の部分積生成回路２７ａにおいて部分積が
生成される。
【０１２１】一方、セレクタ２５はＥＣ＜３０：０＞及
びＥＳ＜３０：０＞共にＡＬＬ０データを選択するの
で、１段目の累積加算回路２７ｂの入力データａ＜３
１：１＞及びｂ＜３０：０＞には全て“０”が供給され
る。また、各段の累積加算回路２７ｂの入力データａ＜
０＞には、部分積生成の補正用のデータ（１／０）が入
力される。ａ＜３２＞，ｂ＜３２：３１＞には符号拡張
用データが入力される。
【０１２２】これらの各データにより累積加算が行わ
れ、乗算アレイ２７からは、ＺＣＯ＜１５：０＞及びＺ
ＳＯ＜１５：０＞が出力されると共に、ＦＳＯ＜３０：
０＞及びＦＣＯ＜３０：０＞が出力される。そして、そ
のうち、ＦＣＯ＜３０：０＞及びＦＳＯ＜３０：０＞は
ラッチ回路２３ａに書き込まれ、ＺＣＯ＜１５：０＞及
びＺＳＯ＜１５：０＞はレジスタ２９ａに書き込まれ
る。さらに、乗算アレイ２７の最終段で生成された部分
積の符号はラッチ回路２８ａへ保存される。
【０１２３】また、セレクタ２４によってラッチ回路２
２の出力が選択され、その出力Ｄ＜１６：０＞がブース
エンコーダ２６によってエンコードされる。該エンコー
ド結果Ｋはダブルエッジトリガラッチ４１へ格納され
る。
【０１２４】（Ｃ）Ｍステージにおけるクロック前半
の動作 Ｅステージの次のＭステージにおけるクロックＣＬＫの
前半（“Ｈ”レベル時）では、ラッチ回路４２はクロ
ックＣＬＫの後半で書き込まれた値を保持しており、
その出力Ｍ＜３１：０＞は乗算アレイ２７の各段の部分
積生成回路２７ａへ供給される。また、ダブルエッジト
リガラッチ４１から、クロックＣＬＫの後半で格納さ
れたエンコーダ結果が乗算アレイ２７の各段の部分積生
成回路２７ａへ供給される。これによって、乗算アレイ
２７各段の部分積生成回路２７ａにおいて部分積が生成
される。
【０１２５】一方、セレクタ２５ａはラッチ回路２３ａ
の出力を選択するので、１段目の累積加算回路２７ｂの
入力データａ＜３１：１＞にはＣＣ＜３０：０＞が、ま
た入力データｂ＜３０：０＞にはＣＳ＜３０：０＞がそ
れぞれ供給される。さらに、各段の累積加算回路２７ｂ
の入力データａ＜０＞には、部分積生成の補正用のデー
タ（１／０）が入力される。ａ＜３２＞，ｂ＜３２：３
１＞には符号拡張用データが入力される。
【０１２６】これらの各データにより累積加算が行わ
れ、乗算アレイ２７からは、ＺＣＯ＜１５：０＞及びＺ
ＳＯ＜１５：０＞が出力されると共に、ＦＳＯ＜３０：
０＞及びＦＣＯ＜３０：０＞が出力される。そして、そ
のうち、ＦＣＯ＜３０：０＞及びＦＳＯ＜３０：０＞は
ラッチ回路３１ａに書き込まれ、ＺＣＯ＜１５：０＞及
びＺＳＯ＜１５：０＞はラッチ回路３０ａに書き込まれ
る。
【０１２７】（Ｄ）Ｍステージにおけるクロック後半
の動作 Ｅステージの次のＭステージにおけるクロックＣＬＫの
後半（“Ｌ”レベル時）では、加算器３２において、
【数１０】｛ＯＣ＜３０：０＞，ＨＣ＜１５：０＞，Ｇ
Ｃ＜１５：０＞，０｝＋｛０，ＯＳ＜３０：０＞，ＨＳ
＜１５：０＞，ＧＳ＜１５：０＞｝ の最終加算を行うことにより、ＯＵＴ＜６３：０＞が得
られる。
【０１２８】このように本実施例では、図１２に示すよ
うにクロック前半で乗数下位１６ビット分のブースの
エンコードを行い、その結果をダブルエッジトリガラッ
チ４１へ格納する。クロック後半では、ブースのエン
コード結果をダブルエッジトリガラッチ４１より出力
し、これを受けて乗算アレイ８段の通過を行って必要な
乗算の半分の演算を行い、この出力を中間和データとし
てラッチ回路２３ａに保存する。さらに、この乗算アレ
イ２７の通過と並行して乗数上位１７ビット分のブース
のエンコードを行い、ダブルエッジトリガラッチ４１へ
保存する。そして、次のクロック前半では、保持して
いる中間和データと、残りの乗算アレイ８段通過分の演
算及び累積加算を行い、そして、次のクロックＣＬＫの
後半では、乗算アレイ２７からの出力の最終加算を行
って乗算器の出力ＯＵＴを得る、といった一連の動作を
行う。
【０１２９】上記第２実施例では、乗算アレイ２７の段
数は削減されるものの、ブースエンコーダ２６の通過時
間がオーバーヘッドになっていた。これに対して、本実
施例では、ブースエンコーダ２６のエンコード時間とし
て半クロックを割当て、ダブルエッジトリガラッチ４１
を使用することにより、各半サイクルで行う処理の所要
時間が均等に近くなるので、上記第２実施例よりクロッ
クＣＬＫの周波数を上げることが可能となる。
【０１３０】図１３は、本発明の第４実施例を示す積和
演算装置の全体構成図であり、図９と共通の要素には同
一の符号が付されている。
【０１３１】本実施例では、上記第３実施例の乗算器を
基にして、３２ビット×３２ビット＋６４ビットの高速
な積和演算（符号付き）を可能とする積和演算装置を構
成したものである。具体的な構成としては、図９に示し
た第３実施例の乗算器において、Ｆ／Ｆ２９ａ及びラッ
チ回路３０ａ，３１ａの出力側に６４ビットのキャリー
セーブアダー５１を設け、さらにその出力側に接続され
る加算器として、前記加算器３２に代えて、キャリーセ
ーブ状態にある積和演算結果の加算を行うＣＬＡ付き加
算器３２ａを設けたものであり、その他の構成は第３実
施例と同一である。
【０１３２】ここで、キャリーセーブアダー５１の入力
には、Ｆ／Ｆ２９ａの出力及びラッチ回路３０ａ，３１
ａの出力の他に積和演算データＱ＜６３：０＞が供給さ
れ、その出力信号としては、桁上げ信号ＮＣ＜６３：０
＞及び加算結果ＮＳ＜６３：０＞が出力される。
【０１３３】上記構成の本実施例の積和演算装置の動作
では、上述した第３実施例の乗算器の動作において、１
番目のクロック前半から２番目のクロック前半まで
の動作（Ａ）〜（Ｃ）は同一であり、ただ２番目のクロ
ック後半の動作（Ｄ）のみが異なる。
【０１３４】すなわち、本実施例の２番目のクロック後
半では、キャリーセーブアダー５１で、ラッチ回路３
１ａ、ラッチ回路３０ａ、及びレジスタ２９ａの各出力
の最終加算を行うと同時に、積和演算データＱ＜６３：
０＞を加算する。すなわち、キャリーセーブアダー５１
の３入力のうち、１つ目の入力には｛ＯＣ，ＨＣ，Ｇ
Ｃ，０｝が、２つ目の入力には｛０，ＯＳ，ＨＳ，Ｇ
Ｓ｝が、また３つ目の入力には積和演算データＱ＜６
３：０＞がそれぞれ供給される。
【０１３５】そして、キャリーセーブアダー５１から出
力される桁上げ信号ＮＤ＜６３：０＞と加算結果ＮＳ＜
６３：０＞が、ＣＬＡ付き加算器３２ａで、
【数１１】 ｛ＮＣ＜６３：０＞，０｝＋｛０，ＮＳ＜６３：０＞｝ のように加算され、加算結果ＯＵＴ＜６３：０＞が得ら
れる。
【０１３６】上記第３実施例に示す乗算器を用いて積和
演算を行う場合には、図９の乗算器で乗算結果を得た
後、さらに加算を行わなければならないが、ＣＬＡ付き
加算器を用いての加算には時間がかかる。この点を考慮
して本実施例では、キャリーセーブ状態の乗算結果と積
和演算データとをキャリーセーブアダー５１によって一
旦加算し、その結果を更にＣＬＡ付きの加算器３２ａで
加算するので、積和演算における加算の時間を短縮する
ことができる。また、この実施例では、従来例にくらべ
回路規模は小さくなるが、演算時間は増大しない。
【０１３７】なお、上記第４実施例では上記第３実施例
に示す乗算器を用いて積和演算を行う場合を説明した
が、上記第１または第２実施例に示す乗算器を用いた場
合であっても、同様に積和演算を行うことができる。
【０１３８】
【発明の効果】以上詳細に説明したように、請求項１記
載の発明の乗算器によれば、回路規模が小さく、且つ演
算時間も増大することのない乗算器を実現することがで
きる。また、クロックの前半、後半というように半クロ
ック単位で区切って動作するようにしているので、外部
との同期が取りやすく、プリチャージ型の加算器の使用
にも適している。
【０１３９】請求項２記載の発明の乗算器によれば、例
えばブースのアルゴリズムを用いたエンコード回路を設
けたので、部分積生成回路及び累積加算回路の段数を上
記請求項１記載の発明に比べて更に削減することがで
き、累積加算過程の時間短縮が可能となる。
【０１４０】請求項３記載の発明の乗算器によれば、上
述の請求項２記載の発明でオーバーヘッドになっていた
エンコード回路の通過時間として半クロックを割り当て
て、半クロック単位の動作を行うことができ、各半サイ
クルで行う処理の所要時間が均等に近くなるので、演算
器を制御するクロックの周波数を高くすることが可能と
なる。
【０１４１】請求項４記載の発明の積和演算装置によれ
ば、前記請求項１記載の発明と同様の効果が得られるほ
か、積和演算における加算の時間を短縮することができ
る。
【０１４２】請求項５記載の発明の積和演算装置によれ
ば、前記請求項２記載の発明と同様の効果が得られるほ
か、積和演算における加算の時間を短縮することができ
る。
【０１４３】請求項６記載の発明の積和演算装置によれ
ば、前記請求項３記載の発明と同様の効果が得られるほ
か、積和演算における加算の時間を短縮することができ
る。これにより、積和演算時間を増加させることなく、
ハードウェア量を削減した積和演算器が提供できる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す乗算器の全体構成図
である。
【図２】第１実施例の乗算アレイの各段の構成を示す図
である。
【図３】第１実施例の乗算器の乗算動作を示す図であ
る。
【図４】本発明の第２実施例を示す乗算器の全体構成図
である。
【図５】第２実施例における乗算アレイの上位ビット側
の構成を示す図である。
【図６】第２実施例における乗算アレイの下位ビット側
の構成を示す図である。
【図７】第２実施例における乗算アレイの３段目〜８段
目の概略構成を示す図である。
【図８】第２実施例の乗算器の乗算動作を示す図であ
る。
【図９】本発明の第３実施例を示す乗算器の全体構成図
である。
【図１０】図９中のダブルエッジトリガラッチ回路の構
成を示す回路図である。
【図１１】図１０中のダブルエッジトリガラッチ回路の
動作を示すタイムチャートである。
【図１２】第３実施例の乗算器の乗算動作を示す図であ
る。
【図１３】本発明の第４実施例を示す積和演算装置の全
体構成図である。
【図１４】キャリーセーブアダー方式を用いた従来の乗
算器の構成を示す図である。
【図１５】全加算器及び半加算器の真理値表を示す図で
ある。
【図１６】キャリーセーブアダー方式を用いた従来の積
和演算装置の構成を示す図である。
【図１７】繰り返し加算方式を用いた従来の乗算器の構
成を示す図である。
【符号の説明】
１，２１ ラッチ回路（被乗数保持回路） ２，２２ ラッチ回路（乗数保持回路） ３，２３，２３ａ ラッチ回路（中間和保持回路） ４，２４ 第１のセレクタ ５，２５，２５ａ 第２のセレクタ ６，２７ 乗算アレイ ６ａ，２７ａ 部分積生成回路 ６ｂ，２７ｂ 累積加算回路 ７，２９，２９ａ レジスタ（出力保持回路） ８，３０，３０ａ ラッチ回路（出力保持回路） ９，３１，３１ａ ラッチ回路（累積加算結果保持回
路） １０，３２ 加算器 ２６ ブースエンコーダ（エンコード回路） ２８，２８ａ ラッチ回路 ３２ａ ＣＬＡ付き加算器 ４１ ダブルエッジトリガラッチ回路（エンコード結果
保持回路） ５１ キャリーセーブアダー

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 被乗数データを保持する被乗数保持回路
    と、乗数データの上位から所定ビットを保持する乗数保
    持回路と、クロックの前半または後半により前記乗数デ
    ータの下位から所定ビットと前記乗数保持回路の出力と
    を切り替える第１のセレクタと、中間和データを保持す
    る中間和保持回路と、前記クロックの前半または後半に
    より初期値と前記中間和保持回路の出力とを切り替える
    第２のセレクタと、前記第１のセレクタの出力と前記被
    乗数保持回路の出力とに基づいて部分積を生成する複数
    段の部分積生成回路と、前記第２のセレクタの出力また
    は前段の累積加算回路の出力と前記各段の部分積生成回
    路の出力とに基づいて累積加算を行って乗算の中間結果
    である前記中間和データを生成する複数段の累積加算回
    路と、該累積加算回路の所定段の出力と前記各段の累積
    加算回路の出力の一部を保持する累積加算結果保持回路
    と、前記各段の累積加算回路の出力の１部を格納する出
    力保持回路とを有する乗算器であって、 前記クロックの前半または後半の第１タイミング時に
    は、 前記第１のセレクタにより前記乗数データの下位から所
    定ビットを選択し且つ前記第２のセレクタにより前記初
    期値を選択し、前記各段の部分積生成回路は前記第１の
    セレクタの出力１ビットと前記被乗数保持回路の各ビッ
    トの出力とから部分積を生成すると共に、前記各段の累
    積加算回路は前記第２のセレクタの出力または前段の累
    積加算回路の出力と前記部分積生成回路の出力との加算
    を行い、その所定段の累積加算回路の出力を前記中間和
    データとして中間和保持回路に書き込み、且つ前記各段
    の累積加算回路の出力の所定ビット数を前記出力保持回
    路の所定のビット位置に書き込み、 前記クロックが切り替ったクロック後半または前半の第
    ２タイミング時には、 前記第１のセレクタにより前記乗数保持回路の出力を選
    択し且つ前記第２のセレクタにより前記中間和保持回路
    の出力を選択し、前記各段の部分積生成回路は前記第１
    のセレクタの出力１ビットと前記被乗数保持回路の各ビ
    ットの出力とから部分積を生成すると共に、前記各段の
    累積加算回路は前記第２のセレクタの出力または前段の
    累積加算回路の出力と前記部分積生成回路の出力との加
    算を行い、その所定段の累積加算回路の出力と前記各段
    の累積加算回路の出力の所定ビット数とを前記累積加算
    結果保持回路に書き込むことを特徴とする乗算回路。
  2. 【請求項２】 被乗数データを保持する被乗数保持回路
    と、乗数データの上位から所定ビットを保持する乗数保
    持回路と、クロックの前半または後半により前記乗数デ
    ータの下位から所定ビットと前記乗数保持回路の出力と
    を切り替える第１のセレクタと、該第１のセレクタの出
    力をエンコードするエンコード回路と、中間和データを
    保持する中間和保持回路と、前記クロックの前半または
    後半により初期値と前記中間和保持回路の出力とを切り
    替える第２のセレクタと、前記エンコード回路の出力と
    前記被乗数保持回路の出力とに基づいて部分積を生成す
    る複数段の部分積生成回路と、前記第２のセレクタの出
    力または前段の累積加算回路の出力と前記各段の部分積
    生成回路の出力とに基づいて累積加算を行って乗算の中
    間結果である前記中間和データを生成する複数段の累積
    加算回路と、該累積加算回路の所定段の出力と前記各段
    の累積加算回路の出力の一部とを保持する累積加算結果
    保持回路と、前記各段の累積加算回路の出力の１部を格
    納する出力保持回路とを有する乗算器であって、 前記クロックの前半または後半の第１タイミング時に
    は、 前記第１のセレクタにより前記乗数データの下位から所
    定ビットを選択し且つ前記第２のセレクタにより前記初
    期値を選択し、前記各段の部分積生成回路は前記エンコ
    ード回路のエンコード結果と前記被乗数保持回路の出力
    とから部分積を生成すると共に、前記各段の累積加算回
    路は前記第２のセレクタの出力または前段の累積加算回
    路の出力と前記部分積生成回路の出力との加算を行い、
    その所定段の累積加算回路の出力を前記中間和データと
    して中間和保持回路に書き込み、且つ前記各段の累積加
    算回路の出力の所定ビット数を前記出力保持回路の所定
    のビット位置に書き込み、 前記クロックが切り替ったクロック後半または前半の第
    ２タイミング時には、 前記第１のセレクタにより前記乗数保持回路の出力を選
    択し且つ前記第２のセレクタにより前記中間和保持回路
    の出力を選択し、前記各段の部分積生成回路は前記エン
    コード回路の出力と前記被乗数保持回路の出力とから部
    分積を生成すると共に、前記各段の累積加算回路は前記
    第２のセレクタの出力または前段の累積加算回路の出力
    と前記部分積生成回路の出力との加算を行い、その所定
    段の累積加算回路の出力と前記各段の累積加算回路の出
    力の所定ビット数とを前記累積加算結果保持回路に書き
    込むことを特徴とする乗算回路。
  3. 【請求項３】 被乗数データを保持する被乗数保持回路
    と、乗数データの上位から所定ビットを保持する乗数保
    持回路と、クロックの前半または後半により前記乗数デ
    ータの下位から所定ビットと前記乗数保持回路の出力と
    を切り替える第１のセレクタと、該第１のセレクタの出
    力をエンコードするエンコード回路と、前記エンコード
    回路のエンコード結果を前記クロックの論理値が変化す
    る度に保持して出力するエンコード結果保持回路と、中
    間和データを保持する中間和保持回路と、前記クロック
    の後半または前半により初期値と前記中間和保持回路の
    出力とを切り替える第２のセレクタと、前記エンコード
    結果保持回路の出力と前記被乗数保持回路の出力とに基
    づいて部分積を生成する複数段の部分積生成回路と、前
    記第２のセレクタの出力または前段の累積加算回路の出
    力と前記各段の部分積生成回路の出力とに基づいて累積
    加算を行って乗算の中間結果である前記中間和データを
    生成する複数段の累積加算回路と、該累積加算回路の所
    定段の出力と前記各段の累積加算回路の出力の一部とを
    保持する累積加算結果保持回路と、前記各段の累積加算
    回路の出力の１部を格納する出力保持回路とを有する乗
    算器であって、 前記クロックの前半または後半の第１タイミング時に
    は、 前記第１のセレクタにより前記乗数データの下位から所
    定ビットを選択し、前記エンコード回路は該第１のセレ
    クタの出力のエンコードを行って、そのエンコード結果
    を前記エンコード結果保持回路に書き込み、 前記クロックが切り替ったクロック後半または前半の第
    ２タイミング時には、 前記第２のセレクタにより前記初期値を選択し、前記各
    段の部分積生成回路は前記エンコード結果保持回路の出
    力と前記被乗数保持回路の出力とから部分積を生成する
    と共に、前記各段の累積加算回路は前記第２のセレクタ
    の出力または前段の累積加算回路の出力と前記部分積生
    成回路の出力との加算を行い、その所定段の累積加算回
    路の出力を前記中間和データとして中間和保持回路に書
    き込み、且つ前記各段の累積加算回路の出力の所定ビッ
    ト数を前記出力保持回路の所定のビット位置に書き込
    み、加えて前記第１のセレクタにより前記乗数保持回路
    の出力を選択し、前記エンコード回路は該第１のセレク
    タの出力のエンコードを行ってそのエンコード結果を前
    記エンコード結果保持回路に書き込み、 さらに前記クロックが切り替ったクロック前半または後
    半の第３タイミング時には、 前記第２のセレクタにより前記中間和保持回路の出力を
    選択し、前記各段の部分積生成回路は前記エンコード結
    果保持回路の出力と前記被乗数保持回路の出力とから部
    分積を生成すると共に、前記各段の累積加算回路は前記
    第２のセレクタの出力または前段の累積加算回路の出力
    と前記部分積生成回路の出力との加算を行い、その所定
    段の累積加算回路の出力と前記各段の累積加算回路の所
    定ビット数とを前記累積加算結果保持回路に書き込むこ
    とを特徴とする乗算回路。
  4. 【請求項４】 請求項１記載の乗算器における前記累積
    加算結果保持回路の出力側に、キャリーセーブアダーを
    介してキャリープロパゲーションアダーを設けた積和演
    算装置であって、 前記第２タイミング後に前記クロックが切り替ったクロ
    ック前半または後半の第３タイミング時に、 前記キャリーセーブアダーによって前記累積加算結果保
    持回路の出力と積和演算データとの加算を行い、その加
    算結果を再度前記キャリープロパゲーションアダーによ
    って加算して積和演算結果を出力することを特徴とする
    積和演算装置。
  5. 【請求項５】 請求項２記載の乗算器における前記累積
    加算結果保持回路及び前記出力保持回路の出力側に、キ
    ャリーセーブアダーを介してキャリープロパゲーション
    アダーを設けた積和演算装置であって、 前記第２タイミング後に前記クロックが切り替ったクロ
    ック前半または後半の第３タイミング時に、 前記キャリーセーブアダーによって前記累積加算結果保
    持回路の出力及び前記出力保持回路の出力と積和演算デ
    ータとの加算を行い、その加算結果を再度前記キャリー
    プロパゲーションアダーによって加算して積和演算結果
    を出力することを特徴とする積和演算装置。
  6. 【請求項６】 請求項３記載の乗算器における前記累積
    加算結果保持回路及び前記出力保持回路の出力側に、キ
    ャリーセーブアダーを介してキャリープロパゲーション
    アダーを設けた積和演算装置であって、 前記第３タイミング後に前記クロックが切り替ったクロ
    ック後半または前半の第４タイミング時に、 前記キャリーセーブアダーによって前記累積加算結果保
    持回路の出力及び前記出力保持回路の出力と積和演算デ
    ータとの加算を行い、その加算結果を再度前記キャリー
    プロパゲーションアダーによって加算して積和演算結果
    を出力することを特徴とする積和演算装置。
JP02503995A 1995-02-14 1995-02-14 乗算器及び積和演算装置 Expired - Fee Related JP3277089B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP02503995A JP3277089B2 (ja) 1995-02-14 1995-02-14 乗算器及び積和演算装置
KR1019960003559A KR100218825B1 (ko) 1995-02-14 1996-02-14 승산기 및 곱합 연산 장치
US08/599,966 US5675527A (en) 1995-02-14 1996-02-14 Multiplication device and sum of products calculation device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP02503995A JP3277089B2 (ja) 1995-02-14 1995-02-14 乗算器及び積和演算装置

Publications (2)

Publication Number Publication Date
JPH08221256A true JPH08221256A (ja) 1996-08-30
JP3277089B2 JP3277089B2 (ja) 2002-04-22

Family

ID=12154777

Family Applications (1)

Application Number Title Priority Date Filing Date
JP02503995A Expired - Fee Related JP3277089B2 (ja) 1995-02-14 1995-02-14 乗算器及び積和演算装置

Country Status (3)

Country Link
US (1) US5675527A (ja)
JP (1) JP3277089B2 (ja)
KR (1) KR100218825B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6917218B2 (en) 2002-12-03 2005-07-12 Electronics And Telecommunications Research Institute Serial finite field multiplier

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3451579B2 (ja) * 1997-03-03 2003-09-29 日本電信電話株式会社 自己同期型パイプラインデータパス回路
KR100265355B1 (ko) * 1997-05-22 2000-09-15 김영환 마이크로프로세서에서 2사이클 파이프라인방식으로 부동소수점 데이터를 곱셈 연산하는 장치
JP3529622B2 (ja) 1998-05-08 2004-05-24 株式会社東芝 演算回路
US6182104B1 (en) * 1998-07-22 2001-01-30 Motorola, Inc. Circuit and method of modulo multiplication
CA2294554A1 (en) * 1999-12-30 2001-06-30 Mosaid Technologies Incorporated Method and circuit for multiplication using booth encoding and iterative addition techniques
US7028068B1 (en) * 2003-02-04 2006-04-11 Advanced Micro Devices, Inc. Alternate phase dual compression-tree multiplier
US7269616B2 (en) * 2003-03-21 2007-09-11 Stretch, Inc. Transitive processing unit for performing complex operations
US8019805B1 (en) * 2003-12-09 2011-09-13 Globalfoundries Inc. Apparatus and method for multiple pass extended precision floating point multiplication
US9710228B2 (en) * 2014-12-29 2017-07-18 Imagination Technologies Limited Unified multiply unit
CN112988111B (zh) * 2021-03-05 2022-02-11 唐山恒鼎科技有限公司 一种单比特乘法器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6284335A (ja) * 1985-10-09 1987-04-17 Hitachi Ltd 乗算回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6917218B2 (en) 2002-12-03 2005-07-12 Electronics And Telecommunications Research Institute Serial finite field multiplier

Also Published As

Publication number Publication date
KR960032231A (ko) 1996-09-17
US5675527A (en) 1997-10-07
JP3277089B2 (ja) 2002-04-22
KR100218825B1 (ko) 1999-09-01

Similar Documents

Publication Publication Date Title
JPH06502287A (ja) ゼロオーバヘッドセルフタイムド繰り返し論理
Gokhale et al. Design of area and delay efficient Vedic multiplier using Carry Select Adder
JP3277089B2 (ja) 乗算器及び積和演算装置
JPH0831025B2 (ja) 乗算回路
EP0416869B1 (en) Digital adder/accumulator
JPS62256034A (ja) パイプライン演算ユニツト
JP3297683B2 (ja) 乗算器
US5870322A (en) Multiplier to selectively perform unsigned magnitude multiplication or signed magnitude multiplication
JP3660075B2 (ja) 除算装置
JPS58137045A (ja) 並列乗算器
US4686644A (en) Linear predictive coding technique with symmetrical calculation of Y-and B-values
JPH056263A (ja) 加算器およびその加算器を用いた絶対値演算回路
JP3270659B2 (ja) 演算回路および演算方法
JP2002157114A (ja) 乗算器及びそれを搭載した集積回路装置
JP2864598B2 (ja) ディジタル演算回路
JPH0368415B2 (ja)
JP2563467B2 (ja) ２進演算器
JP3074958B2 (ja) 加算機能付きシリアル乗算器
JPH03196712A (ja) ディジタル演算回路
JP2620660B2 (ja) 乗算器
JPH0962488A (ja) 演算同期回路
JPH0421026A (ja) 高桁乗算装置
JPH04229323A (ja) 演算回路
JPH05257649A (ja) シリアル乗算器
JPH05233224A (ja) 並列加算回路

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080208

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090208

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100208

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100208

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110208

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees