JP2620660B2 - 乗算器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、隣接する桁同士および
隣接する加算結果同士の加算を繰り返しながらキャリー
を桁方向に伝搬するキャリールックアヘッド付きフルア
ダーを有する乗算器に関する。

【０００２】

【従来の技術】従来より、各種機器において信号のデジ
タル処理が利用されており、このデジタル処理において
はデジタルデータ同士の乗算が行われる場合が多い。例
えば、デジタルフィルタにおいては、乗算および加算を
繰り返し行うため、乗算器が必要となる。そこで、デジ
タル処理を行う高速演算器などにおいて、乗算器を内蔵
し、ここにおいて乗算が行われる。

【０００３】ここで、例えば８ビットの２つの数Ｍおよ
びＬの乗算を行う場合、被乗数Ｍと乗数Ｌは、次のよう
に表される。

【０００４】 Ｍ＝−ａ7 ２⁷ ＋ａ6 ２⁶ ＋ａ5 ２⁵ ＋ａ4 ２⁴ ＋ａ3 ２³ ＋ａ2 ２² ＋ａ1 ２¹ ＋ａ0 ２⁰ Ｌ＝−ｂ7 ２⁷ ＋ｂ6 ２⁶ ＋ｂ5 ２⁵ ＋ｂ4 ２⁴ ＋ｂ3 ２³ ＋ｂ2 ２² ＋ｂ1 ２¹ ＋ｂ0 ２⁰ （ここで、ａn 、ｂn ＝０または１である。） そこで、Ｍ×Ｌの乗算は、 ＭＬ＝Ｍ（−ｂ7 ）２⁷ ＋Ｍｂ6 ２⁶ ＋Ｍｂ5 ２⁵ ＋Ｍｂ4 ２⁴ ＋Ｍｂ3 ２³ ＋Ｍｂ2 ２² ＋Ｍｂ1 ２¹ ＋Ｍｂ0 ２⁰ という被乗数Ｍに対するｂn （０または１）の乗算と、
その乗算結果の加算となる。そして、２のべき乗の係数
はそのまま２進数の各ビットに対応しているため、０ま
たはＭを桁をずらしながら加算すればよいことになる。
そこで、通常の場合、被乗数Ｍの各ビットが入力される
８つの加算器（フルアダー）を８段設け、その出力を順
次ずらせて加算していた。また、この加算によりキャリ
ーが生じるため、そのキャリーを次段のもう１桁上のフ
ルアダーに入力し、このキャリ−を処理していた。な
お、このようなキャリーを次段のフルアダーに入力し、
最終段においてのみキャリーを桁方向（横方向）に伝搬
するキャリーセーブ方式では、各段においてキャリーを
横方向に伝搬しないため、キャリーの伝搬時間を短縮す
ることができる。

【０００５】そして、この最終段のアダーとしては、隣
接する桁同士および隣接する加算結果同士の加算を繰り
返しながらキャリーを桁方向に伝搬するキャリールック
アヘッド付きフルアダーが好適であり、これについて図
５に基づいて説明する。

【０００６】キャリールックアヘッド付きフルアダーＣ
ＬＡにおいては、第１段として各桁毎にキャリーと前段
のフルアダーＦＡラインからの出力を受け入れ、加算結
果をおよびキャリーを出力する。そして、隣接する加算
結果同士（キャリーを含む）の加算を行う。このような
加算を順次行うことによって、トーナメント方式のよう
に下位側から演算結果が順次求まっていく。

【０００７】すなわち、加算部Ａにおいては、０，０場
合にのみ０（および反転出力１）を出力し、その他の場
合に１（および反転０）を出力する。一方、キャリーが
あるかないかはナンドゲートおよびノアゲートからなる
判定部Ｂにおいて判定する。判定部Ｂには２つの信号を
入力しておき、入力信号の状態に応じて１，１：１，
０：０，１：０，０の信号を出力する。そして、このよ
うな加算結果およびキャリーのあるなしの結果を隣接す
るもの同士順次加算することによって最終段における桁
方向のキャーリー伝搬を伴う加算を行い、最終的な乗算
結果を得ることができる。

【０００８】

【発明が解決しようとする課題】このように、トーナメ
ント方式のキャリールックアヘッド付きフルアダーにお
いては、隣接するもの同士の加算を繰り返して行い、演
算結果を下位側から順次求めていく。このため、Ｘ＝ｌ
ｏｇ2 ｎ（ｎはビット数）で決定される段数Ｘ（Ｘは切
り上げにより決定される整数）でその演算が終了する。
このため、キャリーをそのまま桁方向に伝達する場合に
比べキャリー伝達の時間を減少することができる。とこ
ろが、例えば２４ビット×１６ビットの乗算の場合、ｎ
＝４０となるため、段数Ｘ＝６段となってしまう。そこ
で、このような２のべき乗の数に対し端数がでた場合に
は、その端数に対し、１段を必要とし、キャリー伝達が
遅いという問題点があった。

【０００９】本発明は、乗算結果のビット数ｎが２のべ
き乗で表される数でなく端数がある場合に、キャリーの
伝達を改善できる乗算器を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明に係る乗算器は、
行列配置されたフルアダーを含み最終段のキャリールッ
クアヘッド付きフルアダーにおいて隣接する桁同士およ
び隣接する加算結果同士の加算を繰り返しながらキャリ
ーを桁方向に伝搬するキャリーセーブ方式の乗算器であ
って、キャリールックアヘッド付きフルアダーは２のＮ
乗桁分の加算を行う上位側とこの上位側からはみ出た端
数桁分の加算を行う下位側に分割されており下位側の加
算結果のキャリーを上位側に入力することを特徴とす
る。また、前記行列配置されたフルアダーは前後段に分
割され、前段側で行われた計算結果及びキャリーをラッ
チしてこれらをそれぞれ後段側及び前記キャリールック
アヘッド付きフルアダーの下位側に出力する第一パイプ
ラッチと、前段側で行われた乗算に投入された乗数をラ
ッチしてこれを後段側に出力する第二パイプラッチが設
けられている。前記後段側の計算結果は前記キャリール
ックアヘッド付きフルアダーの上位側に出力される。

【００１１】

【作用】このように、ある行までの計算結果がパイプラ
ッチに記憶されるため、計算結果が記憶された時点で、
次の乗算のための乗数及び被乗数の投入が可能となる。
この結果、連続する乗算がパイプライン処理される。

【００１２】

【実施例】以下、本発明の乗算器の実施例について、図
面に基づいて説明する。

【００１３】全体構成の説明 図１は、実施例の構成図であり、２４ビットの被乗数Ｍ
に１６ビットの乗数Ｌを乗算するものである。図におい
て、フルアダーＦＡは入力される２つの信号およびキャ
リーの和を取り、加算結果およびキャリーを出力するも
のである。そこで、基本的にはフルアダーＦＡおよび部
分積生成回路ＰＭの数は被乗数Ｍのビット数２４に対応
して１段が２４個である。一方、乗数は１６ビットであ
るが、後述するブースのアルゴリズムを利用するため、
段数は１／２の８段でよい。そこで、フルアダーＦＡが
７段（２４×７＝１６８個）、部分積生成回路ＰＭが８
段（２４×８＝１９２個）設けられている。そして、１
段目のフルアダーＦＡ１は１段目および２段目の部分積
生成回路ＰＭ１，ＰＭ２からの信号を受け入れ、加算結
果を次段のフルアダーＦＡ２に供給する。また、２段目
のフルアダーＦＡ２にはフルアダーＦＡ１の加算結果と
３段目の部分積生成回路ＰＭ３からの信号が供給されて
おり、これらの加算をそれぞれ行う。そして、１段目の
フルアダーＦＡ１と２段目のフルアダーＦＡ２はその桁
が２桁ずらせて配置されており、２桁ずれた加算結果が
２段目に入力される。そして、このような桁をずらせて
の加算が乗数の桁数に応じて繰り返される。なお、各フ
ルアダーＦＡからのキャリーは次段の１桁上位の桁に入
力される。

【００１４】また、図２に示すように、被乗数Ｍの入力
経路には被乗数用の入力ラッチＬ１が設けられ、乗数Ｌ
の入力経路には乗数用の入力ラッチＬ２が設けられてい
る。そして、被乗数用のラッチＬ１からの被乗数Ｍが１
段目〜８段目の部分積生成回路ＰＭ〜ＰＭ８に供給され
る。一方、乗数入力ラッチＬ２からの出力はブースデコ
ーダＢＤに供給されており、ここにおいて後述のような
信号を出力する。

【００１５】さらに、３段目のフルアダーＦＡ３の出力
の４段目のフルアダーＦＡ４の経路にパイプレジスタＰ
Ｌ１が設けられている。このパイプレジスタＰＬ１は、
３段目の出力を記憶するものであり、このパイプレジス
タＰＬ１の前段と後段とで演算を行う乗数および被乗数
を異なるものとし、演算のパイプライン処理による効率
化を図るためのものである。すなわち、ある乗算の処理
が３段目まで進んだとき、１段目には次の乗算のための
被乗数を投入することができ、パイプレジスタＰＬ１の
前段では次の乗算を開始しつつ、後段ではもとの乗算の
後半を行うことができる。このためにブースデコーダＢ
Ｄの下方側には、パイプラッチＰＬ２が設けられてい
る。パイプラッチＰＬ２は、新たな乗数が投入されたと
きであっても、もとの乗算が完了するまでは、ラッチさ
れているもとの乗数を引き続き乗算器へ投入する。

【００１６】そして、最終段のフルアダーの加算結果を
受け入れるキャリールックアヘッド付きフルアダーＣＬ
Ａは、乗算結果の上位３２ビット分の上位側ＣＬＡ１
と、下位８ビットを受け入れる下位側ＣＬＡ２に分割さ
れており、下位側のＣＬＡ２からのキャリーが上位側Ｃ
ＬＡ１に入力される。ここで、パイプレジスタＰＬ１か
ら下位側ＣＬＡ２への入力経路には、何等回路が挿入さ
れておらず、パイプレジスタＰＬ１の記憶内容がそのま
ま入力されており、このため、下位側ＣＬＡ２において
は、その内部における処理を早期に開始できる。従っ
て、上位側ＣＬＡ１において加算を開始するときまでに
は、下位側ＣＬＡ１からのキャリーがすでに入力されて
いる。そこで、上位側ＣＬＡ１における処理段数ｌｏｇ
2 ３２＝５段の演算を行う時間で全体の出力を得ること
ができる。

【００１７】このように本例によれば、乗算結果のビッ
ト数が４０ビットであるにもかかわらず、演算時間を３
２ビットの場合と同一とすることができる。

【００１８】ブースのアルゴリズムの説明 次に、本例においては、ブースのアルゴリズムを利用し
ている。そこで、このブースのアルゴリズムについて説
明する。

【００１９】これは、次に示すように、予め部分積を計
算しておくことにより、加算の段数を減少するものであ
る。

【００２０】すなわち、乗数Ｌを変形すると、 Ｌ＝（−２ｂ7 ＋ｂ6 ＋ｂ5 ）２⁶ ＋（−２ｂ5 ＋ｂ4
＋ｂ3 ）２⁴ ＋（−２ｂ3 ＋ｂ2 ＋ｂ1 ）２² ＋（−２
ｂ1 ＋ｂ0 ＋０）２⁰ となり、Ｍ×Ｌという乗算は次のように変形することが
できる。

【００２１】 ＭＬ＝Ｍ（−２ｂ7 ＋ｂ6 ＋ｂ5 ）２⁶ ＋Ｍ（−２ｂ5
＋ｂ4 ＋ｂ3 ）２⁴ ＋Ｍ（−２ｂ3 ＋ｂ2 ＋ｂ1 ）２²
＋Ｍ（−２ｂ1 ＋ｂ0 ＋０）２⁰ 従って、変形を行わなかった場合には、上述のように被
乗数Ｍに対し８段の加算となるものが、４段の乗算で済
むことになり、演算時間を短縮できることになる（本実
施例の場合には１６段→８段）。

【００２２】そこで、本実施例は、２４ビットの被乗数
Ｍに対し１６ビットの乗数Ｌを乗算するものであり、８
段の部分積生成回路ＰＭ、７段のフルアダーＦＡおよび
最終段としてキャリールックアヘッド付きフルアダーＣ
ＬＡを有している。そして、各段毎に部分積生成回路Ｐ
Ｍにおいて部分積を計算し、これをフルアダーＦＡにお
いて順次加算していく。すなわち、第１段では、（−２
ｂ1 ＋ｂ0 ＋０）の結果に応じてＭの値を操作して部分
積Ｍ（−２ｂ1 ＋ｂ0 ＋０）を求め、２⁰ の項の値を求
める。そして、この結果と次の２² の項の部分積Ｍ（−
２ｂ3 ＋ｂ2 ＋ｂ1 ）が第１段のフルアダーＦＡ１に入
力され、ここで下位２つの項の加算が行われる。ここ
で、部分積の入力位置は上述の式から明らかなように桁
が２つずれるため（２⁰ →２² ）、２ビットずつずらし
てある。一方、フルアダーＦＡ１におけるキャリーは次
の桁への桁上げ信号であるため、次段の１桁上に入力し
ている。

【００２３】ここで、部分積は、これを求める際の（−
２ｂ3 ＋ｂ2 ＋ｂ1 ）の値によって、被乗数Ｍを次のよ
うに操作することによって達成できる。

【００２４】すなわち、 −２ →１ビットシフトし減算 −１ →減算 ０ →０ １ →加算 ２ →１ビットシフトし加算 のように、Ｍの値のシフトと、次に入力されるフルアダ
ーにおける演算が加算となるか減算となるかによって、
部分積を求め、次段のフルアダーＦＡにおいて、加算を
行うことによって、ブースのアルゴリズムを利用した乗
算が行うことができる。

【００２５】一方、デジタルフィルタのようにマイナス
の数も取り扱う場合には、数をすべて２の補数で表すの
が一般的である。そこで、本例においても数をすべて２
の補数で表している。そして、この２の補数で表される
数の場合には、その数の補数はデータをすべて反転し、
１を加算することによって求められる。そこで、減算の
場合には、各段の最下段フルアダーに１を加算すること
が必要となる。このため、補数用キャリーを最下段フル
アダーに入力することが必要となる。ところが、補数用
のキャリーの入力は最終的な乗算結果に対し所定の桁に
入力されていればよい。そこで、この例では、各段の最
下桁のフルアダーに補数用のキャリーを入力するのに代
え、１段目の対応するフルアダーＦＡ１に補数キャリー
を入力している。

【００２６】フルアダーの構成 ここで、フルアダーＦＡの構成例について、図３に基づ
いて説明する。フルアダーＦＡは３つの入力Ｘ，Ｙ，Ｃ
Ｉおよび２つの出力Ｓ，ＣＯを有しており、加算したい
２つのデータＸ，Ｙと前段からのキャリーＣＩが入力さ
れ、加算結果ＳおよびキャリーＣＯを出力する。

【００２７】そして、フルアダーＦＡは具体的には図３
（Ｂ）に示すような構成を有しており、インバータおよ
びＣＭＯＳからなっている。従って、入力Ｘ，Ｙ，Ｃ
Ｉ，出力Ｓ，ＣＯとして、次のように動作する。

【００２８】０，０，０→０，０；０，０，１→１，
０；０，１，１→０，１；１，１，１→１，１部分積生成回路の構成 一方、部分積生成回路ＰＭは図４に示す構成を有してい
る。すなわち、乗数Ｌより，Ｎ，Ｐ，Ｓ，Ｔ，Ｚの４つ
の信号を出力するブースデコーダＢＤ（図２）からの信
号および３つの入力ＳＤＩ，Ｘ，ＸＢを入力し、ＳＤ
Ｏ，ＰＰを出力する。ここで、上述のように、部分積生
成回路ＰＭは入力されるＬの値から（−２ｂn+2 ＋ｂn+
1 ＋ｂn ）を演算し、 −２ →１ビットシフトし減算 −１ →減算 ０ →０ １ →加算 ２ →１ビットシフトし加算 の動作が行われるように、Ｎ，Ｐ，Ｓ，Ｔ，Ｚの４つの
信号を出力する。そして、Ｎは正（ネガティブ）、Ｐは
負（ポジティブ）、Ｓはシフト、Ｔはスルー、Ｚはゼロ
を意味している。このため、ブースデコーダは上述の係
数の演算結果に応じて、 −２ →Ｎ＝１，Ｐ＝０，Ｓ＝１，Ｔ＝０，Ｚ＝０ −１ →Ｎ＝１，Ｐ＝０，Ｓ＝０，Ｔ＝１，Ｚ＝０ ０ →Ｎ＝０，Ｐ＝０，Ｓ＝０，Ｔ＝０，Ｚ＝１ １ →Ｎ＝０，Ｐ＝１，Ｓ＝０，Ｔ＝１，Ｚ＝０ ２ →Ｎ＝０，Ｐ＝１，Ｓ＝１，Ｔ＝０，Ｚ＝０ の信号を出力する。

【００２９】部分積生成回路は、具体的には、図４
（Ｂ）の構成を有しており、ＣＭＯＳおよびノアゲート
からなっている。従って、次のように動作する。

【００３０】−２→ＸＢの値をＳＤＤに出力し、ＳＤＩ
の値をＰＰに出力する。

【００３１】−１→ＸＢの値をＰＰに出力する。

【００３２】０→ＰＰに０を出力する。

【００３３】１→Ｘの値をＰＰに出力する。

【００３４】２→Ｘの値をＳＤＤに出力し、ＳＤＩの値
をＰＰに出力する。

【００３５】ここで、ＸＢは、Ｘを反転した値であり、
Ｘをインバータを介し出力することにより容易に得られ
る。そして、２補数で表された数同士の減算を行うため
には、一方の数を反転して加算すると共に１を加算しな
ければならない。そこで、この減算を行う数のＬＳＢに
対応するフルアダーＦＡに対し、補数用キャリーとして
１を入力することになる。また、シフトは、隣接する下
位側の部分積生成回路のＳＤＯからの出力をＰＰに出力
することによって達成している。このようにして、部分
積を求め、これをフルアダーＦＡにおいて順次加算する
ことによって、ブースのアルゴリズムを利用した乗算を
行うことができる。

【００３６】具体的接続構成例 次に、図５に、具体的な接続例を示す。このように各部
分積生成回路ＰＭは各段毎にブースデコーダからＮ，
Ｐ，Ｓ，Ｔ，Ｚが入力され、被乗数Ｍから各桁（ビッ
ト）ごとのＸ（＝ａn ）、ＸＢ（＝ａn の反転）が入力
されており、下位側のＳＤＯが上位側のＳＤＩに接続さ
れ、ＰＰが対応するフルアダーＦＡのＸに接続されてい
る。フルアダーＦＡは、Ｙに下位側のフルアダーＦＡの
出力Ｓが接続され、キャリー入力端ＣＩには１ビット下
位側前段のＦＡのキャリー出力端ＣＯが接続されてい
る。そこで、上述の部分積生成回路の動作が達成され
る。なお、この図５においては、効率的な配置を達成す
るために図１および図２の各段を横にずらし全体として
長方形配列している。また、この図においては被乗数Ｍ
は下方から入力され、上方に向けて演算が進むように記
載されている。

【００３７】

【発明の効果】以上説明したように、本発明に係る乗算
器によれば、パイプラッチを設けているため、連続する
乗算をパイプライン処理することによって演算の高速化
を図ることができる。また本発明では、キャリールック
アヘッド付きフルアダーを２のべき乗の数の上位側と、
端数の下位側に分割している。従って、下位側の演算を
上位側の演算を介するときまでに終了することができ、
上位側の演算時間だけで、全体の演算を終了することが
できる。そこで、演算時間を短縮することが可能とな
る。

【図面の簡単な説明】

【図１】実施例の全体構成図。

【図２】実施例の全体構成を示すブロック図。

【図３】フルアダーの構成図。

【図４】部分積生成回路の構成図。

【図５】各部の接続関係を示す構成図。

【図６】キャリールックアヘッド付きフルアダーの構成
図。

【符号の説明】

ＦＡ フルアダー ＰＭ 部分積生成回路 ＣＬＡ キャリールックアヘッド付きフルアダー

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 行列配置されたフルアダーを含み最終段
   においてキャリールックアヘッド付きフルアダーにおい
   て隣接する桁同士および隣接する加算結果同士の加算を
   繰り返しながらキャリーを桁方向に伝搬するキャリーセ
   ーブ方式の乗算器において、 前記キャリールックアヘッド付きフルアダーを２のＮ乗
   桁分の加算を行う上位側と、この上位側からはみ出た端
   数桁分の加算を行う下位側に分割して下位側の加算結果
   のキャリーを上位側に入力するとともに、 前記行列配置されたフルアダーを前後段に分割し、前段
   側で行われた計算結果及びキャリーをラッチしてこれら
   をそれぞれ後段側及び前記キャリールックアヘッド付き
   フルアダーの下位側に出力する第一パイプラッチと、前
   段側で行われた乗算に投入された乗数をラッチしてこれ
   を後段側に出力する第二パイプラッチを設け、 前記後段側の計算結果が前記キャリールックアヘッド付
   きフルアダーの上位側に出力されること を特徴とする乗
   算器。