JPS6222178A - ２つの複素数の乗算のための乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、２つの複素数の乗算のための乗算器を提供す
ることを目的とする。さらに詳しく言えば、実数部分及
び虚数部分が８ビット長で表現される複素数の乗算器の
製作に適用されるものである。

信号の数値処理の分野、特に信号の位相の処理において
、演算は複素数で行われる。実数処理用に備えられた標
準の数値アーキテクチャを使用して、複素数の乗算を行
うには、複数の分岐命令が付は加えられる４つの乗算及
び２つの加算もしくは減算が必要である。

この点で、いくつかのアーキテクチャは、複素数の乗算
の時間のコストを４つの実数の乗算のコストにするよう
に乗算及び加算のシーケンスを自動化して、改良をもた
らした。

本発明の目的は、１６ビットで表わされる符号化された
実数の乗算器を改造して２つの実数の乗算を行うのに必
要な時間と等しい時間内で８ビットで実数部と虚数部が
表わされる２つの複素数の乗算の実施を可能にすること
である。

そのために、本発明は、Ｎビット（Ｎは偶数）の２つの
複素数Ｘ＝Ｘ’＋ＪＸ’″及びＹ＝Ｙ’十ＪＹ”の乗算
用の乗算器の提供を目的とするが、この型の乗算器はカ
スケード接続された第１連及び第２連のに個の副乗算器
を備えており、第１連の副乗算器が出力した結果は第２
連の副乗算器に入力され、各連は第１及び第２のオペラ
ンド入力、第３の入力Ｓ及び出力Ｒを備え、且つ第３の
入力Ｓに入力される２進数に等しい２進数、量で増大さ
れた第１及び第２のオペランド入力に入力される２進数
の積が出力Ｒに出力されるように構成された乗算器であ
って、Ｎビットの複素数Ｘ及びＹは、各々Ｎ／２ビット
の数Ｘ１、Ｘ２及びＹＩＳＹ２に分割され、且つ数Ｘ１
とＹｌは各々第１連の第１及び第２のオペランド入力に
入力され、数Ｘ２とＹ２は各々第２連の第１及び第２の
オペランド入力に入力され、数Ｘ１とｘ２はシフトを除
いて±Ｘ゛もしくは±Ｘ”の値を有し、ＹｌとＹ２はシ
フトを除いて±Ｙ°もしくは±Ｙ″の値をとり、且つこ
の乗算器は各々第１サイクル及び第２サイクル中に２つ
の複素数ＸとＹの積の実数部及び虚数部の計算を実施す
る分岐装置を備えることを特徴とする。

本発明の主な利点は、通常Ｎビットの複素数に作用する
信号処理装置を、Ｎ／２ビットの複素数の計算容量を２
倍にする新しいモードで働かせることができることであ
る。

本発明の他の特徴及び利点は、添付図面を参照して行わ
れる以下の説明によって、明らかとなろう。

Ｎビットにコード化された２つの実数の乗算を行うのに
一般的に使用されている直接的な方法は、乗数のに番目
のビットが１に等しいときに列左ヘシフトされた被乗数
を加えることである。この方法がワイアードロジックで
実施される場合、この方法は、乗算すべき各２進数のビ
ット数の自乗Ｎ２として増大する多数の論理ゲートを必
要とし、はぼＮビットのＮ加算に一致する実施時間を示
す。

この不備を緩和するために、設計者は多くの場合Ｎビッ
ト×Ｎビットの乗算を、ＮビットｘＮ／ｎビットのｎ個
の乗算に分解する別の方法を用いる。

第１図に示すこの方法によると、２進数Ｙの被乗数は参
照番号１乃至４で示す４つのレジスタにクロックＨのリ
ズムで転送され、一方、乗数Ｘは、Ｎ／ｎビットのワー
ドＡＳＢ、ＣＳＤに分解される。乗算器５乃至８は、各
々、各乗算器の出力で得られる部分的な結果がＭＳ　＝
ＹＸＡ、Ｍｇ　＝２”ＹＸＢ、Ｍ？　＝２’　ＹｘＣ及
びＭｅ　＝２”ＹＸＤとなるように、数Ｘを分解したワ
ードＡ、ＢＸＣ。

Ｄとレジスタｌ乃至４に転送された数Ｙの積を算出する
。但し、 Ａ＝Ｘ＊　ｘ２３＋・・・・＋Ｘ０ Ｂ＝Ｘｔ　Ｘ２３＋・・・・＋Ｘ４ ｃ＝ｘ１、ｘ２’　＋・・・・＋Ｘ８ Ｄ　＝Ｘ　＋　ｓ　ｘ　２　’　＋・・・・＋Ｘ１２で
ある。

乗算器５が行う乗算の結果は、クロックＨのリズムでレ
ジスタ９に入力され、次にレジスタ９の内容は乗算器６
が出力した結果値Ｍ６に加算器１０によって加算される
。加算ＭＳ＋ＭＳの結果は、レジスタ１１に記憶される
。レジスタ１１の出力は、またクロックＨのリズムで加
算器１２の第１のオペランド入力に入力され、第２のオ
ペランド入力には乗算器７の出力を受け、その２つのオ
ペランドで実施される加算Ｍｓ　＋Ｍｓ　＋Ｍｔの結果
はレジスタ１３の内部に記憶される。レジスタ１３の内
容は、次に加算器１４の第１のオペランド入力に入力さ
れ、この第２のオペランド入力は乗算器８の出力に接続
されており、２つのオペランドで加算器１４によって実
施される加算Ｍｓ　＋　Ｍｓ　十ＭＶ　＋　Ｍｅの結果
はクロックＨのリズムでレジスタ１５に入力され゛る。

クロックＨは、乗算１６　Ｘ　１６に必要な時間の約４
分の１である乗算１６ｘ４に必要な時間に応じて調整さ
れる。従って、上記の方法によって各クロック信号に２
つの新しいオペランドを生じさせ、この条件ではこの乗
算器が可能な秒当たりの乗算数を直接的な方法の４倍以
上にする。

上記の乗算の原理は、数が２をＭＳＢの１倍号ビットで
補足してコード化される場合の２つのオペランドの符号
ビットに関する注意によって依然として価値がある。

乗算器の計算速度はＮビット数ＸＮ／ｎビット数の乗算
に必要な時間に関連があるクロックＨに関連があるので
、この時間を短縮するための努力が行われた。ＬがＮ／
ｎに等しいとして、Ｌビットの数とＮビットの数の積を
算出するためにシフトと加算による従来の方法を用いる
と、乗数のＬビットが１に等しいとき、Ｌ個の加算を行
うので、最大実施時間となる。もっとも知られている改
良法はブー４　（ＢＯＯＴＨ）アルゴリズムによるもの
である。

この方法は、乗数が、 、・・　２”　　　　・・・　２″′・・・のように連
続的な１の一連を内蔵するとき、２”＋２　Ｋ’　−１
＋・・・・　２に＝２に′−２′の関係は常に成立する
ので（Ｋ’　−に＋　１）個の加算は１つの加算と１つ
の減算によって置換されるということを利用するもので
ある。基本乗算の最大時間はこのような条件では短縮さ
れる。

コレラのアルゴリズムについては、１９６１年１月に雑
誌［プロシーディング　オブ　アイ　アールイー（ＰＲ
ＯＣ，ＯＦ　ＩＲＩＥ）Ｊにマツグ　ソルリー（Ｍａｃ
Ｓｏｒ　１ｅｙ）が発表した論文を参照すると良い。

実際上、多くの場合、Ｌが小さい数のとき、Ｌビットで
Ｎビットの乗数を分割することは容易である。但しブー
ス（ＢＯＯＴＨ）　アルゴリズムは、Ｌが４以上になる
と適用が複雑になる。現在のＮＭＯ８技術では、１６×
４の乗算器の部分を介した転送時間は１００ナノ秒未満
であり、１６　Ｘ　１６の乗算器全体の速度の制限は、
クロックの各々の初期に乗算器の端子にオペランドＸ及
びＹを転送する困難さに由来する。従って、乗算器が信
号処理マイクロプロセッサに組込まれた場合、命令サイ
クル時間は多くの場合クロック時間Ｈの倍数すなわち２
もしくは４になる。

各々Ｎビットにコード化された実数部分ＸＳＹと虚数部
分Ｘ’　、Ｙ’から構成される２つの複素数Ｘ＋ｊＸ’
及びＹ＋Ｊ　Ｙ’の乗算は、従来、第２図Ａに示す型の
装置を使用して実施されていた（但し、Ｎ＝１６）。こ
の装置は、典型的に４つのレジスタ１６．１７．１８．
１９、参照番号２０乃至２３の４つの乗算回路、参照番
号２４乃至２７の４つの加算回路及び参照番号２８乃至
３１の４つのレジスタを備える。乗算器２０乃至２３の
第１のオペランド入力は各々レジスタ１６乃至１９の出
力に接続されている。これらの乗算器は、各々第２のオ
ペランド入力に常数の４つの部分、すなわち４ビットの
４ワードである２進法ワードＥ２１．　Ｅ、２、Ｅ２３
及びＥ２４を受ける。乗算器２０の出力は、加算器２４
の第１のオペランド入力に接続されており、この加算器
の第２のオペランド入力は２進数の０を受け、加算の結
果Ｐ１はレジスタ２８に保持される。レジスタ２８の内
容Ｐ１は、加算器２５において乗算器２１の出力が出力
した結果に加算され、その結果Ｐ２はレジスタ２９に保
持される。レジスタ２９の内容Ｐ２は、さらに加算器２
６において乗算回路２２が出力した結果に加算され、そ
の結果Ｐ３はレジスタ３０に保持される。最後に、レジ
スタ３０の内容Ｐ３は、加算器２７において乗算器回路
２３が出力した結果に加算され、算出された結果Ｐ４は
レジスタ３１に保持される。上記の演算全体は、第２図
Ｂ表に示すようにクロック信号Ｈのリズムで実施される
。

この表には、複素数の積（Ｙ＋　ｊ　Ｙ’）（Ｘ＋　ｊ
　Ｘ’）の４つの部分積ＸＹ、Ｘ’　Ｙ’　、Ｘ’　Ｙ
、ＸＹ’が示される。これらの積は４クロック時間Ｈ遅
延されてレジスタ３１に現れる。複素数の積の結果を得
るには、レジスタ３１の出力に第３図に示すようにどち
らもオペレータ３２の出力に接続された２つのレジスタ
ーアキ二ムレータ３３及び３４を接続する必要がある。

ＩＭ及びＲＥがレジスタ３３及び３４の内容を示すとす
ると、オペレータ３２は、５＝Ｐ４、Ｓ＝ＩＭ＋Ｐ４、
もしくは５＝ＲＥ−Ｐ４の演算を確実に行う。このオペ
レータは、４クロック時間Ｈで複素数の乗算を実施する
ことができる。例えばクロック命令がＨ／２に等しいマ
イクロプロセッサを使用して上記の演算を実施する場合
を考えると、この条件では複素数の乗算は、２つの１６
ビットの実数部及び２つの１６ビットの虚数部を乗算器
回路の入力に転送する期間、すなわちマイクロプロセッ
サが２つのメモリを備える場合２命令時間しか続かない
。

上述の実数及び複素数の乗算器は、オペランドが８ビッ
ト長を有する適用のケースのように例えば複素数が様々
な長さを有する場合に簡単に適用できない固定構造によ
って製作される。いくつかの適用例では、１６ビットワ
ードはそれ自身で８ビットの実数部もしくは虚数部の複
素数を転送することができ、このような状態では、それ
を乗算器の入力に転送するのに１命令サイクルが必要で
ある。第４図に示す本発明による装置は、前述の１６×
１６の複素数の乗算器の構造にあまり修正を必要とせず
にこれらの種々の演算を実施することができる。この装
置は、特に２倍の頻度で８ビット足す８ビットの２つの
複素数の乗算を実施することができる。

第４図に示す本発明による装置は、入力にＮビットの乗
数Ｘが入力される第１のレジスタ３５と、入力にＮビッ
トの被乗数Ｙが入力される第２のレジスタ３６と、各々
３つの入力Ｅ１、Ｅ２、Ｓ及び出力Ｒを有する第１及び
第２のオペレータ３７及び３８とを備える。オペレータ
３７及び３８の各々は、その入力Ｅ１及びＥ２に入力さ
れた数の積を実施し、得られた結果を入力Ｓに入力され
た数に加算する。

レジスタ３５の下位のＮ／２ビットをＸＩ　、レジスタ
３５の上位のＮ／２ビットをＸ１、またレジスタ３６の
下位及び上位を各々ｙ、　、Ｙ２として示すと、ビット
Ｘ１及びＹｌは各々第１のオペレータ３７の入力Ｅ１及
びＥ２に、ビットＸｌ及びＹ２は各々第２のオペレータ
３８の入力Ｅ１及びＥ２に入力される。

上述の乗算器によって、Ｎビットを含む式で示される実
数もしくは複素数Ｘ、Ｙの乗算を実施することができる
。実数式では、Ｘは、 Ｘ　：　２　Ｎ／２　Ｘ”＋Ｘ°であり、複ｉ数式テｌ
ｔ、Ｘ′が実数部、ＪＸ”が虚数部を示すとすると、Ｘ
は Ｘ＝Ｘ’　＋ＪＸ′″となる。

第４図の乗算器は、レジスタ３５及び３６の入力に各々
入力される数Ｘ及びＹの積Ｐ＝ＸＸＹを実施する。数Ｙ
は、２つの数Ｙ１＝Ｙ’及びＹ２＝Ｙ″Ｘ　２　Ｎ／　
２　に分割される。実数モード、もしくは複素数モード
の機能モードによって、Ｘｌ及びＸｌに与えられた値は
相違する。

実数モードでは、 Ｘ１＝Ｘ２＝Ｘ＝　（Ｘ’　＋２”’　ｘＸ”）である
。

複素数モードでは、実数部分の計算では、Ｘ１＝Ｘ″Ｘ
　２　Ｎ／２及びＸ２＝−Ｘ”、虚数部分の計算ではＸ
１＝Ｘ”Ｘ　２　Ｎ／２及びＸ２＝Ｘ’である。

第４図に示す構造の利点は、実数を処理する乗算器と両
立し得る構造を保ちながら、標準の乗算器を使用した場
合より２倍も迅速に複素数の乗算を行うことができる点
にある。結果は、およそ２Ｎ／２シフトされて得られる
。演算は２段階で行われる。

実数部の計算は第１段階で、虚数部分の計算は第２段階
で行われる。前述の記号標記法を用いて、第１のオペレ
ータ３７が出力する計算結果をＳＰ、第２のオペレータ
３８が出力する計算結果をＰで示すと、第１段階で実施
される実数部の計算は、５Ｐ＝ＸＩＹ１＝Ｘ’　ＸＹ’
　Ｘ２Ｎ／２及びＰ＝Ｘ２ＸＹ２＋５ ＝２Ｎ／２（Ｘ’　Ｙ”−Ｘ″Ｙ”） であり、第２段階で実施される虚数部の計算は、５Ｐ＝
ＸＩＹ１＝Ｘ″Ｙ。

Ｐ＝Ｘ２Ｙ２＋Ｓ ”２”２（Ｘ”　ｘＹ’　−Ｘ’　ｘｙ”）である。

従って、乗算の演算は２サイクルで実施される。

一方、標準の乗算器では、実施すべき補足的な加算を数
えずに、Ｘ’　Ｙ’　、Ｘ’　Ｙ”、Ｘ′”Ｙ”、Ｘ″
Ｙ　１１の４つの乗算があるので４サイクルが必要であ
る。

実数モードでは、第４図の乗算器は以下の結果を示す。

５Ｐ＝ＸＩＸＹ１＝　（２”２ＸＸ”＋Ｘ’）ＸＹ’Ｐ
＝Ｘ２Ｙ２＋Ｓ ＝　（２″／２ＸＸ”＋Ｘ’）Ｘ２Ｍ／２　Ｙ”＋Ｓ＝
　（２Ｎ／２ＸＸ　”　＋Ｘ’）Ｘ　（２”’　ｘＹ　
”　十Ｙ’）＝ｘｘｙ 上述の本発明による乗算器のアーキテクチャは、乗算を
行うための方法（例えば、数Ｙの２ビットを処理する副
乗算器に乗算器を分解するブース（ＢＯＯ，ＴＨ）　　
アルゴリズム）には無関係である。また、例えばパイプ
ライン技術を用いた乗算器を製作しようとする場合、バ
ッファ段の内部レジスタ数にも無関係である。

本乗算器が提供するもう１つの利点は、実数部及び虚数
部を計算する補足の加算が副乗算器で自動的に実施され
るため予備の回路を必要としないことである。

実数の乗算回路の製作への本発明の原理の１適用例を第
５図に示すが、この場合、数は１６ビットで示される。

この乗算回路は、被乗数Ｘの記憶レジスタ３９を備える
。このレジスタは、各々参照番号４０乃至４０＋にのに
個の副乗算器の第１のオペランド入力に接続されており
、これらの乗算器の第２のオペランド入力は各々参照番
号５０乃至５０＋にで示す乗数Ｙの処理装置に接続され
ている。

乗算器は、乗数ＹのビットＹＯに関する所から始めて、
部分積の連続的な加算を行う。その構造は、いずれかの
副乗算器りの出力で、結果ＳＰＬにベクトルの繰上げ数
ｒＬを転送する場合シフトではなく、正確な符号で数 ｒＬＸ を得るように、符号化された（１６＋ｎＬ＋１）ビット
の数による側稜ｓ　ｐＬ、結果ＳＰＬに付与されるボロ
ーベクトルＲＬ、及びフラッグｒＬを得るように製作さ
れる。

ビットＹ１５を処理する段５０＋にの出力では、フラッ
グｒは０であり、側稜ＳＰでのボローベクトルＲの転送
は、符号化された積ＸＹに等しい数を提供する。

第５図の乗算器を、第６図に示す実施モードによって修
正し、１６ビットにコード化された複素数の積を計算で
きるようにする。第５図と同様に、被乗数Ｘは第６図の
レジスタ６１の内部に記憶されるが、第５図とは異なり
、レジスタ６１は、各々レジスタ６２．６３を介して一
方は、乗算回路６４乃至７１の第１のオペランド入力に
、もう一方は、副梁算回路７２乃至７９の第１のオペラ
ンド入力に接続されている。副梁算回路で得られる各側
稜ＳＰＬは次の副乗算器に転送され、副乗算器７９で得
られる最終的な側稜は加算器８０に記憶される。第５図
と同様に処理装置８１．８２乃至９６は乗数Ｙの処理を
行い、処理装置８１．８２乃至９６を介してこの処理の
結果を副乗算器６４乃至７９の第２のオペランド入力に
入力する。

被乗数Ｘは、複素数Ｘ＝Ｘ’　＋ＪＸ”を表わす実数部
Ｘ°及び虚数部Ｘ”によって構成される。

数Ｘは、１６ビットの数（Ｘ１５乃至ＸＯ）によって構
成される。数Ｘ”は以下の式で表わされる。

Ｘ’　＝−Ｘ７＋２−’Ｘ６＋・・・・＋２−’ＸＯま
た、数Ｘ”は、以下の式で表わされる。

Ｘ”＝−Ｘ１５＋２−’Ｘ１４・・・・＋２−７Ｘ８乗
数を示す数Ｙは、同じ方法でコード化される。

第６図の回路は、連続する２部分に乗算の演算を分解す
る。この２部分とは、一方は、積の実数部Ｘ’　Ｙ’−
Ｘ″Ｙ”を計算し、もう一方では積の虚数部すなわちＸ
’Ｙ”＋Ｘ’Ｙ’を計算することからなる。

第１の部分では、レジスタ６２に符号化された値２＠Ｘ
’、レジスタ６３に値−Ｘ”を提供して積の実数部を計
算する。ビットＹ７を処理する副乗算器７１は、アセン
ブルされた場合積２”　Ｘ’　Ｙ’に等しい側稜ＳＰ’
及びボローベクトルＲ゛を出力する。ＳＰｏとＲｏは、
ビットＹ８を処理する副乗算器７２の入力に入力される
。副乗算器７９は、加算器８０によってアセンブルされ
ると２”　Ｘ’　Ｙ’−２８Ｘ″Ｙ”に等しい側稜ＳＰ
”及びボローベクトルＲ″を出力する。

第２の部分では、積の虚数部を計算する。演算は、上述
と同様の方法で、但しレジスタ６２に２進数２’　Ｘ’
の代わりに２進数２’　Ｘ”を、ビットＹ８を処理する
副乗算器７２の入力に−Ｘ”の代わりに２進数Ｘ°を提
供して実施する。これらの結果は、処理装置８８の出力
でのボローフラッグｒの値が常に０であるように、すな
わち副乗算器７１の出力で得られる側稜ＳＰとボローベ
クトルＲが、ビットＹＯを処理する側稜の入力に提供さ
れる符号化された１６ビットの数とＹ７乃至ＹＯの符号
化された８ビットの数の正確な積となるように調整され
た副乗算器７１及び処理装置８８の特殊な実施によって
得られる。

本発明による乗算器の適用に使用される副乗算器は特殊
な型であり、これらの副乗算器の実施例を第７図Ａに示
す。第７図Ａに示す副乗算器は、３つの入力を有する加
算器９７、分岐器９８及びデコーダ９９を備える。分岐
器９ｓ＋ｊ、デコーダ９９によって制御される。そのデ
コード表を第７図已に示す。

デコーダ９９は、３つの入力を備え、その各々に、完全
な乗算器を形成するための副乗算器のアセンブリにおい
て前段の副乗算器からの桁上りビットＣ（ｔ−＋）及び
乗数Ｙの第ｎ列と第ｎ＋１列のビットＹ１、とＹｌ。、
が入力される。デコーダ９９は、またＢＳＱＳＣｔと表
記した３つの出力を備える。

出力Ｂは、２進数の和２Ｙ１、、ｔ　＋ｙ１、＋Ｃｔ−
＋が０、■、２、もしくは４であるとき０状態となり、
この２進数の和が３であるとき２進数の１となる。

デコーダの出力Ｑは分岐器９８を制御し、分岐器９８は
その出力に２Ｙ１、、十Ｙ。＋ＣＬ−１の値に応じて数
値０、Ｘ、２ＸもしくはＸを出力する。２Ｙｈ＋＋　＋
ｙｎ＋Ｃｔ−＋の和が０もしくは４に等しいとき数０が
得られる。出力Ａは、２Ｙ、ヤ、＋ｙ、＋ｃ１、の和が
１に等しいとき分岐器９８の入力に入力される被乗数Ｘ
、もしくは２Ｙｎ＋＋＋Ｙ、　＋ｃｔ−１が２に等しい
とき積２Ｘ、さらに２Ｙ１、＋ｒ　＋　Ｙ１、＋　Ｃｔ
−＋の和が３に等しいときＸの補数値（Ｘ）を復元する
。加算器９７は、前段の副乗算器からのビット　Ｂ　（
ｔ−ｎ　の状態を考慮に入れて分岐器の出力Ａで得られ
る２進数ワードと前段の副乗算器の２つの出力５（ｔ−
１）及びＲ（ｔ−ｎ　　との加算を行う。この加算の結
果は、加算器の出力Ｓｌでは和５（１）として、加算器
９７の出力Ｓ２では桁上げＲ（１）として現れる。本発
明による乗算器は、第７図Ａ及び第７図Ｂを参照して説
明した型の７つの副乗算器を使用して製作される。上述
の副乗算器を、第８図に単純化した記号で示す。

第８図に示す単純化した形で、副乗算器は５つの入力を
有する。第１の入力は、ワードＹの隣接する２つのビッ
トＹ１．２及びＹ１、をｎＳｎ＋ｌの順で受け、第２の
入力は前段側乗算器の結果５（ｔ−ｎを受け、第３の入
力はボローＲ（ｔ−１，を受け、第４の入力はボロービ
ットｃｔｔ−１＞　を受け、さらに第５の入力は前段側
乗算器からの訂正ビットＢ（Ｌ−１）　を受ける。この
副乗算器は、結果Ｓ及び桁上げＲを２つの出力に出力す
る。本発明の好ましい実施態様では、乗算器の製作には
、上述の副乗算器以外に符号ビットを処理するための少
々特殊な性質の他の回路機が必要である。この回路機を
第９図Ａの入出力図に示す。第９図Ｂは、その真理値表
である。構造については、第７図Ａを参照して説明され
たものと等しいが、唯一の相違点は、ビット−Ｙ、と前
段デコーダの桁上リビッ）Ｃ（ｔ−ｎ　だけを処理する
デコーダ９９によって実施されるデコードである。第９
図Ｂの真理値表では、和−Ｙ、＋Ｃ（Ｌ−１）　が−１
に等しいとき分岐器の出力Ａは分岐器の入力に入力され
る数Ｘの補数を出力し、デコーダが出力したビットＢは
値１をとる。和−Ｙイ＋Ｃ，−、が０に等しいとき、分
岐器の出力Ａはステート０となり、デコーダ９９の出力
Ｂはステート０となる。また、和−Ｙｈ＋Ｃ（ｔ−１，
が１に等しいとき、分岐器の出力Ａはその入力に入力さ
れたワードＸの値を復元し、デコーダ９９の出力Ｂが出
力するビットは、ステート０となる。

また、副乗算器の最後の型は、符号ビットを処理するた
めに使用され、その真理値表を第１４図に示す。この副
乗算器の入出力図を第９図Ｃに示す。

第７図Ａ、第８図、第９図Ａ及び第９図Ｃを参照して説
明した回路によって、第１０図及び第１１図に示し、第
８図、第９図Ａ及び第９図Ｃに示す入出力構造を用いた
型の実数もしくは複素数の乗算のための乗算器を製作す
ることができる。

第１０図は実数の乗算器の実施モードを示す。これは、
各々参照番号１００．１００ｂｉｓ乃至１０８の９つの
副−算器及び最後の部分和と組合せられたボローから最
終的な結果を出す迅速な加算器１Ｑ３ｂｉｓを備える。

第１１図は、８ビットの複素数の乗算器の実施モードを
示す。この乗算器は、第８図に示した型の７つの副乗算
器１０９乃至１１５、第９図Ａに示した型の副乗算器１
１５ｂｉｓ及び第９図Ｃに示した型の特殊な副乗算器１
１５ｔｅｒを備える。この乗算器は、また、迅速な加算
器回路１１６を備える。

この実施モードを第１２図にさらに詳細に示す。

この図では、鎖線の長方形の内部に第１１図の副乗算器
１１２乃至１１５ｔｅｒが見られる。第１２図に示す乗
算器は、Ｙｌ乃至Ｙｌの乗算器のビットを処理する上部
とＴ８乃至Ｙｌ５の乗算器のビットを処理する下部を備
える。上部は副乗算器１１２及び１１５ｂｉｓと副乗算
器１０９乃至１１１の機能を再組成する論理２００を備
え、下部は副乗算器１１３．１１４．１１５及び１１５
ｔｅｒを備える。乗数のビットＹＯ乃至Ｔ４は論理２０
０に入力され、ビットＹ５、Ｔ６は副乗算器１１２に入
力され、ビットＹ７は複素数もしくは実数の乗算の型を
指示するビットＣｏと同時に副乗算器　１１５ｂｉｓに
入力される。下部では、ビットＴ８及びＴ９は乗算器１
１３に入力され、ビットＹＩＯ及びＹｌｌは副乗算器１
１４に入力され、ビットＹｌ２及びＹｌ３は副乗算器１
１５に入力され、ビットＹｌ４及びＹｌ５は副乗算器１
１５ｔｅｒに入力される。第１２図の実施例では、副乗
算器１１３乃至１１５の論理２００のデコーダ９９は第
７図Ｂのデコード表に一致するデコード表を有し、副乗
算器１１５ｂｉｓのデコーダ９９は第９図Ａの表の発展
した表である第１３図に示すデコード表に一致するデコ
ード表を有し、副乗算器１１５ｔｅｒのデコーダ９９は
第１４図に一致するデコード表を有する。第１２図の乗
算器は、実数の演算と複素数の演算を一様に行うことが
できる。これは、論理２００で構成される上部の入力と
副乗算器１１３によって構成される下部の入力を備える
。上部と下部の入力の間の分岐は、要素１１８乃至１２
９で構成される回路によって実施される。この分岐器は
、Ｃ８、Ｐ中、ＴＯｌＴｌで表わす制御信号を受ける。

Ｃ８は、８ビットの複素数モードを示す。Ｐ＊は、Ｘｘ
ＹＩの共役な積を実施することを示す。

ＴＯは、２つの数ＸとＹの間の積の実数部の計算に対応
する計算の第１の部分を制御し、Ｔ１は、２つの数Ｘと
Ｙの間の積の虚数部の計算である第２の部分を制御する
。分岐器は、被乗数Ｘをロードするためのレジスタ１１
８を備えており、Ｘの実数部ＲＥ及び虚数部ＩＭは各々
レジスタ１１８の最初の８ビット及び次の８ビットを占
める。数Ｘの実数部ＲＥを表わす最初の８ビットは、ス
イッチ　　　　　　　。

１２８ｂｉｓを介して実数モードで直接論理２００の入
力に入力されるか、もしくはインバータ１１９、スイッ
チ１２０．１２１及び加算器１２５を介して乗算器の下
部の入力に入力される。複素数モード（Ｃ８＝１）では
、論理２００に入力される最初の８ビットは、０に置か
れる。条件Ｃ３ＸＴＩＸＰ”が実施されるときスイッチ
１２０が開き、条件Ｃ８＋Ｃ３ｘＴＩＸＰ”が実施され
るときスイッチ１２１が開（。レジスタ１１８の最後の
８ビットは、条件 Ｃ３ｘＴ１＋Ｃ８が実施されるときスイッチ１２９を介
して論理２００に入力され、これは条件Ｃ８×ＴＯＸＰ
“が実施されるとき逆転器１２２及びスイッチ１２３を
介して、条件Ｃ３ＸＴＯＸＰ”が実施されるときスイッ
チ１２４を介して、且ついずれの場合でも加算器１２５
を介して下部へ転送される。また、条件Ｃ８が実施され
るときレジスタ１１８の下位ビットは、スイッチ１２７
を介して乗算器１１１の入力に直接転送され、スイッチ
１２９を介して論理２０００Å力に直接転送される。

スイッチ１２６は、加算器１２５の下位ビットを８目子
元化し、複素数の作用モードで副乗算器１１３の入力に
入力する。

上述の分岐器の利点は、実数の乗算に関するとき乗算器
の上部と下部の入力に同一の被乗数Ｘを入力することが
でき、且つ複素数の乗算のとき以下の式に示す複素数Ｘ
Ｙの乗算を実施することができる点である。

ＸＹ”　（ＸＲＥＸＹ□−ＸＩＭＸＹＩＭ）＋　Ｊ　（
ＸＩＭＸＹＲＥ＋ＸＲＩ！ＸＹＩＭ）もしくは、 Ｘ　Ｙ”　−（ＸＲＥＸ　ＹＲＥ＋　ＸＩＭＸ　Ｙｌｌ
４）＋　Ｉ　（Ｘ＋ｘＸＹ＊ｇ　　Ｘ＋＋ｔＸＹｒｘ）
ＸＹもしくはＸＹ”の実数部の計算は、信号ＴＯによっ
て制御される第１のサイクルの際に実施され、虚数部の
計算は信号Ｔ１が制御する第２の計算サイクルの際実施
される。積ＸＹの計算の際、乗算器の上部の下位ビット
の入力は、第１のサイクルの際実数部ＸＲＥを受け、第
２のサイクルの間に行われる虚数部の計算の際虚数部Ｘ
０を受ける。

この選別は、スイッチ１２８と１２９．１２８ｂｉｓと
１２９ｂｉｓによって行われる。共役な積ＸＹの計算の
際、全体は上部に関するのと同じ方法で機能する。

下部は、虚数部−ＸＩ）ｌ及び積ＸＹの実数部分の計算
のとき、且つ第１の計算サイクル中に生じるＸ１１＋の
符号指示を受ける。虚数部分の第２の計算サイクルの間
には、積ＸＹの計算の際の符号指示と共に数Ｘの実数部
分ＸＲＥを受ける。

ＸとＹの共役数との積の計算ＸＹ”のために、第１の計
算サイクルの間、下部は虚数ＸＩ）ｌとＸｔｔ＋の符号
Ｘの指示を受け、積ＸＹ”の虚数部分の第２の計算サイ
クルの間、数−ＸＩＩＥと数−ＸＲＥの符号指示を受け
る。この分岐の一方はスイッチ１２０乃至１２４、もう
一方は１２７及び１２６で実施される。

上述の本発明の好ましい実施例は、本発明を何ら限定す
るものではない。本発明による範囲内で任意のＮビット
長を有する複素数を計算するための他の変形例が可能で
あるのはいうまでもない。

特に、本発明による乗算器を例えば信号処理プロセッサ
もしくは既にこの回路によって提供されたアーキテクチ
ャの利点を利用するのに機能の等しい装置から構成され
るより大きな回路に組込む必要のあるとき、複数の実施
モードが考えられる。

【図面の簡単な説明】

第１図は、Ｎビットの実数の演算を行う従来技術による
乗算器を示す。 第２図Ａは、従来技術によるＮビットの２つの複素数の
乗算器を示す。 第２図Ｂは、第２図Ａの乗算器の機能を示す。 第３図は、２つの複素数の乗算の完全な結果を得るため
に第２図Ａの従来技術による乗算器に付加する必要のあ
る回路を示す。 第４図は、本発明による乗算器の概略図である。 第５図は、１６ビットの実数の乗算器の機能モードを示
す原理図である。 第６図は、１６ビットでコード化された複素数の乗算器
を製作するため第５図の乗算器に加える修正を示す原理
図である。 第７図Ａは、本発明による１６ビットの乗算器の製作の
ための副乗算器を示す。 第７図Ｂは、第７図Ａに示す型の副乗算器のデコーダの
デコード表を示す。 第８図は、第７図Ａの乗算器の人出力を示す図である。 第９図Ａ及び第９図Ｃは、第８図の２つの異なる副乗算
器の２つの記号図である。 第９図Ｂは、第９図Ａの副乗算器を構成するデコーダの
デコード表である。 第９図りは、第９図Ｃの副乗算器を構成するデコーダの
デコード表である。 第１０図は、第９図の記号図を使用して１６ビットの乗
算器の構成を示す。 第１１図は、第９図の記号図を使用して本発明による乗
算器の構成を示す。 第１２図は、本発明による乗算器の詳細な実施モードを
示す。 第１３図及び第１４図は、デコード表である。 （主な参照番号） １２１．１２７．１２９・・制御装置、９７・・加算器
、　　　９８・・分岐器、９９・・デコーダ

Claims (9)

【特許請求の範囲】
1. （１）カスケード接続された第１連及び第２連のＫ個の
   副乗算器を備えており、該第１連の副乗算器が出力した
   結果は該第２連の副乗算器に入力され、各連は第１及び
   第２のオペランド入力（Ｅ＿１、Ｅ＿２）、第３の入力
   Ｓ及び出力Ｒを備え、且つ該第３の入力Ｓに入力される
   ２進数に等しい２進数量で増大された該第１及び第２の
   オペランド入力に入力される２進数の積が該出力Ｒに出
   力されるように構成され、Ｎビット（Ｎは偶数）の２つ
   の複素数Ｘ＝Ｘ′＋ＪＸ″及びＹ＝Ｙ′＋ＪＹ″の乗算
   のための乗算器であって、Ｎビットの複素数Ｘ及びＹは
   、各々Ｎ／２ビットの数Ｘ１、Ｘ２及びＹ１、Ｙ２に分
   割され、且つ数Ｘ１とＹ１は各々上記第１連の第１及び
   第２のオペランド入力に入力され、数Ｘ２とＹ２は各々
   上記第２連の第１及び第２のオペランド入力に入力され
   、数Ｘ１とＸ２はシフトを除いて±Ｘ′もしくは±Ｘ″
   の値を有し、Ｙ１とＹ２はシフトを除いて±Ｙ′もしく
   は±Ｙ″の値をとり、且つ該乗算器は各々第１サイクル
   及び第２サイクル中に２つの複素数ＸとＹの積の実数部
   及び虚数部の計算を実施する分岐装置を備えることを特
   徴とする乗算器。
2. （２）上記分岐装置は、数Ｘ１及びＸ２がＸ１＝Ｘ２＝
   Ｘ＝（Ｘ′＋２＾Ｎ＾／＾２Ｘ″）となるように同一ワ
   ード内の並置を操作し、Ｘ及びＹが実数のときこれら２
   つの数の乗算ができるように上記第１連及び第２連の第
   １のオペランド入力に同時に数Ｘを入力するための制御
   装置を備えることを特徴とする特許請求の範囲第１項に
   記載の乗算器。
3. （３）上記の連の各副乗算器は、上記第１連及び第２連
   の第２のオペランド入力に入力される数Ｙの隣接する２
   つのビットＹ＿ｎ、Ｙ＿ｎ＿＋＿１のステートのデコー
   ダによって制御される加算器および分岐器を備えて、数
   Ｘが０、Ｘ、２Ｘ、＠Ｘ＠もしくは２＠Ｘ＠の値をとる
   よう、上記分岐器を介して処理した数Ｘを上記加算器の
   第１の入力に入力することを特徴とする特許請求の範囲
   第１項もしくは第２項のいずれか１項に記載の乗算器。
4. （４）上記副乗算器は、第１型のデーコダを備え、該デ
   コーダが各々２つのビットＹ＿ｎとＹ＿ｎ＿＋＿１、前
   段の副乗算器で生じ且つ上記加算器の第１のオペランド
   入力は２Ｙ＿ｎ＿＋＿１＋Ｙ＿ｎ＋Ｃ＿ｔ＿−＿１の式
   で得られたビットの大きさが０、１、２、３、４となる
   とき、各々分岐器から数０、Ｘ、２Ｘ、＠Ｘ＠、０を受
   けるようにコード化された桁上げビットＣ＿ｔ＿−＿１
   を入力される入力を有することを特徴とする特許請求の
   範囲第３項に記載の乗算器。
5. （５）上記副乗算器は、−２Ｙ＿ｎ＿＋＿１＋Ｙ＿ｎ＋
   Ｃ＿ｔ＿−＿１の式によるビットの大きさが−２、−１
   、０、１、ンド入力が上記分岐器から数２＠Ｘ＠、＠Ｘ
   ＠、０、Ｘ、２Ｘを受けるようにコード化された第２型
   のデコーダを備えることを特徴とする特許請求の範囲第
   ３項もしくは第４項に記載の乗算器。
6. （６）上記副乗算器は、ビットＣ＿■が乗算器で実施さ
   れる複素数もしくは実数の乗算モードを示し、数（Ｃ＿
   ■、Ｙ＿ｎ、Ｃ＿ｎ）の２進法の重さが０乃至７の値を
   とるとき各々上記加算器の第１のオペランド入力が上記
   分岐器から数（０、Ｘ、Ｘ、０、０、Ｘ、＠Ｘ＠、０）
   を受けるようにコード化された３つの入力を有する第３
   型のデコーダを備えることを特徴とする特許請求の範囲
   第５項に記載の乗算器。
7. （７）上記第１連の副乗算器は、第１型のデコーダを備
   える２つの副乗算器、第３型のデコーダを備える１つの
   副乗算器から構成され、上記第２連の副乗算器は第１型
   のデコーダを備える３つの副乗算器、第２型のデコーダ
   を備える１つの副乗算器から構成されることを特徴とす
   る特許請求の範囲第６項に記載の乗算器。
8. （８）特許請求の範囲第１項乃至第７項のいずれか１項
   に記載の乗算器を備えることを特徴とする信号処理プロ
   セッサ。
9. （９）修正されたブースアルゴリズムを利用する乗算の
   演算のための特許請求の範囲第１項乃至第８項のいずれ
   か１項に記載の乗算器の使用法。