JPH10198552A - 乗算器 - Google Patents
乗算器Info
- Publication number
- JPH10198552A JPH10198552A JP9014536A JP1453697A JPH10198552A JP H10198552 A JPH10198552 A JP H10198552A JP 9014536 A JP9014536 A JP 9014536A JP 1453697 A JP1453697 A JP 1453697A JP H10198552 A JPH10198552 A JP H10198552A
- Authority
- JP
- Japan
- Prior art keywords
- multiplier
- rounding
- bit
- digit
- digit rounding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49942—Significance control
- G06F7/49947—Rounding
- G06F7/49963—Rounding to nearest
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】
【課題】部分積加算の過程で、桁丸めのための加算値を
選択し演算することによって、回路規模を小さくし高速
に演算を行なう桁丸め機能を有する乗算器の提供。 【解決手段】乗算器１３に、桁丸め機能有りまたは無し
を制御する信号によって、２次のブースのアルゴリズム
より求めた部分積の値を切り替えることができる選択回
路１８、１９及び１Ａを有する。
選択し演算することによって、回路規模を小さくし高速
に演算を行なう桁丸め機能を有する乗算器の提供。 【解決手段】乗算器１３に、桁丸め機能有りまたは無し
を制御する信号によって、２次のブースのアルゴリズム
より求めた部分積の値を切り替えることができる選択回
路１８、１９及び１Ａを有する。
Description
【０００１】
【発明の属する技術分野】本発明は乗算器に関し、特に
桁丸め機能を有する乗算器に関する。
桁丸め機能を有する乗算器に関する。
【０００２】
【従来の技術】この種の桁丸め機能を有する乗算器の従
来例について、以下に図６を参照して説明する。図６
は、従来の桁丸め機能を有する乗算器（演算器）の構成
の一例を示す図である。図６を参照すると、乗算器６３
は、１６ビットの２の補数表現のＸ６１及びＹ６２同士
の乗算を行なう乗算器である。選択回路６５は桁丸め選
択信号６６の値によって、３２ビットの“００００８０
００”または“００００００００”（ヘキサデシマル表
示）を出力する。加算器６４は、乗算器６３の出力（３
２ビット）と選択回路６５の出力を加算する。
来例について、以下に図６を参照して説明する。図６
は、従来の桁丸め機能を有する乗算器（演算器）の構成
の一例を示す図である。図６を参照すると、乗算器６３
は、１６ビットの２の補数表現のＸ６１及びＹ６２同士
の乗算を行なう乗算器である。選択回路６５は桁丸め選
択信号６６の値によって、３２ビットの“００００８０
００”または“００００００００”（ヘキサデシマル表
示）を出力する。加算器６４は、乗算器６３の出力（３
２ビット）と選択回路６５の出力を加算する。
【０００３】乗算結果の桁丸め演算を行なう場合には、
乗算器６３において、入力Ｘ６１及びＹ６２の乗算結果
を求め、選択回路６５において、桁丸め選択信号６６に
よって、３２ビットの“００００８０００”（ヘキサデ
シマル表示、すなわちＭＳＢ側から１６ビット目が
“１”）を選択し、加算器６４において、乗算器６３の
出力と選択回路６５の出力を加算し、乗算結果の桁丸め
演算を行なっている。
乗算器６３において、入力Ｘ６１及びＹ６２の乗算結果
を求め、選択回路６５において、桁丸め選択信号６６に
よって、３２ビットの“００００８０００”（ヘキサデ
シマル表示、すなわちＭＳＢ側から１６ビット目が
“１”）を選択し、加算器６４において、乗算器６３の
出力と選択回路６５の出力を加算し、乗算結果の桁丸め
演算を行なっている。
【０００４】一方、１６ビットの２の補数Ｘ及びＹの乗
算のみを行うときは、乗算器６３において、入力Ｘ６１
及び６３２の乗算結果を求め、選択回路６５において、
桁丸め選択信号６６によって、３２ビットの“００００
００００”（ヘキサデシマル表示）を選択し、加算器６
４において、乗算器６３の出力と選択回路６５の出力を
加算し演算結果として出力する。
算のみを行うときは、乗算器６３において、入力Ｘ６１
及び６３２の乗算結果を求め、選択回路６５において、
桁丸め選択信号６６によって、３２ビットの“００００
００００”（ヘキサデシマル表示）を選択し、加算器６
４において、乗算器６３の出力と選択回路６５の出力を
加算し演算結果として出力する。
【０００５】
【発明が解決しようとする課題】上記したように、従来
方式において、乗算結果の桁丸め演算を行う場合、一
旦、乗算結果を求め、その乗算結果のあるビットに対し
“１”を加算することによって、桁丸め演算を行ってい
る。
方式において、乗算結果の桁丸め演算を行う場合、一
旦、乗算結果を求め、その乗算結果のあるビットに対し
“１”を加算することによって、桁丸め演算を行ってい
る。
【０００６】このため、乗算器６３とは別に、加算器６
４が必要とされており、乗算結果を求めた後に、桁丸め
のための加算を行なうことから、その演算時間は、単に
乗算だけ行う時よりも長くかかっている。
４が必要とされており、乗算結果を求めた後に、桁丸め
のための加算を行なうことから、その演算時間は、単に
乗算だけ行う時よりも長くかかっている。
【０００７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、部分積加算の過
程で、桁丸めのための加算値を選択して演算することに
よって、回路規模の縮減を図ると共に、演算の高速化を
達成する、乗算器を提供することにある。
てなされたものであって、その目的は、部分積加算の過
程で、桁丸めのための加算値を選択して演算することに
よって、回路規模の縮減を図ると共に、演算の高速化を
達成する、乗算器を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成する本発
明は、乗算結果の桁丸め機能を有する乗算器において、
２次のブースのアルゴリズムより求めた部分積を加算す
る手段と、桁丸め機能の有り又は無しを制御する制御信
号によって部分積として加算する値を切り替える手段
と、を有することを特徴とする。
明は、乗算結果の桁丸め機能を有する乗算器において、
２次のブースのアルゴリズムより求めた部分積を加算す
る手段と、桁丸め機能の有り又は無しを制御する制御信
号によって部分積として加算する値を切り替える手段
と、を有することを特徴とする。
【０００９】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、乗算器に、桁丸め機能有りまたは無しを制御する信
号によって、２次のブース（Ｂｏｏｔｈ）のアルゴリズ
ムより求めた部分積（ｐａｒｔｉａｌｐｒｏｄｕｃｔ
ｓ）の値を切り替えることができる選択回路（図４の１
８、１９及び１Ａ）を備えたものである。
に説明する。本発明は、その好ましい実施の形態におい
て、乗算器に、桁丸め機能有りまたは無しを制御する信
号によって、２次のブース（Ｂｏｏｔｈ）のアルゴリズ
ムより求めた部分積（ｐａｒｔｉａｌｐｒｏｄｕｃｔ
ｓ）の値を切り替えることができる選択回路（図４の１
８、１９及び１Ａ）を備えたものである。
【００１０】本発明の実施の形態によれば、２次のブー
スのアルゴリズムによって求めた部分積を加算している
時点で、桁丸め演算を同時に行っているので、上記した
従来技術のように、乗算器と別に桁丸め演算のための加
算器を不要としており、回路規模を縮減し、高速演算を
可能としている。この実施の形態について、更に詳細に
説明すべく、本発明の実施例について図面を参照して以
下に説明する。
スのアルゴリズムによって求めた部分積を加算している
時点で、桁丸め演算を同時に行っているので、上記した
従来技術のように、乗算器と別に桁丸め演算のための加
算器を不要としており、回路規模を縮減し、高速演算を
可能としている。この実施の形態について、更に詳細に
説明すべく、本発明の実施例について図面を参照して以
下に説明する。
【００１１】図１は、本発明の一実施例の構成を示すブ
ロック図である。また図２、図３及び図４は、本発明の
一実施例の乗算器内での演算の仕組みを説明するための
図である。
ロック図である。また図２、図３及び図４は、本発明の
一実施例の乗算器内での演算の仕組みを説明するための
図である。
【００１２】図１を参照して、入力Ｘ１１及びＹ１２は
それぞれ１６ビットの２の補数であり、１３は桁丸め機
能を有する乗算器、１４は桁丸め選択信号である。また
図４を参照すると、１８、１９及び１Ａは桁丸め選択信
号（図１の１４）を選択制御信号とする選択回路であ
る。
それぞれ１６ビットの２の補数であり、１３は桁丸め機
能を有する乗算器、１４は桁丸め選択信号である。また
図４を参照すると、１８、１９及び１Ａは桁丸め選択信
号（図１の１４）を選択制御信号とする選択回路であ
る。
【００１３】まず、２次のブースのアルゴリズムを用い
た１６ビットの２の補数Ｘ、Ｙ同士の乗算について説明
する。
た１６ビットの２の補数Ｘ、Ｙ同士の乗算について説明
する。
【００１４】被乗数Ｘ、及び乗数Ｙは、それぞれ次式
（１）、（２）で表現できる。
（１）、（２）で表現できる。
【００１５】
【数１】
【００１６】２次のブースのアルゴリズムの式（３）を
用いて、上式（２）の乗数Ｙを整理すると、次式（４）
で表すことができる。 Ｅj＝−２ｙ2j+1＋ｙ2j＋ｙ2j-1 …(3) 但し、ｙ-1＝０
用いて、上式（２）の乗数Ｙを整理すると、次式（４）
で表すことができる。 Ｅj＝−２ｙ2j+1＋ｙ2j＋ｙ2j-1 …(3) 但し、ｙ-1＝０
【００１７】
【数２】
【００１８】よって、Ｘ及びＹの乗算Ｐは、次式（５）
となる。
となる。
【００１９】
【数３】
【００２０】ここで、
【００２１】
【数４】
【００２２】とすると、上式（５）のＰは、次式（６）
のように表わされ（Ｐ＝Ｐ1＋Ｐ2）、このＰ1及びＰ
2は、それぞれ次式（７）及び（８）で表せる。
のように表わされ（Ｐ＝Ｐ1＋Ｐ2）、このＰ1及びＰ
2は、それぞれ次式（７）及び（８）で表せる。
【００２３】
【数５】
【００２４】ここで、
【００２５】
【数６】
【００２６】とおくと（但し、￣ＡはＡの否定（反転）
を意味する）、上式（７）のＰ1は、次式（１０）で表
せる。
を意味する）、上式（７）のＰ1は、次式（１０）で表
せる。
【００２７】
【数７】
【００２８】また上式（８）のＰ2は、次式（１１）で
表せる。
表せる。
【００２９】
【数８】
【００３０】従って、ＸとＹの乗算結果Ｐ＝Ｘ・Ｙは、
上式（１０）と上式（１１）で表せる。
上式（１０）と上式（１１）で表せる。
【００３１】図５は、上式（１０）及び上式（１１）の
部分積の加算による乗算Ｘ・Ｙの様子を表したものであ
る。図５において、Ｂ0からＢ7は上式（１１）のＢ0か
らＢ7に対応し、例えばＢ0のＭＳＢの左隣（１６ビット
目＝２15）に置かれた「￣Ａ0」と「＋１」は、上式
（１０）の加算式（￣Ａ0２15＋２15）に対応してお
り、またＢ1はＢ0から左２ビットシフトしている。そし
て、これらの部分積を加算したものが、図５の最下行の
乗算値Ｐとなる。
部分積の加算による乗算Ｘ・Ｙの様子を表したものであ
る。図５において、Ｂ0からＢ7は上式（１１）のＢ0か
らＢ7に対応し、例えばＢ0のＭＳＢの左隣（１６ビット
目＝２15）に置かれた「￣Ａ0」と「＋１」は、上式
（１０）の加算式（￣Ａ0２15＋２15）に対応してお
り、またＢ1はＢ0から左２ビットシフトしている。そし
て、これらの部分積を加算したものが、図５の最下行の
乗算値Ｐとなる。
【００３２】次に本発明の一実施例として、乗算結果の
１６ビット目を桁丸めする機能を有する乗算器について
説明する。
１６ビット目を桁丸めする機能を有する乗算器について
説明する。
【００３３】１６ビットの桁丸めを行うには、乗算結果
の１６ビット目に“１”を加算すればよいので、図２の
１６ビット目（２15のビット位置）に“１”を加算して
も同じ結果が得られる。即ち、桁丸めを行う場合と桁丸
めを行わない場合とで、上式（１０）で求めた加算値、
（￣Ａ7〜￣Ａ0、＋１）を切り替えればよい。
の１６ビット目に“１”を加算すればよいので、図２の
１６ビット目（２15のビット位置）に“１”を加算して
も同じ結果が得られる。即ち、桁丸めを行う場合と桁丸
めを行わない場合とで、上式（１０）で求めた加算値、
（￣Ａ7〜￣Ａ0、＋１）を切り替えればよい。
【００３４】図２は桁丸めを行わない場合、図３は桁丸
めを行う場合の乗算の仕組を示しており、破線で囲まれ
た１６、１７の部分でのビット毎の加算値が異なってい
る。より詳細には、桁丸めを行わない場合、図２を参照
して、図５と同様に、上式（１０）で求めた加算値とし
て、１６ビット目（＝２15）は（￣Ａ0、＋１）、１７
ビット目は＋１、第１８ビット目は（￣Ａ1、０）が設
定され、一方、桁丸め機能を有効とする場合には、図３
を参照して、加算値として、１６ビット目に“１”を加
算した結果、１６ビット目は（￣Ａ0、０）、１７ビッ
ト目は０、第１８ビット目は（￣Ａ1、＋１）とされ
る。
めを行う場合の乗算の仕組を示しており、破線で囲まれ
た１６、１７の部分でのビット毎の加算値が異なってい
る。より詳細には、桁丸めを行わない場合、図２を参照
して、図５と同様に、上式（１０）で求めた加算値とし
て、１６ビット目（＝２15）は（￣Ａ0、＋１）、１７
ビット目は＋１、第１８ビット目は（￣Ａ1、０）が設
定され、一方、桁丸め機能を有効とする場合には、図３
を参照して、加算値として、１６ビット目に“１”を加
算した結果、１６ビット目は（￣Ａ0、０）、１７ビッ
ト目は０、第１８ビット目は（￣Ａ1、＋１）とされ
る。
【００３５】このため、図４に示すように、乗算結果の
桁丸めを行わないときは、桁丸め選択信号１５によっ
て、１６ビット目の選択回路１８、及び１７ビット目の
選択回路１９でともに“１”を選択し、１８ビット目の
選択回路１Ａで“０”を選択して演算する。
桁丸めを行わないときは、桁丸め選択信号１５によっ
て、１６ビット目の選択回路１８、及び１７ビット目の
選択回路１９でともに“１”を選択し、１８ビット目の
選択回路１Ａで“０”を選択して演算する。
【００３６】一方、乗算結果の桁丸めを行うときは、桁
丸め選択信号１５によって、１６ビット目の選択回路１
８及び１７ビット目の選択回路１９でともに“０”を選
択し、１８ビット目の選択回路１Ａで“１”を選択し
て、演算する。
丸め選択信号１５によって、１６ビット目の選択回路１
８及び１７ビット目の選択回路１９でともに“０”を選
択し、１８ビット目の選択回路１Ａで“１”を選択し
て、演算する。
【００３７】従って、２次のブースのアルゴリズムによ
って求めた部分積の値を桁丸め選択信号で切り替えるこ
とによって、容易に演算結果の桁丸めを行うことができ
ることがわかる。
って求めた部分積の値を桁丸め選択信号で切り替えるこ
とによって、容易に演算結果の桁丸めを行うことができ
ることがわかる。
【００３８】なお、上記実施例では、１６ビットの２の
補数表現の乗算を例に説明したが、本発明は上記構成に
のみ限定されるものでなく、本発明の原理に準ずる各種
態様を含むことは勿論である。
補数表現の乗算を例に説明したが、本発明は上記構成に
のみ限定されるものでなく、本発明の原理に準ずる各種
態様を含むことは勿論である。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
２次のブースのアルゴリズムによって求めた部分積を加
算している時点で、桁丸め演算を同時に行うように構成
したことにより、乗算器とは別に桁丸め演算のための加
算器を設けることを不要とし、高速に演算することがで
きる。
２次のブースのアルゴリズムによって求めた部分積を加
算している時点で、桁丸め演算を同時に行うように構成
したことにより、乗算器とは別に桁丸め演算のための加
算器を設けることを不要とし、高速に演算することがで
きる。
【００４０】本発明によれば、例えば１６ビット×１６
ビットの乗算を行い桁丸めを行った場合には、従来の構
成では必要であった３２ビットの全加算器が不要にな
り、３２ビット同士の加算にかかる時間を削減すること
ができる。
ビットの乗算を行い桁丸めを行った場合には、従来の構
成では必要であった３２ビットの全加算器が不要にな
り、３２ビット同士の加算にかかる時間を削減すること
ができる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例の乗算器内での演算の仕組み
を説明するための図である。
を説明するための図である。
【図３】本発明の一実施例の乗算器内での演算の仕組み
を説明するための図である。
を説明するための図である。
【図４】本発明の一実施例の乗算器内での演算の仕組み
を説明するための図である。
を説明するための図である。
【図５】本発明の一実施例において、２次のブースを用
いて求めた部分積の加算の過程を示した図である。
いて求めた部分積の加算の過程を示した図である。
【図６】従来の桁丸め機能を有する乗算器の構成を示す
ブロック図である。
ブロック図である。
１１、１２、６１、６２ 乗算器の入力 １３、６３ 乗算器 １５、６６ 桁丸め選択信号 １８、１９、１Ａ、６５ 選択回路 ６４ 加算器
Claims (2)
- 【請求項１】乗算結果の桁丸め機能を有する乗算器にお
いて、 ２次のブース（Ｂｏｏｔｈ）のアルゴリズムより求めた
部分積を加算する手段と、 桁丸め機能の有り又は無しを制御する制御信号によって
部分積として加算する値を切り替える手段と、 を有することを特徴とする乗算器。 - 【請求項２】桁丸め機能有り／無しを制御する信号に応
じて、ブース（Ｂｏｏｔｈ）のアルゴリズムより求めた
部分積の加算過程において所定のビット位置に加算する
値を、“１”又は“０”に切り替えるための選択回路を
備え、 桁丸め機能が有効の時には、乗算値を求める過程であ
る、上記部分積を加算している時点において桁丸め演算
が行われる、ことを特徴とする乗算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9014536A JP3019796B2 (ja) | 1997-01-10 | 1997-01-10 | 乗算器 |
| US09/004,872 US6148319A (en) | 1997-01-10 | 1998-01-09 | Multiplier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9014536A JP3019796B2 (ja) | 1997-01-10 | 1997-01-10 | 乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10198552A true JPH10198552A (ja) | 1998-07-31 |
| JP3019796B2 JP3019796B2 (ja) | 2000-03-13 |
Family
ID=11863881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9014536A Expired - Fee Related JP3019796B2 (ja) | 1997-01-10 | 1997-01-10 | 乗算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6148319A (ja) |
| JP (1) | JP3019796B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7085794B2 (en) * | 2002-04-12 | 2006-08-01 | Agere Systems Inc. | Low power vector summation method and apparatus |
| US7080115B2 (en) * | 2002-05-22 | 2006-07-18 | Broadcom Corporation | Low-error canonic-signed-digit fixed-width multiplier, and method for designing same |
| JP2006227939A (ja) * | 2005-02-17 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 演算装置 |
| EP1739547A1 (en) * | 2005-07-01 | 2007-01-03 | STMicroelectronics (Research & Development) Limited | Performing rounding in an arithmetic operation |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521855A (en) * | 1991-11-29 | 1996-05-28 | Sony Corporation | Multiplying circuit |
| JP3276444B2 (ja) * | 1993-03-22 | 2002-04-22 | 三菱電機株式会社 | 除算回路 |
| US5796645A (en) * | 1996-08-27 | 1998-08-18 | Tritech Microelectronics International Ltd. | Multiply accumulate computation unit |
-
1997
- 1997-01-10 JP JP9014536A patent/JP3019796B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-09 US US09/004,872 patent/US6148319A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6148319A (en) | 2000-11-14 |
| JP3019796B2 (ja) | 2000-03-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6233597B1 (en) | Computing apparatus for double-precision multiplication | |
| JPS6347874A (ja) | 算術演算装置 | |
| JPS5811652B2 (ja) | 演算ユニツト | |
| JPS60140422A (ja) | 演算処理装置 | |
| JP3019796B2 (ja) | 乗算器 | |
| EP0543024B1 (en) | Divider | |
| US6202078B1 (en) | Arithmetic circuit using a booth algorithm | |
| JPH0546363A (ja) | 除算器 | |
| JPS6222178A (ja) | ２つの複素数の乗算のための乗算器 | |
| JP2777265B2 (ja) | 高基数開平演算装置 | |
| JPS63310023A (ja) | 符号付固定小数点乗算装置 | |
| JP2907276B2 (ja) | 演算処理装置 | |
| JP3122622B2 (ja) | 除算装置 | |
| JP2996024B2 (ja) | 乗算回路 | |
| JPH0628153A (ja) | 低誤差計算処理装置 | |
| JPS63254525A (ja) | 除算装置 | |
| JPS62147526A (ja) | 乗算器 | |
| JP3460780B2 (ja) | 数値演算装置 | |
| JP3522167B2 (ja) | 演算処理回路及び演算処理方法 | |
| JPH07114454A (ja) | 乗算回路および乗算方法 | |
| JPH04328630A (ja) | 浮動小数点乗除算装置 | |
| JPH08292875A (ja) | 乗算処理装置 | |
| JPH04205525A (ja) | パイプライン方式を用いた乗算器 | |
| JPH0784758A (ja) | 演算処理装置 | |
| JPH03282619A (ja) | 乗算回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991207 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080107 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |