JPH04328630A - 浮動小数点乗除算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、浮動小数点乗除算装
置に係わり、ＩＥＥＥ規格の浮動小数点演算の、特に乗
除算における指数部の演算に関する。

【０００２】

【従来の技術】ＩＥＥＥ規格の浮動小数点演算において
、乗除算の場合の指数部の演算は、乗算の場合、（Ｘ−
Ｂ）＋（Ｙ−Ｂ）＝（Ｘ＋Ｙ−Ｂ）−Ｂと行う。また、
除算の場合には、 （Ｘ−Ｂ）−（Ｙ−Ｂ）＝（Ｘ−Ｙ＋Ｂ）−Ｂと行う。 ただしＸ、Ｙは浮動小数点形式の指数部オペランド、Ｂ
はベ−ス値でＢ＝２ｎ−１　−１（ｎはデ−タのビット
数）と定義される。

【０００３】上記のような指数部の演算は、従来では図
４に示すような装置によってなされている。第１の加算
回路１４は、指数部オペランドＸと、セレクタ１０で選
ばれた指数部オペランドＹまたは−Ｙを加算し、（Ｘ＋
Ｙ）または（Ｘ−Ｙ）を出力する。なお、Ｓ１は、オペ
ランドＹまたは−Ｙのいずれかを、セレクタ１０で選択
させるための制御信号である。第２の加算回路１６は、
第１の加算回路１４の出力と、セレクタ１２で選ばれた
ベ−ス値入力Ｂまたは−Ｂを加算し、（Ｘ＋Ｙ−Ｂ）ま
たは（Ｘ−Ｙ＋Ｂ）を出力する。なお、Ｓ２は、ベ−ス
値Ｂまたは−Ｂのいずれかを、セレクタ１２で選択させ
るための制御信号である。

【０００４】上記構成の浮動小数点乗除算装置によれば
、指数部の加減算のために２個の加算器を必要としてい
る。このため、装置全体の回路が複雑化し、回路規模が
大きくなっている。回路規模が大きくなると、これにと
もなって消費電力が増大し、また演算に要する時間も増
大するという欠点がある。

【０００５】このような問題を解決した装置として、従
来、特公昭６３−１９８９４号に開示された浮動小数点
乗算装置がある。しかし、この装置では、乗算における
指数部の演算しかできない。もし除算における指数部演
算を行うのであれば、新たな除算装置等を付加せねばな
らない。

【０００６】

【発明が解決しようとする課題】しかるに、従来の浮動
小数点乗除算装置では、指数部の加減算のために２個の
加算器を必要とする。このため、装置全体の回路が複雑
化し、回路規模が大きくなっている。回路規模が大きく
なると、これにともなって消費電力が増大し、また演算
に要する時間も増大するという欠点がある。

【０００７】この発明は上記のような点に鑑みて為され
たもので、その目的は、指数部の加減算を行うための加
算器の数を削減し、回路が簡単で、消費電力が少なく、
演算に要する時間も短縮できる浮動小数点乗除算装置を
提供することにある。

【０００８】

【課題を解決するための手段】この発明の浮動小数点乗
除算装置は、指数部オペランドＸ、Ｙをそれぞれ有する
浮動小数点形式の２つのデ−タにおいて、指数部の演算
を乗算の場合Ｘ＋Ｙ−Ｂ、除算の場合Ｘ−Ｙ＋Ｂ（ただ
しＢ＝２ｎ−１　−１）を実行することにより演算結果
を得る浮動小数点乗除算装置において、乗算の時にはＹ
を、除算の時にはＹの反転を出力するセレクタと、前記
セレクタ出力の最上位ビットを反転するインバ−タと、
前記インバ−タの出力が上位２ビットに付加されたＹと
、Ｘとを加算し、かつ外部から与えられる桁上げ入力に
基づいて前記指数部を、乗算の場合１、除算の場合０を
桁上げする加算器と、を具備することを特徴とする。

【０００９】

【作用】上記のような浮動小数点乗除算装置にあっては
、指数部オペランドの最上位ビットをインバ−タで反転
させ、インバ−タ出力を上位２ビットに付加したＹを得
て、このＹと、指数部オペランドＸとを加算し、かつ指
数部を桁上げすれば、Ｘ＋Ｙ−Ｂが求められるので、１
個の加算器で、乗算における指数部の演算をできる。

【００１０】さらに、乗算の時にはＹを、除算の時には
Ｙの反転をそれぞれ出力するセレクタが設けられ、かつ
加算器は、桁上げ入力に基づき、乗算の時には１を、除
算の時には０を桁上げするので、乗算のみならず除算に
おける指数部の演算をも行うことができる。

【００１１】

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１は、この発明の第１の実施例に係わる
浮動小数点乗除算装置の構成図である。まず、ＩＥＥＥ
規格における浮動小数点乗除算の指数部の演算は、乗算
の場合、（Ｘ＋Ｙ−Ｂ）、除算の場合、（Ｘ−Ｙ＋Ｂ）
を求めることで実現される。 　　ここで、ベ−ス値Ｂは、 　　　　　　Ｂ＝２ｎ−１　−１ 　　　　　　　　＝２ｎ−２　＋２ｎ−３　＋　　…　
　＋２１　＋２０　　　　　　　　　　　　　　　　　
…　　（１）と定義されるから、ベ−ス値Ｂの２の補数
は、（１）式より、　　　　　　Ｂの２の補数＝２ｎ　
＋２ｎ−１　＋１　　　　　　　　　　　　　　　　　
　　　　　　　…　　（２）となる。 　　ここで、指数部オペランドＹを、 　　Ｙ＝ｙｎ−１　・２ｎ−１　＋ｙｎ−２　・２ｎ−
２　＋　　…　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　…　　＋ｙ１　・２１　＋
ｙ０　・２０　　　…（３）とすると、乗算におけるＹ
−Ｂの演算は、（２）式、（３）式より、　　Ｙ−Ｂ＝
２ｎ　＋（１＋ｙｎ−１　）２ｎ−１　＋ｙｎ−２　・
２ｎ−２　＋　　…　　　　　　　　　　　　　　　　
　　　　　　　　　　　　…　　＋ｙ１　・２１　＋ｙ
０　・２０　＋１　　…（４）と表現できる。 　　ここで、ｙｎ−１　＝０とすると、（４）式より、
　　Ｙ−Ｂ＝２ｎ　＋２ｎ−１　＋ｙｎ−２　・２ｎ−
２　＋　　…　　　　　　　　　　　　　　　　　　　
　　　　　　　　　…　　＋ｙ１　・２１　＋ｙ０　・
２０　＋１　　…（５）となる。 　　また、ｙｎ−１　＝１とすると、（４）式より、　
　Ｙ−Ｂ＝２ｎ　＋２ｎ　＋ｙｎ−２　・２ｎ−２　＋
　　…　　　　　　　　　　　　　　　　　　　　　　
　　　　　　…　　＋ｙ１　・２１　＋ｙ０　・２０　
＋１　　…（６）となる。

【００１２】ここで、ｙｎ−１　＝０のときは、Ｙ−Ｂ
の２ｎ　、２ｎ−１　ビットは、“１”となり、ｙｎ−
１　＝１のときは、Ｙ−Ｂの２ｎ　、２ｎ−１　ビット
は、“０”となる。

【００１３】従って、図１の指数部加算器２０の端子２
１より、桁上げ入力“１”を入力するとともに、かつセ
レクタ２２で、オペランドＹを選択し、選択されたオペ
ランドＹの最上位ビット２４をインバ−タ２３で反転さ
せて、上位２ビットに入力するとともに、指数部オペラ
ンドＸと加算器２０で加算することにより、Ｘ＋Ｙ−Ｂ
を求めることができる。

【００１４】なお、参照符号２５は、指数部オペランド
の（ｎ−１）ビット分のデ−タを示しており、最上位ビ
ット２４を反転させて指数部オペランドの上位２ビット
に入力すると、加算器２０に入力されるデ−タは、ｎ＋
１ビットとなる。よって、指数部オペランドＸを加算器
２０に入力する時には、オペランドＸのビット数とオペ
ランドＹのビット数とを合わせるために、ｎビットのオ
ペランドＸに、１ビットの０入力２７が加えられる。ま
た参照符号２８は出力デ−タを示し、参照符号２９はオ
−バ−フロ−／アンダ−フロ−出力デ−タをしている。 除算における−Ｙ＋Ｂの演算は、まず、Ｙの２の補数を
とると、反転オペラン ド−Ｙは（３）式より、 　　−Ｙ＝２ｎ　＋−ｙｎ−１　・２ｎ−１　＋−ｙｎ
−２　・２ｎ−２　＋　　…　　　　　　　　　　　　
　　　　　　　　　　　　…　　＋−ｙ１　・２１　＋
−ｙ０　・２０　＋１　　…（７）となる（−は反転を
示す）。よって、 　　−Ｙ＋Ｂ＝２ｎ　＋（１＋ｙｎ−１　）２ｎ−１　
＋−ｙｎ−２　・２ｎ−２　＋　　…　　　　　　　　
　　　　　　　　　　　　　　　　　　　　…　　＋−
ｙ１　・２１　＋−ｙ０　・２０　　　…（８）　　こ
こで、ｙｎ−１　＝１とすると、（８）式より、　　−
Ｙ＋Ｂ＝２ｎ　＋２ｎ　＋−ｙｎ−２　・２ｎ−２　＋
　　…　　　　　　　　　　　　　　　　　　　　　　
　　　　　　…　　＋−ｙ１　・２１　＋−ｙ０　・２
０　　　…（９）となる。 　　また、ｙｎ−１　＝０とすると、（８）式より、　
　−Ｙ＋Ｂ＝２ｎ　＋２ｎ−１　＋−ｙｎ−２　・２ｎ
−２　＋　　…　　　　　　　　　　　　　　　　　　
　　　　　　　　　　…　　＋−ｙ１　・２１　＋−ｙ
０　・２０　　　…（１０）となる。

【００１５】ここで、ｙｎ−１　＝０のときは、−Ｙ＋
Ｂの２ｎ　、２ｎ−１　ビットは、“１”となり、ｙｎ
−１　＝１のときは、−Ｙ＋Ｂの２ｎ　、２ｎ−１　ビ
ットは、“０”となる。

【００１６】従って、図１の指数部加算器２０の端子２
１より、桁上げ入力“０”を入力し、かつセレクタ２２
で、反転オペランド−Ｙを選択し、かつ選択された反転
オペランド−Ｙの最上位ビット２４をインバ−タ２３で
反転させて、上位２ビットに入力する。この後、乗算の
場合と同様に、０入力が付加された指数部オペランドＸ
と加算することによって、Ｘ−Ｙ＋Ｂを求めることがで
きる。

【００１７】上記構成の乗除算装置によれば、ＩＥＥＥ
規格の浮動小数点乗除算を実行する場合において、指数
部オペランドＹを指数部加算器２０に入力する段階で補
正を加える手段、即ちインバ−タで最上位ビット２４を
反転させ、この反転したデ−タを上位２ビットに付加す
る手段が設けられているので、指数部の演算を１個の加
算器２０にて行うことができる。

【００１８】さらに、乗算か、除算かによって指数部オ
ペランド入力Ｙか−Ｙかのいずれかがセレクタ２２で選
択され、かつ乗算の場合には補数を得るために最下位ビ
ットに１を足す桁上げ入力“１”を、除算の場合には、
桁上げ入力“０”の信号をそれぞれ指数部加算器２０に
与えるので、１個の加算器２０で、乗算における指数部
の演算のみならず、除算における指数部の演算をも行う
ことができる。

【００１９】また、セレクタ２２への制御信号Ｓは、桁
上げ入力の信号レベルが除算、乗算でそれぞれ異なるこ
とを利用することにより、桁上げ入力と兼用しても良い
。例えば制御信号Ｓのレベルが“１”の時に、乗算を行
うようにセレクタ２２でオペランドＹを選択するととも
に、加算器２０に桁上げ入力“１”として供給する。 そして、制御信号Ｓのレベルが“０”の時には、除算を
行うようにセレクタ２２で反転オペランド−Ｙを選択す
るとともに、加算器２０に桁上げ入力“０”として供給
する。このようにすれば、桁上げ入力での乗算か除算か
を選択する信号と、セレクタ２２への乗算か除算かを選
択する信号とを一つの信号で行うことができ、回路規模
をより縮小することができる。

【００２０】図２は、この発明の第２の実施例に係わる
浮動小数点乗除算装置の構成図である。図２において、
図１と同一の部分については同一の参照符号を付し、異
なる部分についてのみ説明する。この第２の実施例は、
セレクタ３２に、指数部オペランドＹを反転させる機能
を持たせた例である。この場合のセレクタ３２の構成図
を図３に示す。

【００２１】図３に示すようにセレクタ３２には指数部
オペランドのビット数分（Ｙｎ−１　〜Ｙ０　）に応じ
たデ−タ３３ｎ　〜３３０　が入力される。デ−タ３３
ｎ　〜３３０　はそれぞれ、セレクタの３２の中で、バ
ッファ３４の入力と、インバ−タ３６の入力とに供給さ
れる。バッファ３４とインバ−タ３６とは、制御信号Ｓ
によって、それらのどちらか一方のみが駆動するように
制御される。セレクタ３２に入力された指数部オペラン
ドは、バッファ３４を介して出力されるとＹとなり、イ
ンバ−タ３６を介して出力されるとその反転−Ｙとなる
。

【００２２】このようなセレクタであると、オペランド
入力Ｙを供給するだけで、制御信号Ｓにより、その内部
で指数部オペランドＹ、またはその反転−Ｙのいずれか
を選択して出力できる。

【００２３】

【発明の効果】以上説明したように、この発明によれば
、指数部の加減算を行うための加算器の数が削減され、
回路が簡単で、消費電力が少なく、演算に要する時間も
短縮できる浮動小数点乗除算装置を提供できる。

【図面の簡単な説明】

【図１】この発明の第１の実施例に係わる浮動小数点乗
除算装置の構成図。

【図２】この発明の第２の実施例に係わる浮動小数点乗
除算装置の構成図。

【図３】第２の実施例で用いられるセレクタの構成図。

【図４】従来の浮動小数点乗除算装置の構成図。

【符号の説明】

２０…加算器、２２…セレクタ、２３…インバ−タ、２
４…最上位ビット、３２…セレクタ、Ｓ…制御信号。

Claims (1)

【特許請求の範囲】
1. 【請求項１】指数部オペランドＸ、Ｙをそれぞれ有する
   浮動小数点形式の２つのデ−タにおいて、指数部の演算
   を乗算の場合Ｘ＋Ｙ−Ｂ、除算の場合Ｘ−Ｙ＋Ｂ（ただ
   しＢ＝２ｎ−１　−１）を実行することにより演算結果
   を得る浮動小数点乗除算装置において、乗算の時にはＹ
   を、除算の時にはＹの反転を出力するセレクタと、前記
   セレクタ出力の最上位ビットを反転するインバ−タと、
   前記インバ−タの出力が上位２ビットに付加されたＹと
   、Ｘとを加算し、かつ外部から与えられる桁上げ入力に
   基づき、前記指数部を、乗算の場合には１を、除算の場
   合には０をそれぞれ桁上げする加算器と、を具備するこ
   とを特徴とする浮動小数点乗除算装置。