JPS6194144A - 浮動小数点加算回路 - Google Patents
浮動小数点加算回路Info
- Publication number
- JPS6194144A JPS6194144A JP59214766A JP21476684A JPS6194144A JP S6194144 A JPS6194144 A JP S6194144A JP 59214766 A JP59214766 A JP 59214766A JP 21476684 A JP21476684 A JP 21476684A JP S6194144 A JPS6194144 A JP S6194144A
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- circuit
- register
- precision
- floating point
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/485—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3812—Devices capable of handling different types of numbers
- G06F2207/382—Reconfigurable for different fixed word lengths
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、浮動小数点加算回路に関し、特に、２種類の
仮数部演算精度の演算を実行することが可能な演算回路
の構成に関するものである。
仮数部演算精度の演算を実行することが可能な演算回路
の構成に関するものである。
従来の技術
浮動小数点データは１ピツトの符号、ｎビットの指数部
及びｍビットの仮数部とで表現され、一般に、浮動小数
点データの加算手順としては、被加算数及び加算数の２
つのオペランドの指数部を比較し、その差分だけ小さい
方の指数部をもった仮数部を右にシフトし、２つのオペ
ランドの指数部の桁合わせを行なった後に仮数部の加算
を実行し、演算結果の正規化を行なう。
及びｍビットの仮数部とで表現され、一般に、浮動小数
点データの加算手順としては、被加算数及び加算数の２
つのオペランドの指数部を比較し、その差分だけ小さい
方の指数部をもった仮数部を右にシフトし、２つのオペ
ランドの指数部の桁合わせを行なった後に仮数部の加算
を実行し、演算結果の正規化を行なう。
従って、入力される浮動小数点データの仮数部のデータ
幅が異なれば各々の演算精度に対応した演算回路が必要
である。
幅が異なれば各々の演算精度に対応した演算回路が必要
である。
発明の目的
本発明は従来の上記事情に鑑みてなされたものであり、
従って本発明の目的は、仮数部の演算精度が標準精度の
演算回路に対して倍精度の演算回路を付加し、演算精度
指定信号によフ演算結果のいづれか一方を選択して出力
することｋよシ、入出力インターフェースの数を増やす
ことなく標準精度と倍精度の演算を実行可能とする新規
な浮動小数点加算回路を提供することにおる。
従って本発明の目的は、仮数部の演算精度が標準精度の
演算回路に対して倍精度の演算回路を付加し、演算精度
指定信号によフ演算結果のいづれか一方を選択して出力
することｋよシ、入出力インターフェースの数を増やす
ことなく標準精度と倍精度の演算を実行可能とする新規
な浮動小数点加算回路を提供することにおる。
発明の構成
上記目的を達成する為に１本発明に係る浮動小数点加算
回路は、標準精度と倍精度の仮数部演算精度のうちいづ
れか一方を指定する演算精度指定信号を備え、第１の浮
動小数点データと第２の浮動小数点データの指数部の差
を求める加算手段と、指数部の大小関係を決定する比較
手段と、小さい方の指数部をもった仮数部を前記指数部
の差により選択的にシフトするシフト回路により拵合わ
せを行なった後加減算演算回路に接続し、該出方に演算
後正規化回路を接続して標準精度の演算を行なう第１の
演算回路と、上位仮数部と連続して入力される下位仮数
部が揃った時点で小さい方の指数部をもった仮数部を前
記指数部の差にょシー選択的にシフトするシフト回路に
より桁合わせを行なグた後加減算演算回路に接続し、該
出力に演算後 ゛−正規化回路を接続して倍精度の演算
を行なう第２の演算回路と、前記演算精度指定信号にょ
シ演算精度の異なる前記第１と第２の演算回路の出力の
いづれか一方を選択する選択回路とを具備して構成され
る。
回路は、標準精度と倍精度の仮数部演算精度のうちいづ
れか一方を指定する演算精度指定信号を備え、第１の浮
動小数点データと第２の浮動小数点データの指数部の差
を求める加算手段と、指数部の大小関係を決定する比較
手段と、小さい方の指数部をもった仮数部を前記指数部
の差により選択的にシフトするシフト回路により拵合わ
せを行なった後加減算演算回路に接続し、該出方に演算
後正規化回路を接続して標準精度の演算を行なう第１の
演算回路と、上位仮数部と連続して入力される下位仮数
部が揃った時点で小さい方の指数部をもった仮数部を前
記指数部の差にょシー選択的にシフトするシフト回路に
より桁合わせを行なグた後加減算演算回路に接続し、該
出力に演算後 ゛−正規化回路を接続して倍精度の演算
を行なう第２の演算回路と、前記演算精度指定信号にょ
シ演算精度の異なる前記第１と第２の演算回路の出力の
いづれか一方を選択する選択回路とを具備して構成され
る。
発明の実捲例
次に本発明をその好ましい一実池例について図面を参照
して具体的に説明する。
して具体的に説明する。
第１図は本発明の一実織例を示した２種類の仮数部演算
精度が実行可能な浮動小数点加算回路のブロック構成図
である。
精度が実行可能な浮動小数点加算回路のブロック構成図
である。
演算精度指定信号が標準精度の場合には、入力データは
第１オペランド保持レジスタｌ及び第２オペランド保持
レジスタ２にょシ保持され、減算器３により指数部の差
を演算し該演算結果をレジスタ６に保持する。又、比較
器４により指数部の大小比較を行ない１選択回路５によ
り指数部が大なる方の指数部を選択してレジスタ７に保
持し、選択回路８により指数部が小さい方の仮数部をレ
ジスタ２０に保持し、選択回路９により指数部が大なる
方の仮数部をレジスタ２１に保持する。シフト回路２２
によりレジスタ２０の出力をレジスタ６の出力に基づき
シフトして桁合わせを行ない、該シフト回路２２の出力
とレジスタ２１の出力を加減算演算器２３に接続して演
算を行ない、演算後正規化を行なって選択回路ｌＯで演
算後正規化回路２４の出力を選択し、出力レジスタ１０
に演算結果を保持する。
第１オペランド保持レジスタｌ及び第２オペランド保持
レジスタ２にょシ保持され、減算器３により指数部の差
を演算し該演算結果をレジスタ６に保持する。又、比較
器４により指数部の大小比較を行ない１選択回路５によ
り指数部が大なる方の指数部を選択してレジスタ７に保
持し、選択回路８により指数部が小さい方の仮数部をレ
ジスタ２０に保持し、選択回路９により指数部が大なる
方の仮数部をレジスタ２１に保持する。シフト回路２２
によりレジスタ２０の出力をレジスタ６の出力に基づき
シフトして桁合わせを行ない、該シフト回路２２の出力
とレジスタ２１の出力を加減算演算器２３に接続して演
算を行ない、演算後正規化を行なって選択回路ｌＯで演
算後正規化回路２４の出力を選択し、出力レジスタ１０
に演算結果を保持する。
一方、演算精度指定信号が倍精度の場合には。
符号と指数部と上位仮数部が第１オペランド保持レジス
タ１及び第２オペランド保持レジスタ２により保持され
、減算器３により指数部の差を演算し、該演算結果をレ
ジスタ６に保持する。又、比較器４により指数部の大小
比較を行ない１選択回路５によ）指数部が大なる方の指
数部を選択してレジスタ７に保持し１選択回路８により
指数部が８小さい方の上位仮数部を選択してレジスタ４
０に保持し１選択回路９により指数部が犬なる方の上位
仮数部を選択してレジスタ４２に保持する。
タ１及び第２オペランド保持レジスタ２により保持され
、減算器３により指数部の差を演算し、該演算結果をレ
ジスタ６に保持する。又、比較器４により指数部の大小
比較を行ない１選択回路５によ）指数部が大なる方の指
数部を選択してレジスタ７に保持し１選択回路８により
指数部が８小さい方の上位仮数部を選択してレジスタ４
０に保持し１選択回路９により指数部が犬なる方の上位
仮数部を選択してレジスタ４２に保持する。
又１次のサイクルで下位仮数部が入力され、第１オペラ
ンド保持レジスタ１及び第２オペランド保持レジスタ２
により保持し、前記比較器４の出力により１選択回路８
により指数部が小さい方の下位仮数部を選択してレジス
タ…に保持し１選択回路９により指数部が大なる方の下
位仮数部を選択してレジスタ４３に保持する。上位及び
下位仮数部のデータが保持された時点でシフト回路４４
によりレジスタ４０ 、４１の出力をレジスタ６の出力
に基づきシフトし桁合わせを行ない、該シフト回路４４
の出力とレジスタ４２ 、４３の出力を加減算演算器４
５に接続して演算を行ない、演算後正規化回路４６で演
算後の正規化を行なう。
ンド保持レジスタ１及び第２オペランド保持レジスタ２
により保持し、前記比較器４の出力により１選択回路８
により指数部が小さい方の下位仮数部を選択してレジス
タ…に保持し１選択回路９により指数部が大なる方の下
位仮数部を選択してレジスタ４３に保持する。上位及び
下位仮数部のデータが保持された時点でシフト回路４４
によりレジスタ４０ 、４１の出力をレジスタ６の出力
に基づきシフトし桁合わせを行ない、該シフト回路４４
の出力とレジスタ４２ 、４３の出力を加減算演算器４
５に接続して演算を行ない、演算後正規化回路４６で演
算後の正規化を行なう。
又、選択回路１０で演算後正規化回路４６の出力を選択
し、出力レジスタ１０に最初は上位仮数部演算結果また
次のサイクルで下位仮数部の演算結果を保持する。
し、出力レジスタ１０に最初は上位仮数部演算結果また
次のサイクルで下位仮数部の演算結果を保持する。
発明の効果
本発明は１以上説明したように、仮数部の演算精度が標
準精度の演算回路に倍精度の演算回路を付加することに
より入出力インター７エースの数を増やすことなく標準
精度と倍精度の演算を実行可能とすることにより金物食
を削減する効果がある。
準精度の演算回路に倍精度の演算回路を付加することに
より入出力インター７エースの数を増やすことなく標準
精度と倍精度の演算を実行可能とすることにより金物食
を削減する効果がある。
第１図は本発明の一実捲例を示し、異なった演算精度を
許容する浮動小数点加算回路のブロック植成図である。
許容する浮動小数点加算回路のブロック植成図である。
Claims (1)
- 第１の浮動小数点データと第２の浮動小数点データを入
力し加減算を実行する浮動小数点加算回路において、標
準精度と倍精度の仮数部演算精度のうちいづれか一方を
指定する演算精度指定信号を備え、前記第１の浮動小数
点データと第２の浮動小数点データの指数部の差を求め
る加算手段と、指数部の大小関係を決定する比較手段と
、小さい方の指数部をもつた仮数部を前記指数部の差に
より選択的にシフトするシフト回路により桁合わせを行
なつた後加減算演算回路に接続し該出力に演算後正規化
回路を接続して標準精度の演算を行なう第１の演算回路
と、上位仮数部と連続して入力される下位仮数部が揃つ
た時点で小さい方の指数部をもつた仮数部を前記指数部
の差により選択的にシフトするシフト回路により桁合わ
せを行なつた後加減算演算回路に接続し該出力に演算後
正規化回路を接続して倍精度の演算を行なう第２の演算
回路と、前記演算精度指定信号により演算精度の異なる
前記第１と第２の演算回路の出力のいづれか一方を選択
する選択回路とを具備することを特徴とした浮動小数点
加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59214766A JPS6194144A (ja) | 1984-10-13 | 1984-10-13 | 浮動小数点加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59214766A JPS6194144A (ja) | 1984-10-13 | 1984-10-13 | 浮動小数点加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194144A true JPS6194144A (ja) | 1986-05-13 |
Family
ID=16661181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59214766A Pending JPS6194144A (ja) | 1984-10-13 | 1984-10-13 | 浮動小数点加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5515520A (en) * | 1990-07-26 | 1996-05-07 | Fujitsu Limited | Data processing system for single-precision and double-precision data |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55108050A (en) * | 1979-02-13 | 1980-08-19 | Toshiba Corp | Floating decimal point operation circuit |
-
1984
- 1984-10-13 JP JP59214766A patent/JPS6194144A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55108050A (en) * | 1979-02-13 | 1980-08-19 | Toshiba Corp | Floating decimal point operation circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5515520A (en) * | 1990-07-26 | 1996-05-07 | Fujitsu Limited | Data processing system for single-precision and double-precision data |
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