JPS6224322A - 浮動小数点演算装置 - Google Patents
浮動小数点演算装置Info
- Publication number
- JPS6224322A JPS6224322A JP60163352A JP16335285A JPS6224322A JP S6224322 A JPS6224322 A JP S6224322A JP 60163352 A JP60163352 A JP 60163352A JP 16335285 A JP16335285 A JP 16335285A JP S6224322 A JPS6224322 A JP S6224322A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- arithmetic
- output
- arithmetic circuit
- floating point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算装置に関し、特に２つの浮動小数点データ
を演算する演算装置に関する。
を演算する演算装置に関する。
従来、この演算処理装置では浮動小数点データが指数部
と仮数部に分けられており、２つの浮動小数点データＡ
、Ｂの加算を行なう場合に、まず浮動小数点データＡ、
Ｂのそれぞれの指数部が異なるとき、その大小判定を行
ない、桁合せの処理を行なった後、浮動小数点データＡ
、Ｂの仮数部の加算を行なう。この演算処理装置ではこ
の仮数部の加ｘでオーバーフローが生じた場合、指数部
に対し、桁上げ操作が、また仮数部に対しては１ｉビツ
ト右シフトがそれぞれ行なわれる。指数部の □桁上
げは、仮数部の加算でオーバーフローが起きたことが検
出された後＋１のインクリメント動作として通常の加算
器で行なわれる。また、仮数部の１ビツト右シフトは、
その仮数部のサインビツトを判定して補正データを決め
、シフトレジスタにより行なわれる。なお、仮数部のオ
ーバーフロー補正が１ピツト右シフトを行うだけですむ
のは、２の補数表示のフォーマットの場合に言えること
である。２の補数表示のフォーマットはデータの表現形
式としては代表的なものであり、信号処理をはじめとす
る各種演算処理装置において広く用いられているもので
ある。しかし、ＩＥＩフォーマットのようなデータ表現
形式においてはこのオーバーフロー補正を用いることは
できない。
と仮数部に分けられており、２つの浮動小数点データＡ
、Ｂの加算を行なう場合に、まず浮動小数点データＡ、
Ｂのそれぞれの指数部が異なるとき、その大小判定を行
ない、桁合せの処理を行なった後、浮動小数点データＡ
、Ｂの仮数部の加算を行なう。この演算処理装置ではこ
の仮数部の加ｘでオーバーフローが生じた場合、指数部
に対し、桁上げ操作が、また仮数部に対しては１ｉビツ
ト右シフトがそれぞれ行なわれる。指数部の □桁上
げは、仮数部の加算でオーバーフローが起きたことが検
出された後＋１のインクリメント動作として通常の加算
器で行なわれる。また、仮数部の１ビツト右シフトは、
その仮数部のサインビツトを判定して補正データを決め
、シフトレジスタにより行なわれる。なお、仮数部のオ
ーバーフロー補正が１ピツト右シフトを行うだけですむ
のは、２の補数表示のフォーマットの場合に言えること
である。２の補数表示のフォーマットはデータの表現形
式としては代表的なものであり、信号処理をはじめとす
る各種演算処理装置において広く用いられているもので
ある。しかし、ＩＥＩフォーマットのようなデータ表現
形式においてはこのオーバーフロー補正を用いることは
できない。
上述した従来の演算処理装置では、浮動小数点演算にお
けるオーバーフロー処理は、オーバーフローが起きたこ
とが検出されるのを待って行なわれる。しかも、このオ
ーバーフロー処理は指数部、仮数部の両方に対して行な
われる。すなわち、オーバーフローが起きたことが検出
された後、指数部については＋１のインクリメント動作
が通常の加算器で行なわれ、また仮数部については、１
ビツト右シフトが行なわれる。シフト後の仮数部のＭＳ
Ｂの値は被演算数の符号ビットをもとに決定される。こ
のオーバーフロー後の処理は、いずれも浮動小数点演算
全体に要する時間の増加の要因となり、全体の処理効率
の低下を招くという欠点をもつ。
けるオーバーフロー処理は、オーバーフローが起きたこ
とが検出されるのを待って行なわれる。しかも、このオ
ーバーフロー処理は指数部、仮数部の両方に対して行な
われる。すなわち、オーバーフローが起きたことが検出
された後、指数部については＋１のインクリメント動作
が通常の加算器で行なわれ、また仮数部については、１
ビツト右シフトが行なわれる。シフト後の仮数部のＭＳ
Ｂの値は被演算数の符号ビットをもとに決定される。こ
のオーバーフロー後の処理は、いずれも浮動小数点演算
全体に要する時間の増加の要因となり、全体の処理効率
の低下を招くという欠点をもつ。
本発明の浮動小数点データ演算装置は、２つの浮動小数
点データの指数部の演算を行なう第１の果に基づき前記
２つの浮動小数点データの仮数部の演算を行なう第３の
演算回路と、第３の演算回路の出力Ｃ：対してオーバー
フロー補正を行なう補正回路と、第３の演算回路の演算
結果（：基づき第１の演算回路の出力と第２の演算回路
の出力のいずれかを選択する第１のマルチプレクサと、
第３の演算回路の演算結果に基づき第３の演算回路の出
力と補正回路の出力のいずれかを選択する第２のマルチ
プレクサとを有する。
点データの指数部の演算を行なう第１の果に基づき前記
２つの浮動小数点データの仮数部の演算を行なう第３の
演算回路と、第３の演算回路の出力Ｃ：対してオーバー
フロー補正を行なう補正回路と、第３の演算回路の演算
結果（：基づき第１の演算回路の出力と第２の演算回路
の出力のいずれかを選択する第１のマルチプレクサと、
第３の演算回路の演算結果に基づき第３の演算回路の出
力と補正回路の出力のいずれかを選択する第２のマルチ
プレクサとを有する。
このように、浮動小数点演算に対し仮数部のオーバーフ
ローの発生を待たずして指数部および仮数部のオーバー
フロー処理をも行なってしまうことにより、浮動小数点
演算に要する時間を短縮できる。
ローの発生を待たずして指数部および仮数部のオーバー
フロー処理をも行なってしまうことにより、浮動小数点
演算に要する時間を短縮できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の浮動小数点演算装置の一実施例の構成
を示すブロック図である。
を示すブロック図である。
本実施例の浮動小数点演算装置は、２つの浮動小数点デ
ータの指数部の演算を行なうＮｌ１１の演算回路１と、
第１の演算回路１の出力に対してインクリメント動作を
行なう第２の演算回路２と、第１の演算回路１の演算結
果に基づき前記２つの浮動小数点データの仮数部の演算
を行なう第３の演算回路３と、第３の演算回路３の出力
に対してオーバーフロー補正を行なう補正回路４と、第
３の演算回路３の演算結果に基づき第１の演算回路１の
出力と第２の演算回路２の出力のいずれかを選択する第
１のマルチプレクサ５と、第３の演算回路３の演算結果
に基。づき第３の演算回路３の出力と補正回路４の出力
のいずれかを選択する第２のマルチプレクサ６とを有す
る。
ータの指数部の演算を行なうＮｌ１１の演算回路１と、
第１の演算回路１の出力に対してインクリメント動作を
行なう第２の演算回路２と、第１の演算回路１の演算結
果に基づき前記２つの浮動小数点データの仮数部の演算
を行なう第３の演算回路３と、第３の演算回路３の出力
に対してオーバーフロー補正を行なう補正回路４と、第
３の演算回路３の演算結果に基づき第１の演算回路１の
出力と第２の演算回路２の出力のいずれかを選択する第
１のマルチプレクサ５と、第３の演算回路３の演算結果
に基。づき第３の演算回路３の出力と補正回路４の出力
のいずれかを選択する第２のマルチプレクサ６とを有す
る。
第２図は第１図の実施例をより詳細に示すブロック図で
ある。
ある。
本実施例は、２つの浮動小数点データの指数部の減算を
行なう演算回路７と、演算回路７の出力をもとに、２つ
の浮動小数点データの指数部のいずれかを選択するマル
チプレクーｆ８と、演算回路７の出力をもとに２つの浮
動小数点データの仮数部のいずれかを選択し、シフト動
作を行なうシフトレジスタ９と、シフトレジスタ９で選
択されなかりた方の浮動小数点データの仮数部を選択す
るマルチプレクサ１０と、レジスタ９とマルチプレクサ
１０の内容の加算を行なう演算回路１１と、演算回路１
１の出力に対し１ビット右シフト動作を行なうシフトレ
ジスタ１２と、演算回路１１とシフトレジス′ □
り１２の出力のいずれかを選択するマルチプレクサ１３
と、マルチプレクサ８の値に対して＋１のインクリメン
ト動作を行なう演算回路１４と、マルチプレフ−９−８
と演算回路１４の出力のいずれかを選択するマルチプレ
クチ１５より構成されている。
行なう演算回路７と、演算回路７の出力をもとに、２つ
の浮動小数点データの指数部のいずれかを選択するマル
チプレクーｆ８と、演算回路７の出力をもとに２つの浮
動小数点データの仮数部のいずれかを選択し、シフト動
作を行なうシフトレジスタ９と、シフトレジスタ９で選
択されなかりた方の浮動小数点データの仮数部を選択す
るマルチプレクサ１０と、レジスタ９とマルチプレクサ
１０の内容の加算を行なう演算回路１１と、演算回路１
１の出力に対し１ビット右シフト動作を行なうシフトレ
ジスタ１２と、演算回路１１とシフトレジス′ □
り１２の出力のいずれかを選択するマルチプレクサ１３
と、マルチプレクサ８の値に対して＋１のインクリメン
ト動作を行なう演算回路１４と、マルチプレフ−９−８
と演算回路１４の出力のいずれかを選択するマルチプレ
クチ１５より構成されている。
次に実施例の動作を第２図に基づいて説明する。
２つの浮動小数点データであるＡ、Ｂを演算する場合で
通常の演算を行なう場合を考える。ＥＡ。
通常の演算を行なう場合を考える。ＥＡ。
ＥＢをそれぞれ浮動小数点データＡ、Ｂの指数部、ＭＡ
、ＭＢを仮数部とする。
、ＭＢを仮数部とする。
（１１まず、演算回路７で指数部ＥＡとＥＢの減算が行
なわれ、指数部ＥＡとＥＢの大小関係およびその差が求
められる。今、 ＥＡはＥＢより小さくない指数と仮定
し、その差をルとする。このとき、演算回路７での演算
の結果に基づいて、マルチプレクチ８では指数部ＥＡが
選択される。さらに、シフトレジスタ９には仮数部ＭＢ
が入力され、これ（二対してルビット右シフト動作が行
なわれる。この右シフト動作（：おいて上位ルビットに
は符号ピットと同じ数が与えられる。また、マルチプレ
クチ１０では仮数部ＭＡが選択される。
なわれ、指数部ＥＡとＥＢの大小関係およびその差が求
められる。今、 ＥＡはＥＢより小さくない指数と仮定
し、その差をルとする。このとき、演算回路７での演算
の結果に基づいて、マルチプレクチ８では指数部ＥＡが
選択される。さらに、シフトレジスタ９には仮数部ＭＢ
が入力され、これ（二対してルビット右シフト動作が行
なわれる。この右シフト動作（：おいて上位ルビットに
は符号ピットと同じ数が与えられる。また、マルチプレ
クチ１０では仮数部ＭＡが選択される。
（２） 次に（１）の動作が終了した段階で、演算回
路１１において、シフトレジスタ９の内容とマルチプレ
クサ１０の内容とが演算される。シフトレジスタ１２で
は、演算回路１１の出力に対して１ビット右シフト動作
が行なわれる。この右シフト動作においてＭＳＢには、
演算回路１１での演算におけるキャリーが与えられる。
路１１において、シフトレジスタ９の内容とマルチプレ
クサ１０の内容とが演算される。シフトレジスタ１２で
は、演算回路１１の出力に対して１ビット右シフト動作
が行なわれる。この右シフト動作においてＭＳＢには、
演算回路１１での演算におけるキャリーが与えられる。
（３）一方（１）の動作においてマルチプレクサ８の出
力が決定した段階で、前述した動作とは平行に演算回路
１４においてマルテブレクｆ８の内容二対する＋１のイ
ンクリメント動作が行なわれる。
力が決定した段階で、前述した動作とは平行に演算回路
１４においてマルテブレクｆ８の内容二対する＋１のイ
ンクリメント動作が行なわれる。
（４） 最後に、マルチプレクサ１３およびマルチプ
レクチ１５が演算回路１１での演算におけるオーバーフ
ローフラグをもとに動作する。マルチプレクサ１３では
オーバーフローフラグがたったときシフトレジスタ１２
の出力が、またオーバーフローフラグがたたなかりたと
きは演算回路１１の出力がそれぞれ選択される。マルチ
プレクＪＩ−１５ではオーバーフローフラグがたったと
き演算回路１４の出力が、またオーバーフローフラグが
たたなかったときはマルチプレクサ８の出力がそれぞれ
選択される。
レクチ１５が演算回路１１での演算におけるオーバーフ
ローフラグをもとに動作する。マルチプレクサ１３では
オーバーフローフラグがたったときシフトレジスタ１２
の出力が、またオーバーフローフラグがたたなかりたと
きは演算回路１１の出力がそれぞれ選択される。マルチ
プレクＪＩ−１５ではオーバーフローフラグがたったと
き演算回路１４の出力が、またオーバーフローフラグが
たたなかったときはマルチプレクサ８の出力がそれぞれ
選択される。
第３図は前述の実施例におけるシフトレジスタ１２の動
作をより詳しく示すものである。ただし、仮数部は８ビ
ツトとし、演算回路１１での加算のキャリーなＣとする
。オーバーフローフラグがたった場合、シフトレジスタ
１２の出力は演算回路１１の出力の最下位ビットを無視
したものの半分になりていることは明らかである。
作をより詳しく示すものである。ただし、仮数部は８ビ
ツトとし、演算回路１１での加算のキャリーなＣとする
。オーバーフローフラグがたった場合、シフトレジスタ
１２の出力は演算回路１１の出力の最下位ビットを無視
したものの半分になりていることは明らかである。
以上説明したように本発明は、浮動小数点演算に対し仮
数部のオーバーフローの発生を待たずして指数部および
仮数部のオーバーフロー処理をも行なってしまうことに
より、浮動小数点演算に要する時間を短縮できる効果が
ある。
数部のオーバーフローの発生を待たずして指数部および
仮数部のオーバーフロー処理をも行なってしまうことに
より、浮動小数点演算に要する時間を短縮できる効果が
ある。
を示すブロック図、第２図は第１図に示された本発明の
実施例をより詳細に示したブロック図、第３図は第２図
における演算回路１１の出力とシフトレジスタ１２との
関係を示す図である。
実施例をより詳細に示したブロック図、第３図は第２図
における演算回路１１の出力とシフトレジスタ１２との
関係を示す図である。
１・・・・・・・・・第１の演算回路
２・・・・・・・・・第２の演算回路
３・・・・・・・・・第３の演算回路
４・・・・・・・・・捕正回路
Claims (1)
- 【特許請求の範囲】 ２つの浮動小数点データを演算する浮動小数点演算装置
であつて、 ２つの浮動小数点データの指数部の演算を行なう第１の
演算回路と、 第１の演算回路の出力に対してインクリメント動作を行
なう第２の演算回路と、 第１の演算回路の演算結果に基づき前記２つの浮動小数
点データの仮数部の演算を行なう第３の演算回路と第３
の演算回路の出力に対してオーバーフロー補正を行なう
補正回路と、 第３の演算回路の演算結果に基づき第１の演算回路の出
力と第２の演算回路の出力のいずれかを選択する第１の
マルチプレクサと、 第３の演算回路の演算結果に基づき第 ３の演算回路と補正回路の出力のいず れかを選択する第２のマルチプレク サとを有する浮動小数点演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60163352A JPS6224322A (ja) | 1985-07-23 | 1985-07-23 | 浮動小数点演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60163352A JPS6224322A (ja) | 1985-07-23 | 1985-07-23 | 浮動小数点演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6224322A true JPS6224322A (ja) | 1987-02-02 |
Family
ID=15772251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60163352A Pending JPS6224322A (ja) | 1985-07-23 | 1985-07-23 | 浮動小数点演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6224322A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008111714A (ja) * | 2006-10-30 | 2008-05-15 | Ricoh Elemex Corp | 流量計 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186840A (ja) * | 1982-04-27 | 1983-10-31 | Hitachi Ltd | デ−タ処理装置 |
-
1985
- 1985-07-23 JP JP60163352A patent/JPS6224322A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186840A (ja) * | 1982-04-27 | 1983-10-31 | Hitachi Ltd | デ−タ処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008111714A (ja) * | 2006-10-30 | 2008-05-15 | Ricoh Elemex Corp | 流量計 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20060057574A (ko) | 예비 포화 검사로 가산 또는 감산을 위한 산술 유닛 및 그방법 | |
| JPS62191926A (ja) | 演算装置 | |
| US6205462B1 (en) | Digital multiply-accumulate circuit that can operate on both integer and floating point numbers simultaneously | |
| JPS6224322A (ja) | 浮動小数点演算装置 | |
| JP2018097864A (ja) | リーディングゼロ予想 | |
| US7003540B2 (en) | Floating point multiplier for delimited operands | |
| JPS62128331A (ja) | 情報処理装置 | |
| US6654776B1 (en) | Method and apparatus for computing parallel leading zero count with offset | |
| JPS6194144A (ja) | 浮動小数点加算回路 | |
| JPS61224036A (ja) | 演算装置 | |
| JP4428778B2 (ja) | 演算装置及び演算方法並びに計算装置 | |
| JPH0644226B2 (ja) | 演算処理装置 | |
| JPS60186932A (ja) | 演算装置 | |
| JPS61182134A (ja) | 加算装置 | |
| JP2508269B2 (ja) | 平方根演算装置 | |
| JPH0352093B2 (ja) | ||
| JP3551291B2 (ja) | シリアル数値演算装置 | |
| JPS6126136A (ja) | 浮動小数点加算回路の桁合わせ回路 | |
| JPH0540609A (ja) | 浮動小数点除算装置 | |
| JPH0553768A (ja) | 除算器 | |
| JPS626326A (ja) | 演算処理装置 | |
| JPH04160533A (ja) | マイクロ・プロセッサ | |
| JPH086762A (ja) | 乗算回路 | |
| JPS62152042A (ja) | 演算処理装置 | |
| JPS60235241A (ja) | 浮動小数点加算回路 |