JPS60235241A - 浮動小数点加算回路 - Google Patents
浮動小数点加算回路Info
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- JPS60235241A JPS60235241A JP59091494A JP9149484A JPS60235241A JP S60235241 A JPS60235241 A JP S60235241A JP 59091494 A JP59091494 A JP 59091494A JP 9149484 A JP9149484 A JP 9149484A JP S60235241 A JPS60235241 A JP S60235241A
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- JP
- Japan
- Prior art keywords
- circuit
- bits
- overflow
- mantissa
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/485—Adding; Subtracting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、浮動小数点加算回路に使用されている演算後
正規化回路に関する。
正規化回路に関する。
（従来技術）
一般に浮動小数点データの加算手段としては、最初に被
加算数および加ａ゛数の２つのオペランドの指数部を比
較し、次にその差分だけ小さい方の指数部を有する仮数
部を右にシフトし、２つのオペランドの指数部の桁合せ
を行って仮数部の加減算を実行し、その後に仮数部の中
間結果がオーバーフローを生じている場合には仮数部の
中間結果を１桁だけ右にシフトし、最上位桁に１を挿入
すると同時に、指数部のデータに１を加算して演算後正
矧化して演算結果とし、ていた。
加算数および加ａ゛数の２つのオペランドの指数部を比
較し、次にその差分だけ小さい方の指数部を有する仮数
部を右にシフトし、２つのオペランドの指数部の桁合せ
を行って仮数部の加減算を実行し、その後に仮数部の中
間結果がオーバーフローを生じている場合には仮数部の
中間結果を１桁だけ右にシフトし、最上位桁に１を挿入
すると同時に、指数部のデータに１を加算して演算後正
矧化して演算結果とし、ていた。
第１図は、従来の演算後正規化回路の指数部演算回路を
示すブロック図でｐｒる。第１図において、１はオーバ
ーフロー検出回路、２は演算器である。
示すブロック図でｐｒる。第１図において、１はオーバ
ーフロー検出回路、２は演算器である。
第１図において、仮数部の中間結果はオーバーフロー検
出回路１によってオーバーフローが発生しているか否か
を検出し、仮数部の中間結果にオーバーフローを生じて
いる場合には演算器２により指数部データに１を加算し
、指数部の演算結果とする。
出回路１によってオーバーフローが発生しているか否か
を検出し、仮数部の中間結果にオーバーフローを生じて
いる場合には演算器２により指数部データに１を加算し
、指数部の演算結果とする。
このような演算後正却化回路においては、指数部の演算
結果が確定するまでの時間が降＜、さらに演算結果の例
外検出が確定する寸での時間が隅いため、演算器のヤイ
クルタイムを越えるという欠点があった。
結果が確定するまでの時間が降＜、さらに演算結果の例
外検出が確定する寸での時間が隅いため、演算器のヤイ
クルタイムを越えるという欠点があった。
（発明の目的）
本発明の目的は、仮数部の中間結果にもとづいて指数部
の上位桁を抽出し、仮数部のデータにオーバーフローが
検出された場合に指数部の下位ビットに１を加算して上
位桁ヘキャリイのある場合とない場合との相違を決定す
る指数部の演算を先に実行しておくことにより上記欠点
を除去し、正規化回路の高速化を計った浮動小数点加算
回路を提供することにある。
の上位桁を抽出し、仮数部のデータにオーバーフローが
検出された場合に指数部の下位ビットに１を加算して上
位桁ヘキャリイのある場合とない場合との相違を決定す
る指数部の演算を先に実行しておくことにより上記欠点
を除去し、正規化回路の高速化を計った浮動小数点加算
回路を提供することにある。
（発明の構成）
本発明による浮動小数点加算回路は、オーバーフロー検
出回路と、抽出回路と、第１および第２の演算器と９選
択回路とを具備して構成した本のである。
出回路と、抽出回路と、第１および第２の演算器と９選
択回路とを具備して構成した本のである。
オーバーフロー検出回路は、仮数部の演算の中間結果に
オーバーフローを検出するためのものである。
オーバーフローを検出するためのものである。
抽出回路は（ｍ＋ｎ）ピッ）（ｎ：正整数）のデータ幅
から成る指数部の上位ｎビットを抽出するためのもので
ある。
から成る指数部の上位ｎビットを抽出するためのもので
ある。
第１の演舅器は、上記ｎビットに１を加算するためのも
のである。
のである。
第２の演（至）器は、仮数部のオーバーフローを検出す
るだめのオーバーフロー検出回路がオーバーフローを検
出した場合に指数部の下位ｍビットに１を加算するだめ
のものである。
るだめのオーバーフロー検出回路がオーバーフローを検
出した場合に指数部の下位ｍビットに１を加算するだめ
のものである。
選択回路は、第２の演算器のキャリイ出力によって指数
部の上位ｎビットの抽出回路の出力と。
部の上位ｎビットの抽出回路の出力と。
第１の演算器の出力とのいずれか一方を選択するだめの
ものである。
ものである。
（実施例）
次に、本発明について図面を参照して詳細に説明する。
第２図は、本発明の一実施例を示す高速化を汁１つた演
算後正却化回路の指数部演算回路のブロック図である。
算後正却化回路の指数部演算回路のブロック図である。
第２図において、１１ 才、、−よび１２けそれぞれ第
１および第２の演ａ：器、１３１オ一バーフロー検出回
路、１４目選択回路、１５は抽出回路である。第２図に
おいて、仮数部の中間結果はオーバーフロー検Ｈ１回路
１３によってオーバーフローを生じているか否かを検出
する。一方、オーバーフロー検出回路１３の出力が確定
する以前に（ｎ＋ｍ）ビン）（ｎ：正整数）のデータ幅
を有する指数部の上位ｎビットを抽出回路１５により抽
出してＥＸＰ （ｎ ）とし、第１の演嘗器１１により
１１１を加算してＥＸＰ（ｎ）−１−１をめる。
１および第２の演ａ：器、１３１オ一バーフロー検出回
路、１４目選択回路、１５は抽出回路である。第２図に
おいて、仮数部の中間結果はオーバーフロー検Ｈ１回路
１３によってオーバーフローを生じているか否かを検出
する。一方、オーバーフロー検出回路１３の出力が確定
する以前に（ｎ＋ｍ）ビン）（ｎ：正整数）のデータ幅
を有する指数部の上位ｎビットを抽出回路１５により抽
出してＥＸＰ （ｎ ）とし、第１の演嘗器１１により
１１１を加算してＥＸＰ（ｎ）−１−１をめる。
仮数部の中間結果がオーバーフローを牛じている場合に
は、指数部の下位ｍビットに１を加算して指数部の演算
結果の出力の下位ｍビットを第２の演算器１２によりめ
、指数部の演算結果の下位ｍピントを第２の演算器１２
から出力する。
は、指数部の下位ｍビットに１を加算して指数部の演算
結果の出力の下位ｍビットを第２の演算器１２によりめ
、指数部の演算結果の下位ｍピントを第２の演算器１２
から出力する。
第２の演算器１２のキャリイ出力にもとづき、選択回路
１４により桁上げがおる場合にはＥＸＰ（ｎ）＋１を選
択し、桁借りがかい場合にけＥＸＰ（ｎ）を選択するよ
うにして指数部の演算結果の上位ｎビットを決定する。
１４により桁上げがおる場合にはＥＸＰ（ｎ）＋１を選
択し、桁借りがかい場合にけＥＸＰ（ｎ）を選択するよ
うにして指数部の演算結果の上位ｎビットを決定する。
（発明の効果）
本発明は以上説明したように、浮動小数点加算回路の演
算後正知化回路において、指数部の一部を抽出して仮数
部より先に演算することにより高速化し、その結果より
検出する例外検出も高速化することがで集るという効果
がある。
算後正知化回路において、指数部の一部を抽出して仮数
部より先に演算することにより高速化し、その結果より
検出する例外検出も高速化することがで集るという効果
がある。
第１図は、従来の演算後正知化回路の指数部演数部演勢
回路の一実施例を示すブロック図である。 １．１３・・・オーバーフロー検出回路２．１２・・・
演算回路 １４・・・・・選択回路 １５・・・・・抽出回路
回路の一実施例を示すブロック図である。 １．１３・・・オーバーフロー検出回路２．１２・・・
演算回路 １４・・・・・選択回路 １５・・・・・抽出回路
Claims (1)
- 仮数部の演算の中間結果のシーパー７０−を検出するた
めのｍビット（ｍ：正整数）のオーバーフロー検出回路
と、（ｍ＋ｎ）ビット（ｎ：正整数）のデータ幅から成
る指数部の−Ｆ位ｎビットを抽出するだめの抽出回路と
、前記ｎビットに１′ｆ加算するための第１の演算器と
、前記仮数部のメーバーフローの前Ｆオーバーフロー検
出回路が前記オーバーフローを検出した場合に＾ｔ１記
指数部の下位ｍビットに１を加算するだめの第２の演算
器と、前記第２の演算器のキャリイ出力によって前記指
数部の上位ｎビットの抽出回路の出力と前記第１の演算
器の出力とのいずれか一方を選択す石ための選択回路と
を具備して構成したことを特徴とする浮動小数点加算回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091494A JPS60235241A (ja) | 1984-05-08 | 1984-05-08 | 浮動小数点加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091494A JPS60235241A (ja) | 1984-05-08 | 1984-05-08 | 浮動小数点加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60235241A true JPS60235241A (ja) | 1985-11-21 |
Family
ID=14027961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59091494A Pending JPS60235241A (ja) | 1984-05-08 | 1984-05-08 | 浮動小数点加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60235241A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320532A (ja) * | 1986-07-14 | 1988-01-28 | Hitachi Ltd | 浮動小数点演算装置 |
| US4849923A (en) * | 1986-06-27 | 1989-07-18 | Digital Equipment Corporation | Apparatus and method for execution of floating point operations |
-
1984
- 1984-05-08 JP JP59091494A patent/JPS60235241A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4849923A (en) * | 1986-06-27 | 1989-07-18 | Digital Equipment Corporation | Apparatus and method for execution of floating point operations |
| JPS6320532A (ja) * | 1986-07-14 | 1988-01-28 | Hitachi Ltd | 浮動小数点演算装置 |
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