JPH0362124A - 加算回路 - Google Patents
加算回路Info
- Publication number
- JPH0362124A JPH0362124A JP1197563A JP19756389A JPH0362124A JP H0362124 A JPH0362124 A JP H0362124A JP 1197563 A JP1197563 A JP 1197563A JP 19756389 A JP19756389 A JP 19756389A JP H0362124 A JPH0362124 A JP H0362124A
- Authority
- JP
- Japan
- Prior art keywords
- overflow
- adder
- carry
- bit
- carry signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 238000001514 detection method Methods 0.000 claims abstract description 19
- 230000000295 complement effect Effects 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、加算回路に係り、特に２の補数表現でのディ
ジタル値の加算処理を高速に行う加算回路に関する。
ジタル値の加算処理を高速に行う加算回路に関する。
第３図は従来の加算回路を示す回路図である。
第３図において、合計１６個の全加算器１が直列接続さ
れている。１６ビツトのＡデータ〔ＡＯｌＡＩ、Ａ２．
Ａ３．・・・・・・、Ａｌ ３．Ａｌ ４．Ａｌ ５）
と１６ビツトのＢデータ（：ＢＯ，Ｂｌ、Ｂ２．Ｂ３゜
・・・・・・、Ｂ１３．Ｂ１４．Ｂ１５：］とが、各々
の全加算器ｌに入力される。ここで、（Ｃｉ、ＣＯ，Ｃ
１゜Ｃ２，Ｃ３，・・・・・・ＣＩ２，０１３．Ｃ１４
，Ｃ１５：ｌは、各全加算器１の桁上がり信号である。
れている。１６ビツトのＡデータ〔ＡＯｌＡＩ、Ａ２．
Ａ３．・・・・・・、Ａｌ ３．Ａｌ ４．Ａｌ ５）
と１６ビツトのＢデータ（：ＢＯ，Ｂｌ、Ｂ２．Ｂ３゜
・・・・・・、Ｂ１３．Ｂ１４．Ｂ１５：］とが、各々
の全加算器ｌに入力される。ここで、（Ｃｉ、ＣＯ，Ｃ
１゜Ｃ２，Ｃ３，・・・・・・ＣＩ２，０１３．Ｃ１４
，Ｃ１５：ｌは、各全加算器１の桁上がり信号である。
オーバーフロー信号を出力する排他的論理和１０は、桁
上がり信号８，９を入力とする。
上がり信号８，９を入力とする。
従来の加算回路は、全加算器１を直列接続することによ
り構成されており、オーバーフローの検出は、加算結果
の最上位ビットからの桁上がり信号８、及び再上位ビッ
トへの桁上がり信号９の排他的論理和１０により求めて
いた。このため、加算処理が終了するまでに加算処理に
よるオーバーフローの有無を判定することはできなかっ
た。
り構成されており、オーバーフローの検出は、加算結果
の最上位ビットからの桁上がり信号８、及び再上位ビッ
トへの桁上がり信号９の排他的論理和１０により求めて
いた。このため、加算処理が終了するまでに加算処理に
よるオーバーフローの有無を判定することはできなかっ
た。
前述の従来の加算回路に於いては、オーバーフローの検
出を加算処理の結果から行っていたため、オーバーフロ
ーの発生により、演算結果の補正処理等を行う場合に、
多大な処理時間が必要になるという欠点があった。
出を加算処理の結果から行っていたため、オーバーフロ
ーの発生により、演算結果の補正処理等を行う場合に、
多大な処理時間が必要になるという欠点があった。
本発明の加算回路の構成は、２の補数表現でのディジタ
ル値の加算処理を複数の加算器で行う加算回路に於て、
オーバーフローを前記加算処理と並行して検出するよう
に、前記加算処理を行う加算器の途中のビットからの桁
上げ信号と、取り出した前記桁上げ信号より上位のビッ
トの加算データとを入力とするオーバーフロー検出回路
を設けたことを特徴とする。
ル値の加算処理を複数の加算器で行う加算回路に於て、
オーバーフローを前記加算処理と並行して検出するよう
に、前記加算処理を行う加算器の途中のビットからの桁
上げ信号と、取り出した前記桁上げ信号より上位のビッ
トの加算データとを入力とするオーバーフロー検出回路
を設けたことを特徴とする。
次に図面を参照しながら本発明を説明する。
第１図は本発明の第１の実施例の加算回路を示すブロッ
ク図である。
ク図である。
第１図において、第３図と同様に直列接続された合計１
６個の全加算器１が設けられ、さらに本実施例では、オ
ーバーフロー検出回路３が設けられている。本実施例の
動作は、第３図と同様に直列接続された全加算器１で加
算処理を行うが、オーバーフロー検出回路のオーバーフ
ローの検出は、ビット１３の全加算器１からの桁上げ信
号２、及びビット１４．ビット１５の全加算器１への入
力データＡ１５．Ｂ１５．Ａ１４．Ｂ１４ （取り出し
た桁上げ信号より上位のビットの加算データ）から、オ
ーバーフロー検出回路３により行っており、全１６ビツ
トの加算動作と、オーバーフローの検出とを、並行して
行うことが可能となる。
６個の全加算器１が設けられ、さらに本実施例では、オ
ーバーフロー検出回路３が設けられている。本実施例の
動作は、第３図と同様に直列接続された全加算器１で加
算処理を行うが、オーバーフロー検出回路のオーバーフ
ローの検出は、ビット１３の全加算器１からの桁上げ信
号２、及びビット１４．ビット１５の全加算器１への入
力データＡ１５．Ｂ１５．Ａ１４．Ｂ１４ （取り出し
た桁上げ信号より上位のビットの加算データ）から、オ
ーバーフロー検出回路３により行っており、全１６ビツ
トの加算動作と、オーバーフローの検出とを、並行して
行うことが可能となる。
以下に第１図に示したオーバーフロー検出回路真
理
値
表
この真理値表において、Ａデジタル入力データ［Ａ１５
．Ａｌ ４：］と、Ｂデジタル入力データ［：Ｂ１５．
Ｂ１４：］と、桁上がり信号Ｃ１３とが入力された場合
、これらのすべての組み合せを示し、オーバーフロー検
出回路３の出力状態を〔無〕又は〔有〕として示してい
る。
．Ａｌ ４：］と、Ｂデジタル入力データ［：Ｂ１５．
Ｂ１４：］と、桁上がり信号Ｃ１３とが入力された場合
、これらのすべての組み合せを示し、オーバーフロー検
出回路３の出力状態を〔無〕又は〔有〕として示してい
る。
従来技術で述べたように、２の補数表現のディジタル値
の加算処理においては、加算器の最上位ビットからの桁
上げと最上位ビットへの桁上げの排他的論理和がオーバ
ーフローであるため、本実施例では、加算器への入力デ
ータの組合せから最上位ビットからの桁上げ、最上位ビ
ットへの桁上げの有無を検出することにより、オーバー
フローが必ず発生する場合、必ず発生しない場合、及び
検出に使用した入力データの最下位ビットへの桁上げ入
力により左右される場合を判定することが出来る。本実
施例の場合、入力データ（Ａ１５゜Ａ１４．Ｂ１５．
Ｂ１４）が（０，１，０，１）及び（１，０，１，０）
の場合にオーバーフローが必ず発生し、（０，Ｏ，０，
１）、（０，１，０゜０）、（１，０，１，１）、及び
（１，１，１，Ｏ）の場合、ビット１４への桁上げ信号
（Ｃ１３）によりオーバーフローの有無が決定する。従
って、本実施例では、前記組合せを加算器への入力値か
ら検出しておくことにより、オーバーフローが必ず発生
する場合、必ず発生しない場合、及び桁上げ入力により
左右される場合を判定でき、検出処理を加算処理と並行
して行っておくことにより、最も遅い場合でも、判定に
使用する桁上がりの発生とほぼ同時にオーバーフローの
有無を判定することが出来る。
の加算処理においては、加算器の最上位ビットからの桁
上げと最上位ビットへの桁上げの排他的論理和がオーバ
ーフローであるため、本実施例では、加算器への入力デ
ータの組合せから最上位ビットからの桁上げ、最上位ビ
ットへの桁上げの有無を検出することにより、オーバー
フローが必ず発生する場合、必ず発生しない場合、及び
検出に使用した入力データの最下位ビットへの桁上げ入
力により左右される場合を判定することが出来る。本実
施例の場合、入力データ（Ａ１５゜Ａ１４．Ｂ１５．
Ｂ１４）が（０，１，０，１）及び（１，０，１，０）
の場合にオーバーフローが必ず発生し、（０，Ｏ，０，
１）、（０，１，０゜０）、（１，０，１，１）、及び
（１，１，１，Ｏ）の場合、ビット１４への桁上げ信号
（Ｃ１３）によりオーバーフローの有無が決定する。従
って、本実施例では、前記組合せを加算器への入力値か
ら検出しておくことにより、オーバーフローが必ず発生
する場合、必ず発生しない場合、及び桁上げ入力により
左右される場合を判定でき、検出処理を加算処理と並行
して行っておくことにより、最も遅い場合でも、判定に
使用する桁上がりの発生とほぼ同時にオーバーフローの
有無を判定することが出来る。
本実施例では、加算処理を行う加算回路の途中のビット
からの桁上げ信号と、取り出した桁上げ信号より上位の
ビットの加算データとの組合せ回路によるオーバーフロ
ーの検出回路を設けている。
からの桁上げ信号と、取り出した桁上げ信号より上位の
ビットの加算データとの組合せ回路によるオーバーフロ
ーの検出回路を設けている。
第２図は本発明の第２の実施例の加算器を示すブロック
図である。
図である。
第２図において、本実施例の加算器は、直列接続された
４個の４ビット桁上げ先見加算器４と、先見桁上げ生成
回路５と、オーバーフロー検出回路６とを含み、構成さ
れる。ここで、オーバーフロー検出回路６は、入力デー
タ〔ＡＩ５〜Ａ１２１、〔Ｂ１５〜Ｂ１２］、及び桁上
げＣ１ｌ信号とを入力として、前記真理表のようなオー
バーフロー信号を出力する。
４個の４ビット桁上げ先見加算器４と、先見桁上げ生成
回路５と、オーバーフロー検出回路６とを含み、構成さ
れる。ここで、オーバーフロー検出回路６は、入力デー
タ〔ＡＩ５〜Ａ１２１、〔Ｂ１５〜Ｂ１２］、及び桁上
げＣ１ｌ信号とを入力として、前記真理表のようなオー
バーフロー信号を出力する。
第２図では、４ビットの桁上げ先見加算器で実現した第
２の実施例が示されている。
２の実施例が示されている。
第２図の場合、桁上げ先見加算器４、及び先見桁上げ生
成回路５により加算処理の高速化を計っている。この場
合も、第１図の場合と同様に、取り出す桁上げ信号より
、上位のビットの加算データである桁上げ先見加算器４
の上位４ビツトの入力データにより、オーバーフローの
発生する条件をオーバーフロー検出回路６により検出す
ることにより、先見桁上げ生成回路５からの桁上げ出カ
フとほぼ同時にオーバーフローの有無を検出することが
でき、第１図の場合と比較して、オーバーフｐ−の検出
を行う桁上げ信号をピッ）１１からの桁上げによって行
っていること、及び桁上げ先見加算回路５の高速桁上げ
出カフにより、さらに高速なオーバーフロー検出が可能
となる。
成回路５により加算処理の高速化を計っている。この場
合も、第１図の場合と同様に、取り出す桁上げ信号より
、上位のビットの加算データである桁上げ先見加算器４
の上位４ビツトの入力データにより、オーバーフローの
発生する条件をオーバーフロー検出回路６により検出す
ることにより、先見桁上げ生成回路５からの桁上げ出カ
フとほぼ同時にオーバーフローの有無を検出することが
でき、第１図の場合と比較して、オーバーフｐ−の検出
を行う桁上げ信号をピッ）１１からの桁上げによって行
っていること、及び桁上げ先見加算回路５の高速桁上げ
出カフにより、さらに高速なオーバーフロー検出が可能
となる。
以上説明したように、本発明は、入力データの加算処理
と並行してオーバーフローの検出を行つことにより、加
算処理の結果からオーバーフローを求める場合に比較し
て、より高速にオーバーフローを検出することができ、
特に浮動小数点演算のように、オーバーフローの発生に
より演算結果の補正を行う必要がある処理を高速に動作
させることが出来る効果がある。
と並行してオーバーフローの検出を行つことにより、加
算処理の結果からオーバーフローを求める場合に比較し
て、より高速にオーバーフローを検出することができ、
特に浮動小数点演算のように、オーバーフローの発生に
より演算結果の補正を行う必要がある処理を高速に動作
させることが出来る効果がある。
第１図は本発明の第１の実施例の加算回路を示すブロッ
ク図、第２図は本発明の第２の実施例のブロック図、第
３図は従来の加算回路のブロック図である。 ｌ・・・・・・全加算器、２・・・・・・全加算器から
の桁上げ信号、３・・・・・・全加算器からの桁上げ及
び全加算器への入力データによるオーバーフロー検出回
路、４・・・・・・４ビット桁上げ先見加算器、５・・
・・・・先見桁上げ生成回路、６・・・・・・先見桁上
げ生成回路による桁上げ及び加算データによるオーバー
フロー検出回路、７・・・・・・先見桁上げ生成回路に
よる桁上げ信号、８・・・・・・最上位ビットの全加算
器からの桁上げ信号、９・・・・・・最上位ビットの全
加算器への桁上げ信号、１０・・・・・・排他的論理和
回路。
ク図、第２図は本発明の第２の実施例のブロック図、第
３図は従来の加算回路のブロック図である。 ｌ・・・・・・全加算器、２・・・・・・全加算器から
の桁上げ信号、３・・・・・・全加算器からの桁上げ及
び全加算器への入力データによるオーバーフロー検出回
路、４・・・・・・４ビット桁上げ先見加算器、５・・
・・・・先見桁上げ生成回路、６・・・・・・先見桁上
げ生成回路による桁上げ及び加算データによるオーバー
フロー検出回路、７・・・・・・先見桁上げ生成回路に
よる桁上げ信号、８・・・・・・最上位ビットの全加算
器からの桁上げ信号、９・・・・・・最上位ビットの全
加算器への桁上げ信号、１０・・・・・・排他的論理和
回路。
Claims (1)
- ２の補数表現でのディジタル値の加算処理を複数の加算
器で行う加算回路に於て、オーバーフローを前記加算処
理と並行して検出するように、前記加算処理を行う加算
器の途中のビットからの桁上げ信号と、取り出した前記
桁上げ信号より上位のビットの加算データとを入力とす
るオーバーフロー検出回路を設けたことを特徴とする加
算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197563A JPH087670B2 (ja) | 1989-07-28 | 1989-07-28 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197563A JPH087670B2 (ja) | 1989-07-28 | 1989-07-28 | 加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0362124A true JPH0362124A (ja) | 1991-03-18 |
| JPH087670B2 JPH087670B2 (ja) | 1996-01-29 |
Family
ID=16376584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1197563A Expired - Fee Related JPH087670B2 (ja) | 1989-07-28 | 1989-07-28 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087670B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677860A (en) * | 1993-10-19 | 1997-10-14 | Mitsubishi Denki Kabushiki Kaisha | Overflow and underflow processing circuit of a binary adder |
| US5745397A (en) * | 1995-02-07 | 1998-04-28 | Nec Corporation | Addition overflow detection circuit |
| FR2772946A1 (fr) * | 1997-12-23 | 1999-06-25 | Sgs Thomson Microelectronics | Procede de determination d'un depassement de format du resultat d'une operation arithmetique realisee sur deux operandes |
| EP1061436A2 (en) * | 1997-10-23 | 2000-12-20 | Advanced Micro Devices, Inc. | Multifunction floating point addition/subtraction pipeline |
| KR20030070408A (ko) * | 2002-02-25 | 2003-08-30 | 대한산자공업 주식회사 | 연약지반의 압밀촉진 배수용 드레인보드 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59226944A (ja) * | 1983-06-09 | 1984-12-20 | Fujitsu Ltd | 浮動小数点デ−タ加減算方式 |
| JPS6227864A (ja) * | 1985-07-29 | 1987-02-05 | Pioneer Electronic Corp | 累算回路 |
-
1989
- 1989-07-28 JP JP1197563A patent/JPH087670B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59226944A (ja) * | 1983-06-09 | 1984-12-20 | Fujitsu Ltd | 浮動小数点デ−タ加減算方式 |
| JPS6227864A (ja) * | 1985-07-29 | 1987-02-05 | Pioneer Electronic Corp | 累算回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677860A (en) * | 1993-10-19 | 1997-10-14 | Mitsubishi Denki Kabushiki Kaisha | Overflow and underflow processing circuit of a binary adder |
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| EP1061436A2 (en) * | 1997-10-23 | 2000-12-20 | Advanced Micro Devices, Inc. | Multifunction floating point addition/subtraction pipeline |
| EP1061436A3 (en) * | 1997-10-23 | 2003-05-07 | Advanced Micro Devices, Inc. | Multifunction floating point addition/subtraction pipeline |
| FR2772946A1 (fr) * | 1997-12-23 | 1999-06-25 | Sgs Thomson Microelectronics | Procede de determination d'un depassement de format du resultat d'une operation arithmetique realisee sur deux operandes |
| KR20030070408A (ko) * | 2002-02-25 | 2003-08-30 | 대한산자공업 주식회사 | 연약지반의 압밀촉진 배수용 드레인보드 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH087670B2 (ja) | 1996-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |