JPS61165128A - 多入力加減算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計算機システム等における多入力の２進数加減
算を行う装置に関する。

乗算、除算等を高速に実行するための、多入力の加減算
を行う回路として、桁上げ保存加算器（以下においてＣ
３Ａという）を、多段且つ木状に接続したＣ３Ａ　）リ
ーの構成が広く使用されている。

このような、２進数の演算においては、よく知られてい
るように、負数はいわゆる２の補数として表現するのが
一般に便利であり、減算は原理的には減数の２の補数を
被減数に加算する方式によって実行される。

〔従来の技術と発明が解決しようとする問題点〕第２図
はＣ３八トリーによる加減算装置の従来の一構成例を示
すブロック図である。

図では９個までの入力の加減算を行うようにした場合を
示している。

入力の２進数は、被演算数がレジスタ４−０に、加数又
は減数となる入力がレジスタ２−１〜２−８にセントさ
れている。

レジスタ２−１〜２−８の数は、それぞれ２の補数回路
３〜１〜３−８を経て、レジスタ４−１〜４−８にセッ
トされる。

こ＼で、各２の補数回路３−１〜３−８は、それぞれ図
示されない制御回路からの制御線１−１〜１−８によっ
て制御され、加数にする場合にはレジスタ２−１〜２−
８の値をそのま＼レジスタ４−１〜４−８にセントし、
減数にする場合にはレジスタ２−１〜２−８の値の２の
補数をレジスタ４−１〜４−８にセットするように動作
する。

レジスタ４−０．４−１〜４−８にセットされた数値は
、第１段の３個のＣ３Ａ６−１〜６−３の各入力となる
。

Ｃ３Ａはよく知られているように、３人力の加算器であ
り、それら３人力の加算結果を、桁上げ値（以下におい
てＣ８Ｃという）と桁上げ無しの和（Ｃ３Ｓ）とに分離
して出力する。

第１段のＣＳ　Ａ６−１〜６−３の６出力は、第２段の
２個のＣＳ　Ａ７−１．７−２に入力し、ぞれらの４出
力のうち、３出力は第３段のＣ３Ａ８に入力し、１出力
はＣ３Ａ８の出力と共に、第４段のＣ３Ａ９に入力する
。

Ｃ３Ａ９の２出力は、最終段を構成する通常の桁上げ伝
播加算器（以下においてＣＰＡという）５で加算されて
最終の１出力を得ることにより演算を終了する。

以上の構成において、最初の減数入力値に対して、その
２の補数を求める演算は、入力の各ビットを反転して得
られる、いわゆる１の補数の最下位桁に１を加算するこ
とによって得られるので、桁上げの伝播を考慮すると、
比較的長い演算時間を要し、加減算装置の性能上の問題
であった。

〔問題点を解決するための手段〕

前記の問題点は、桁上げ保存加算器を木状に多段接続し
て構成される加算回路により、２以上の入力２進数の加
減算を行うに際し、該入力のうち加数となる数と、減数
となる数の１の補数とを、上記桁上げ保存加算器に個別
に入力する手段、及び上記桁上げ保存加算器の桁上げ値
出力のうち、上記減数となる数の個数に等しい個数の桁
上げ値出力の最下位ビットを１にし、他の桁上げ値出力
の最下位ビットをＯとして、各次段の加算器に入力する
手段を有する本発明の多入力加減算装置によって解決さ
れる。

〔作用〕

即ち、減数入力に対しては、２の補数ではなくて、１の
補数を生成してＣ３Ａに入力する。

従って、Ｃ３Ａ入力前の処理は従来より十分高速化され
る。

その後のＣ３Ａの加算において、減数入力の個数に等し
い個数のＣ３Ｃについて、それらの最下位桁に１を加算
して次段入力とする。

こ＼で、Ｃ８Ｃは桁上げ値出力であるから、その最下位
ビットは常にＯである。

従って、上記の１の加算は単に最下位ビットを１に置き
換える操作となり、演算時間が従来より増加することは
ない。

上記のＣ８Ｃへの１加算は、従来減数についてＣ３Ａへ
の入力前に、２の補数を得る過程で行われた加算に代わ
るものとなり、全体として従来と全く同じ演算が、従来
より短い時間で実行されることになる。

〔実施例〕

第１図は本発明の一実施例構成を示すブロック図である
。

第１図も第２図の場合と同様に、９個の入力の加減算装
置を例とし、第２図と同じ部分は同一の符号で示す。

従来と同様に、人力の２進数の被演算数はレジスタ４−
０に、加数又は減数となる入力はレジスタ２−１〜２−
８にセットされる。

本発明において、レジスタ２−１〜２−８にセットされ
ている数は、それぞれ１の補数回路１０−１〜１０−８
を経由して、レジスタ４−１〜４−８にセットされる。

各１の補数回路１０−１〜１０−８は、それぞれ図示さ
れない制御回路からの制御線１−１〜１−８によって制
御され、レジスタ２−１〜２−８の数を加数にする場合
にはレジスタ２−１〜２−８の値をそのま＼出力し、減
数にする場合にはレジスタ２−１〜２−８の値の１の補
数を出力して、レジスタ４−１〜４−８にセントするよ
うに動作する。

レジスタ４−０．４−１〜４−８にセットされた数値は
、第１段の３個のＣＳ　Ａ６−１〜６−３の各入力とな
る。

Ｃ３Ａ及びＣＰＡの段間の接続は従来と同様であるが、
本発明により前段Ｃ３ＡのＣＳＣ出力を次段のＣ３Ａ又
はＣＰＡに入力する場合に、各Ｃ８Ｃの最下位は入力し
ない。

その代わりに、例えば各１ビツトのフリップフロップ回
路で構成されるトリガ１１−１〜１１−７の出力によっ
て、各Ｃ８Ｃの最下位ビットを置き換えて次段入力とす
る。

又、同様の構成のトリガ１１−８の出力をＣＰＡ５の最
下位桁の桁上げ入力端子１２に接続する。

ＣＰＡ５は一般に、通常の方式で２人力の減算を行う場
合の、入力の２の補藪を計算する場合の便宜等のために
、最下位桁には３ビツトの加算入力端子を持っている。

従来例の構成の場合にはこのうちの第３の端子、即ち桁
上げ端子１２は使用しない（常にＯにしておく）が、本
発明においては上記のようにこの入力端子を利用する。

トリガ１１−１〜１１−８は、それぞれレジスタ２−１
〜２−８の入力に対応し、それが減数になる場合に制御
線１−１〜１−８の信号によって、減数に対応するトリ
ガ１０−１〜１０−８の出力が“１゛になるようにセッ
トされ、その他のトリガ１１−１〜１１−８の出力は０
゛に保持される。

以上の構成によ、す、トリガ１０−１〜１０−８のうち
、減数入力の個数に等しいトリガの出力のみ１となり、
Ｃ３Ａ７−１　、？−２，８，９？ＣＰＡ５の何れかに
おいて最下位桁に加算されるので、この加算は１の補数
回路１０−１〜１０−８による演算と併せて、減数とす
る入力数について、２の補数を求めたのと同一の効果を
得、従来例と同一の最終演算結果を得る。

又、以上の構成によれば、トリガ１０−１〜１０−８の
出力の加算は、各ＣＳＣ出力の次段における加算に含ま
れるので、全く演算時間を増加することがなく、全体の
演算時間を従来より短縮することができる。

以上の例は９人力としたが、９以外の任意の入力個数の
場合にも、同様の構成が可能であることは、当分野の知
識を持つ者には、以上の説明から容易に理解されるであ
ろう。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、多入力
の加減算装置の高速化が経済的に得られるという著しい
工業的効果がある。

【図面の簡単な説明】

第１図は本発明一実施例構成のブロック図、第２図は従
来の一構成例ブロック図である。 図において、 ２−１〜２−８．４−０．４−１〜４−８はレジスタ、
３−１〜３−８は２の補数回路、 ５はＣＰＡ。 ６−１〜６−３．７−１．７−２．８．９はＣ３Ａ、１
０−１〜１０−８は１の補数回路、 １１−１〜１１−８はトリガ

Claims (1)

【特許請求の範囲】
1. 桁上げ保存加算器を木状に多段接続して構成される加算
   回路により、２以上の入力２進数の加減算を行うに際し
   、該入力のうち加数となる数と、減数となる数の１の補
   数とを、上記桁上げ保存加算器に個別に入力する手段、
   及び上記桁上げ保存加算器の桁上げ値出力のうち、上記
   減数となる数の個数に等しい個数の桁上げ値出力の最下
   位ビットを１にし、他の桁上げ値出力の最下位ビットを
   ０として、各次段の加算器に入力する手段を有すること
   を特徴とする多入力加減算装置。