JPH07160672A - 積和演算回路 - Google Patents
積和演算回路Info
- Publication number
- JPH07160672A JPH07160672A JP33888493A JP33888493A JPH07160672A JP H07160672 A JPH07160672 A JP H07160672A JP 33888493 A JP33888493 A JP 33888493A JP 33888493 A JP33888493 A JP 33888493A JP H07160672 A JPH07160672 A JP H07160672A
- Authority
- JP
- Japan
- Prior art keywords
- adder
- carry
- input
- save
- sum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】
【目的】 積和演算を高速に行う手段を提供する。
【構成】 並列乗算器を構成する複数のキャリーセーブ
型加算器としてのシフタ＋キャリーセーブ型加算器９の
中で最上位の部分積の加算に要する加算器の出力と、並
列乗算器を構成するキャリー伝搬型加算器１０の入力と
の間に、キャリーセーブ型加算器４を１段挿入し、この
挿入された加算器４の入力端子に、最上位の部分積の加
算結果と、演算サイクルの始めにそれ以前の累積加算結
果とを入力し、また、挿入された加算器４の出力端子を
キャリー伝搬型加算器１０の入力に接続する。 【効果】 積和演算に要する時間が、従来の乗算に要す
る時間と３入力全加算器１段分の遅延時間の和で実現で
きる。
型加算器としてのシフタ＋キャリーセーブ型加算器９の
中で最上位の部分積の加算に要する加算器の出力と、並
列乗算器を構成するキャリー伝搬型加算器１０の入力と
の間に、キャリーセーブ型加算器４を１段挿入し、この
挿入された加算器４の入力端子に、最上位の部分積の加
算結果と、演算サイクルの始めにそれ以前の累積加算結
果とを入力し、また、挿入された加算器４の出力端子を
キャリー伝搬型加算器１０の入力に接続する。 【効果】 積和演算に要する時間が、従来の乗算に要す
る時間と３入力全加算器１段分の遅延時間の和で実現で
きる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の中で
も特にデジタル信号処理の中枢となる積和演算回路に関
するものである。
も特にデジタル信号処理の中枢となる積和演算回路に関
するものである。
【０００２】
【従来の技術】従来の積和演算回路の構成及びその動作
内容について図２及び図３を参照して説明する。図２は
従来の積和演算回路の１例であり、レジスタ１・２と、
並列乗算器１０３と、加減算を行うＡＬＵ１０４と、ア
キュミュレータ５と、トライステートバッファ６と、デ
ータバス７とを示している。
内容について図２及び図３を参照して説明する。図２は
従来の積和演算回路の１例であり、レジスタ１・２と、
並列乗算器１０３と、加減算を行うＡＬＵ１０４と、ア
キュミュレータ５と、トライステートバッファ６と、デ
ータバス７とを示している。
【０００３】図２をもとに積和演算の動作を説明する
と、演算サイクルの初めにレジスタ１・２にラッチされ
たデータが並列乗算器１０３の入力となり、乗算が実行
され乗算結果はＡＬＵ１０４のＡ入力信号となる。ま
た、演算サイクルの初めにアキュミュレータ５より、Ａ
ＬＵ１０４のＢ入力に、前記演算サイクル以前の積和演
算結果が送られ、ＡＬＵ１０４によりＡ・Ｂ入力の加
（減）算を実行し、演算サイクルの終わりにアキュミュ
レータ５にラッチされる。必要な積和演算の実行が終了
すると、アキュミュレータ５に保持されたデータはトラ
イステートバッファ６を通り、データバス７に送られ
る。図３には図２で用いている並列乗算器の１回路例を
示す図であり、図に於いて乗数Ｙはブースエンコーダ８
に入り、ブースエンコーダ８の出力はシフタ＋キャリー
セーブ加算器１０９の中で求まる複数の部分積の値を決
定する。シフタ＋キャリーセーブ加算器１０９の中で最
上位の部分積まで行われると、その結果はキャリー伝搬
型加算器１１０に入力され、前記キャリー伝搬型加算器
の出力Ｍは、入力Ｘ・Ｙの乗算結果となる。
と、演算サイクルの初めにレジスタ１・２にラッチされ
たデータが並列乗算器１０３の入力となり、乗算が実行
され乗算結果はＡＬＵ１０４のＡ入力信号となる。ま
た、演算サイクルの初めにアキュミュレータ５より、Ａ
ＬＵ１０４のＢ入力に、前記演算サイクル以前の積和演
算結果が送られ、ＡＬＵ１０４によりＡ・Ｂ入力の加
（減）算を実行し、演算サイクルの終わりにアキュミュ
レータ５にラッチされる。必要な積和演算の実行が終了
すると、アキュミュレータ５に保持されたデータはトラ
イステートバッファ６を通り、データバス７に送られ
る。図３には図２で用いている並列乗算器の１回路例を
示す図であり、図に於いて乗数Ｙはブースエンコーダ８
に入り、ブースエンコーダ８の出力はシフタ＋キャリー
セーブ加算器１０９の中で求まる複数の部分積の値を決
定する。シフタ＋キャリーセーブ加算器１０９の中で最
上位の部分積まで行われると、その結果はキャリー伝搬
型加算器１１０に入力され、前記キャリー伝搬型加算器
の出力Ｍは、入力Ｘ・Ｙの乗算結果となる。
【０００４】従来は前述のようであったため、積和演算
に要する時間は主に並列乗算に要する時間とＡＬＵの演
算（加減算）に要する時間との和であった。並列乗算が
図３のごとき回路であれば、ブースエンコーダの遅延時
間をａ、キャリーセーブ加算器を構成する３入力全加算
器の遅延時間をｂ、部分積の加算段数をｎ、キャリー伝
搬型加算器の遅延時間をｃとすると、並列乗算の遅延時
間ｔMPYは、 ｔMPY＝ａ＋ｂ×ｎ＋ｃ となる。
に要する時間は主に並列乗算に要する時間とＡＬＵの演
算（加減算）に要する時間との和であった。並列乗算が
図３のごとき回路であれば、ブースエンコーダの遅延時
間をａ、キャリーセーブ加算器を構成する３入力全加算
器の遅延時間をｂ、部分積の加算段数をｎ、キャリー伝
搬型加算器の遅延時間をｃとすると、並列乗算の遅延時
間ｔMPYは、 ｔMPY＝ａ＋ｂ×ｎ＋ｃ となる。
【０００５】乗算器の出力結果は最下位ビットにより決
まって行き、従って乗算後の加（減）算も、乗算結果よ
り僅かに遅れて最下位ビットより決まって行く。乗算器
の最上位ビットが決まってからＡＬＵの最上位ビットが
決まるまでの遅延時間をｄとすると、１回の積和演算に
要する時間ｔtotalは、 ｔtotal＝ｔMPY＋ｄ＝ａ＋ｂ×ｎ＋ｃ＋ｄ となる。
まって行き、従って乗算後の加（減）算も、乗算結果よ
り僅かに遅れて最下位ビットより決まって行く。乗算器
の最上位ビットが決まってからＡＬＵの最上位ビットが
決まるまでの遅延時間をｄとすると、１回の積和演算に
要する時間ｔtotalは、 ｔtotal＝ｔMPY＋ｄ＝ａ＋ｂ×ｎ＋ｃ＋ｄ となる。
【０００６】
【発明が解決しようとする課題】一般的にＡＬＵの加減
算器や乗算器内のキャリー伝搬型加算器には高速化の工
夫がされており、データ語調を何分割かし、並列に演算
を実行する。
算器や乗算器内のキャリー伝搬型加算器には高速化の工
夫がされており、データ語調を何分割かし、並列に演算
を実行する。
【０００７】従って、乗算器の最上位ビットが決まりＡ
ＬＵの最上位ビットが決まるまでには、全加算器段数の
遅延が生じる。仮に扱うデータ語長を３２ビットとし、
加減算処理を３分割つまり８ビット毎に並列に処理する
演算器を用いるなら、乗算器の最上位ビットの値が決ま
ってからＡＬＵの加減算器の最上位ビットの値が決まる
までには、最低でも３入力全加算器８段分の遅延が生じ
ることになる。
ＬＵの最上位ビットが決まるまでには、全加算器段数の
遅延が生じる。仮に扱うデータ語長を３２ビットとし、
加減算処理を３分割つまり８ビット毎に並列に処理する
演算器を用いるなら、乗算器の最上位ビットの値が決ま
ってからＡＬＵの加減算器の最上位ビットの値が決まる
までには、最低でも３入力全加算器８段分の遅延が生じ
ることになる。
【０００８】そこでこの発明は積和演算にかかる時間を
短縮し、高速なデータ処理が行える積和演算回路を提供
することを目的とする。
短縮し、高速なデータ処理が行える積和演算回路を提供
することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記課題を解決
するために、並列乗算器を構成するキャリーセーブ型加
算器群の中で最上位の部分積の加算に要するキャリーセ
ーブ型加算器の出力と、並列乗算器を構成するキャリー
伝搬型加算器の入力との間にキャリーセーブ型加算器を
１段挿入し、その挿入されたキャリーセーブ型加算器の
入力端子に前記最上位の部分積の加算結果と、演算サイ
クルの始めにそれ以前の累積加算結果として、従来の積
和演算回路でＡＬＵの入力となる乗算結果とは別のデー
タ（図２の例ではアキュミュレータの出力）とを入力
し、前記挿入されたキャリーセーブ型加算器の出力を前
記キャリー伝搬型加算器に入力するようにしたものであ
る。
するために、並列乗算器を構成するキャリーセーブ型加
算器群の中で最上位の部分積の加算に要するキャリーセ
ーブ型加算器の出力と、並列乗算器を構成するキャリー
伝搬型加算器の入力との間にキャリーセーブ型加算器を
１段挿入し、その挿入されたキャリーセーブ型加算器の
入力端子に前記最上位の部分積の加算結果と、演算サイ
クルの始めにそれ以前の累積加算結果として、従来の積
和演算回路でＡＬＵの入力となる乗算結果とは別のデー
タ（図２の例ではアキュミュレータの出力）とを入力
し、前記挿入されたキャリーセーブ型加算器の出力を前
記キャリー伝搬型加算器に入力するようにしたものであ
る。
【００１０】
【作用】上記したことにより、キャリー伝搬型加算器の
出力には、従来技術では単に乗算結果が出力されていた
が、本発明では積和演算結果が出力されることになる。
出力には、従来技術では単に乗算結果が出力されていた
が、本発明では積和演算結果が出力されることになる。
【００１１】
【実施例】以下に本発明の一実施例について図面をもと
に説明する。
に説明する。
【００１２】図１は、本発明の一実施例である積和演算
回路であり、並列乗算器の入力となる２つのデータを保
持しておくためのレジスタ１・２と、キャリーセーブ型
加算器４と、アキュミュレータ５と、トライステートバ
ッファ６と、データバス７と、並列乗算を２次のブース
（Ｂｏｏｔｈ）アルゴリズムにより実行するために必要
なブースエンコーダ８と、並列乗算の複数の部分積の加
算を行うのに必要な複数のシフタ及びキャリーセーブ
（Ｃａｒｒｙ Ｓａｖｅ）型加算器からなるキャリーセ
ーブ型加算器群としてのシフタ＋キャリーセーブ型加算
器９と、キャリー伝搬型加算器１０とを示している。
回路であり、並列乗算器の入力となる２つのデータを保
持しておくためのレジスタ１・２と、キャリーセーブ型
加算器４と、アキュミュレータ５と、トライステートバ
ッファ６と、データバス７と、並列乗算を２次のブース
（Ｂｏｏｔｈ）アルゴリズムにより実行するために必要
なブースエンコーダ８と、並列乗算の複数の部分積の加
算を行うのに必要な複数のシフタ及びキャリーセーブ
（Ｃａｒｒｙ Ｓａｖｅ）型加算器からなるキャリーセ
ーブ型加算器群としてのシフタ＋キャリーセーブ型加算
器９と、キャリー伝搬型加算器１０とを示している。
【００１３】図１をもとに積和演算の動作を説明する
と、演算サイクルの始めにレジスタ１・２にラッチされ
たデータが、ブースエンコーダ８及びシフタ＋キャリー
セーブ型加算器９に入力される。シフタ＋キャリーセー
ブ型加算器９は、ブースエンコーダ８の出力結果に従っ
て複数の部分積と加算とを行う。最上位の部分積の加算
が終了すると、その結果（Ｍ１）はキャリーセーブ型加
算器４に入力される。
と、演算サイクルの始めにレジスタ１・２にラッチされ
たデータが、ブースエンコーダ８及びシフタ＋キャリー
セーブ型加算器９に入力される。シフタ＋キャリーセー
ブ型加算器９は、ブースエンコーダ８の出力結果に従っ
て複数の部分積と加算とを行う。最上位の部分積の加算
が終了すると、その結果（Ｍ１）はキャリーセーブ型加
算器４に入力される。
【００１４】また、前記演算サイクルの始めには、それ
以前の累積加算結果がアキュミュレータ５よりキャリー
セーブ型加算器４に入力される。キャリーセーブ型加算
器４の出力と、シフタ＋キャリーセーブ型加算器９の中
で最上位の部分積よりも低い桁の出力（Ｍ２）とが、キ
ャリー伝搬型加算器１０に入力される。レジスタ１・２
より出力されるデータをそれぞれＸ・Ｙ、またアキュミ
ュレータ５より出力されるデータをＺとすると、キャリ
ー伝搬型加算器１０の出力はＸ×Ｙ＋Ｚの値が出力され
る。
以前の累積加算結果がアキュミュレータ５よりキャリー
セーブ型加算器４に入力される。キャリーセーブ型加算
器４の出力と、シフタ＋キャリーセーブ型加算器９の中
で最上位の部分積よりも低い桁の出力（Ｍ２）とが、キ
ャリー伝搬型加算器１０に入力される。レジスタ１・２
より出力されるデータをそれぞれＸ・Ｙ、またアキュミ
ュレータ５より出力されるデータをＺとすると、キャリ
ー伝搬型加算器１０の出力はＸ×Ｙ＋Ｚの値が出力され
る。
【００１５】また、上記実施例に示した回路で積和演算
を実行すると、ブースエンコーダの遅延時間をａ、キャ
リーセーブ型加算器を構成する３入力全加算器の遅延時
間をｂ、部分積の部分積の加算段数をｎ、キャリー伝搬
型加算器の遅延時間をｃとすると、上記実施例に示した
回路で積和演算を実行すると、演算時間ｔtotal′は、
ｔtotal′＝ａ＋ｂ×（ｎ＋１）＋ｃとなり、従来回路
で実行した場合の演算時間ｔtotal（＝ａ＋ｂ×ｎ＋ｃ
＋ｄ）と比較するとｄ−ｂ時間高速に実行できる。
を実行すると、ブースエンコーダの遅延時間をａ、キャ
リーセーブ型加算器を構成する３入力全加算器の遅延時
間をｂ、部分積の部分積の加算段数をｎ、キャリー伝搬
型加算器の遅延時間をｃとすると、上記実施例に示した
回路で積和演算を実行すると、演算時間ｔtotal′は、
ｔtotal′＝ａ＋ｂ×（ｎ＋１）＋ｃとなり、従来回路
で実行した場合の演算時間ｔtotal（＝ａ＋ｂ×ｎ＋ｃ
＋ｄ）と比較するとｄ−ｂ時間高速に実行できる。
【００１６】
【発明の効果】以上説明したように本発明によれば、並
列乗算器を構成する複数のキャリーセーブ型加算器から
なるキャリーセーブ型加算器群の中で最上位の部分積の
加算に要するキャリーセーブ型加算器の出力と、並列乗
算器を構成するキャリー伝搬型加算器の入力との間にキ
ャリーセーブ型加算器を１段挿入し、その挿入するキャ
リーセーブ型加算器の入力端子に最上位の部分積の加算
結果と従来の積和演算回路でＡＬＵの入力となる乗算結
果とは別のデータ（演算サイクルの始めにそれ以前の累
積加算結果）とを入力し、前記挿入するキャリーセーブ
型加算器の出力を前記キャリー伝搬型加算器の入力につ
なげることにより、従来乗算器を構成していた回路にキ
ャリーセーブ型加算器を追加するだけで、独立したＡＬ
Ｕ（加減算器）を必要とせずに積和演算回路が実現でき
る。
列乗算器を構成する複数のキャリーセーブ型加算器から
なるキャリーセーブ型加算器群の中で最上位の部分積の
加算に要するキャリーセーブ型加算器の出力と、並列乗
算器を構成するキャリー伝搬型加算器の入力との間にキ
ャリーセーブ型加算器を１段挿入し、その挿入するキャ
リーセーブ型加算器の入力端子に最上位の部分積の加算
結果と従来の積和演算回路でＡＬＵの入力となる乗算結
果とは別のデータ（演算サイクルの始めにそれ以前の累
積加算結果）とを入力し、前記挿入するキャリーセーブ
型加算器の出力を前記キャリー伝搬型加算器の入力につ
なげることにより、従来乗算器を構成していた回路にキ
ャリーセーブ型加算器を追加するだけで、独立したＡＬ
Ｕ（加減算器）を必要とせずに積和演算回路が実現でき
る。
【図１】本発明の実施例を示す積和演算回路の回路図で
ある。
ある。
【図２】従来の積和演算回路の一例を示す回路図であ
る。
る。
【図３】並列乗算器の一例を示す回路図である。
１・２ レジスタ ４ キャリーセーブ型加算器 ５ アキュミュレータ ６ トライステートバッファ ７ データバス ８ ブースエンコーダ ９ シフタ＋キャリーセーブ型加算器 １０ キャリー伝搬型加算器 １０３ 並列乗算器 １０４ ＡＬＵ １０９ シフタ＋キャリーセーブ型加算器 １１０ キャリー伝搬型加算器
Claims (1)
- 【請求項１】 並列乗算と加算または減算とを繰り返す
積和演算回路に於いて、 並列乗算の複数の部分積の加算を行うべく３入力全加算
器を１つのセルとしたキャリーセーブ型加算器群と、最
終的な乗算結果を出力するキャリー伝搬型加算器と、前
記キャリーセーブ型加算器群の最上位の部分積の加算器
と前記キャリー伝搬型加算器との間に１段挿入されたキ
ャリーセーブ型加算器とを有し、 前記挿入されたキャリーセーブ型加算器に、前記最上位
の部分積の加算結果と演算サイクルの始めにそれ以前の
累積加算結果とが入力され、 前記キャリー伝搬型加算器に、前記挿入されたキャリー
セーブ型加算器の出力と前記キャリーセーブ型加算器群
の前記最上位の部分積よりも低い桁の出力とが入力され
ることを特徴とする積和演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33888493A JPH07160672A (ja) | 1993-12-02 | 1993-12-02 | 積和演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33888493A JPH07160672A (ja) | 1993-12-02 | 1993-12-02 | 積和演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07160672A true JPH07160672A (ja) | 1995-06-23 |
Family
ID=18322290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33888493A Withdrawn JPH07160672A (ja) | 1993-12-02 | 1993-12-02 | 積和演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07160672A (ja) |
-
1993
- 1993-12-02 JP JP33888493A patent/JPH07160672A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5325320A (en) | Area efficient multiplier for use in an integrated circuit | |
| US5844830A (en) | Executing computer instrucrions by circuits having different latencies | |
| US5790446A (en) | Floating point multiplier with reduced critical paths using delay matching techniques | |
| US4737926A (en) | Optimally partitioned regenerative carry lookahead adder | |
| US5506799A (en) | Booth array multiplying circuit having carry correction | |
| US20040117424A1 (en) | High-speed/low power finite impulse response filter | |
| JP2002108606A (ja) | スティッキービット生成回路及び乗算器 | |
| US5177703A (en) | Division circuit using higher radices | |
| US5257217A (en) | Area-efficient multiplier for use in an integrated circuit | |
| CN108255463B (zh) | 一种数字逻辑运算方法、电路和fpga芯片 | |
| US4823300A (en) | Performing binary multiplication using minimal path algorithm | |
| US6484193B1 (en) | Fully pipelined parallel multiplier with a fast clock cycle | |
| WO1994012928A1 (en) | Enhanced fast multiplier | |
| EP0472030A2 (en) | Method and apparatus for modifying two's complement multiplier to perform unsigned magnitude multiplication | |
| JPH09231201A (ja) | 浮動小数点乗算累算装置 | |
| US6182105B1 (en) | Multiple-operand addition with intermediate saturation | |
| JPH07160672A (ja) | 積和演算回路 | |
| JPH04172526A (ja) | 浮動小数点除算器 | |
| JPS6259828B2 (ja) | ||
| Sasipriya et al. | Vedic Multiplier Design Using Modified Carry Select Adder with Parallel Prefix Adder | |
| KR0136484B1 (ko) | 이진 보수 발생을 위한 병렬 곱셈기 | |
| JP3201097B2 (ja) | 乗算器における乗算処方方法 | |
| JPH04250527A (ja) | 演算回路 | |
| KR950010451B1 (ko) | 그룹 트리구조 알고리즘(GTSM ; Group Tree Structure Method)을 적용한 고속 승산기 | |
| JPH06110659A (ja) | マイクロコンピュータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010206 |