JPH0394328A - 乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ディジタルフィルタや高速フーリエ変換などの信号処理
演算に使用される濱算回路で特に精度が要求される２Ｎ
　ｂｉｔの数の乗算と、あまり精度の要求されない半分
のＮ　ｂｉｔの数の乗算の２種類の数の乗算を行う乗算
器であって、２Ｎ　ｂｉｔの被乗数Ｘに、２Ｎ　ｂｉｔ
の乗数ＹをＢｏｏ　ｔｈのアルゴリズムで変換した出力
±Ｘ，±２Ｘを、キャリーセーブｃａｒｒｙｓａｖｅ加
算器群と桁上げ先見Ｃａｒｒｙ　Ｌｏｏｋ　Ａｈｅａｄ
加算器で加算する事により、乗算結果を得る乗算器に関
し、 ２Ｎｘ２Ｎ　ｂｉｔの乗算の演算回路で、Ｎ×Ｎ　ｂｉ
ｔ乗算を行う場合は、そのＮ×Ｎ　ｂｉｔ乗算の演算速
度が速くなり２倍となるような乗算器を目的とし、２Ｎ
　ｂｉｔの乗数Ｙを、各がＮ　ｂｉｔの下段，上段のレ
ジスタＢ．，　Ｂ．に分け、２Ｎ　ｂｉｔの被乗数Ｘを
、各がＮｂｉｔの下段，上段のレジスタＡｔ，　Ａｚに
分けて、乗数レジスタと被乗数レジスタの下段Ａ＋，　
Ｂ＋と上段Ａｚ，Ｂｚの夫々にＮ　ｂｉｔづつ、２Ｎ　
ｂｉｔの乗数Ｙ，被乗数Ｘをロードし、下段レジスタＡ
１の出力Ｘ，のＮｂｉｔに，下段レジスタＢ，からのＮ
　ｂｉｔ　Ｙ＋の相続く３ビット毎にＢｏｏ　ｔｈのエ
ンコーダＢＯで変換した出力士．Ｘ，２Ｘを加算する領
域■の加算器群と、上段レジスタＡ２の出力のＮ　ｂｉ
ｔ　Ｘｚに．下段レジスタＢ．カラ（７）Ｎ　ｂｉｔ　
Ｙｔの相続く　３ビット毎のエンコーダの変換出力を加
算する領域ＩＩの加算器群と、上段レジスタＡ２からの
出力のＮ　ｂｉｔ　Ｘ．に，上段レジスタＢ２からのＮ
　ｂｉｔ　Ｙｚの相続く　３ビット毎のエンコーダの変
換出力を加算する領域ＩＩＩの加算器群と、下段レジス
タＡ１からのＮ　ｂｔｔ　Ｌに，上段レジスタＢ２から
のＮ　ｂｉｔ　Ｙ．の相続く　３ビット毎のエンコーダ
の変換出力を加算する領域ＩＶの加算器群と、領域Ｉの
加算器群の出力を用いＮ×Ｎ　ｂｉｔ乗算をする下位の
桁上げ先見加算器ＣＬＡ　，と、該加算器ＣＬＡ　，と
並列に領域ＩＩＩの加算器群の出力を用いＮ×Ｎ　ｂｉ
ｔ乗算をする上位の桁上げ先見加算器ＣＬＡ　２を具え
た乗算器であって、外部からのモード切替信号により、
乗数Ｙの下段レジスタＢ１から領域ＩＩの加算器群への
エンコーダＢＯの出力を止めるＡＮＤ　．回路と、下位
の桁上げ先見加算器ＣＬＡ　，から上位の桁上げ先見加
算器ＣＬ＾２へのキャリーの伝播を止めるＡＮＤ２回路
と、領域Ｉの加算器群の出力と領域ＩＶの加算器群の出
力を選択するセレクタＳＥＬ　＋と、領域ＩＩＩの加算
器群の出力と領域ＩＶの加算器群の出力を選択するセレ
クタＳＥＬ２を設け、セレクタＳＥＬ，は、２Ｎｘ２Ｎ
　ｂｉｔ乗算を行う場合は領域ＩＶの加算器群の出力を
選択し、Ｎｘ〜ｂｉｔ乗算を行う場合は領域ｌの加算器
群の出力を選択して下位の桁上げ先見加算器ＣＬＡ　．
へ送出し、セレクタＳＥＬＺは、ｗ４域ＩＩＩの加算器
群の出力と領域ＩＶの加算器群の出力を選択して上位の
桁上げ先見加算器ＣＬＡｚへ送出し、２Ｎｘ２Ｎｂｉｔ
乗算の結果は下位と上位の一組の桁上げ先見加算器から
出力され、Ｎ×Ｎｂｉｔ乗算の結果は下位の桁上げ先見
加算器ＣＬＡ　，と上位の桁上げ先見加算器ＣＬＡ２の
両方から独立に出力されるように構戒する。

〔産業上の利用分野〕

本発明はディジタルフィルタや高速フーリエ変換などの
信号処理演算に使用される演算回路に係り、１個の乗算
器で特に精度が要求される２Ｎ　ｂｉｔの数の乗算と、
あまり精度の要求されない半分のＮｂｉｔの数の乗算の
２種類の数の乗算を行う乗算器に関する。

〔従来の技術］ 上記の乗算器は従来、２Ｎ　ｂｉｔの被乗数Ｘと２Ｎｂ
ｉｔの乗数Ｙの乗算χ・Ｙ　（２Ｎｘ２Ｎ　ｂｉｔの乗
算）を行う場合、第２図の如き構或で、被乗数レジスタ
Ａからの２Ｎビットの被乗数Ｘに、乗数レジスタＢから
の２Ｎビットの乗数Ｙを所謂Ｂｏｏｔｈのアルゴリズム
の符号器ＢＯ．−ＢＯ．で変換した出力を、所謂キャリ
ーセーブ（ｃａｒｒｙ　ｓａｖｅ）加算器群４Ａと桁上
げ先見（Ｃａｒｒｙ　Ｌｏｏｋ　Ａｈｅａｄ）加算器５
Ａとで加算する事により２Ｎｘ２Ｎ　ｂｉｔ乗算をする
が、この２Ｎｘ２Ｎｂｉｔ乗算の演算回路を用いてＮ×
Ｎ　ｂｉｔ乗算を行う場合は、２Ｎ　ｂｉｔの乗数レジ
スタＢと被乗数レジスタ八の夫々の下位部分に、２の補
数で表示したＮ　ｂｉｔＯ数をロードし、乗数レジスタ
Ｈの出力Ｙに対し？はＢｏｏｔｈの乗算アルゴリズムに
よる変換を行ったのち、被乗数Ｘに上記の加算法で加算
して乗算する。即ち、 乗算Ｕ＝Ｘ−Ｙ ・Σ（ｙｚ■。２＋ｙ２■。１−２・ｙｚｔ　）Ｘ・　
２ｚｉを、第３図のＢｏｏｔｈの２次のアルゴリズム表
に示す如く、相続く符号Ｃｙｔ　ｔ　＋　ｙｚ　ｉ。．
ｙ■．２）によってＸ，２Ｘを加算または減算し、順次
上段にシフト加算して行く所謂ｃａｒｒｙ　ｓａｖｅ加
算器群４Ａと、桁上げ先見（Ｃａｒｒｙ　Ｌｏｏｋ　Ａ
ｈｅａｄ）のＣＬＡ加算器５Ａにより加算を行う事によ
りＣＬＡ加算器５Ａの出力の４Ｎ　ｂｉｔで、Ｎ×Ｎ　
ｂｉｔ乗算の乗算結果の２Ｎ　ｂｉｔを出力している。

〔発明が解決しようとする課題〕

しかしながら、上記の従来の乗算器の２Ｎｘ２Ｎｂｉｔ
乗算の演算回路は、ｃａｒｒｙ　ｓａｖｅ加算器群４Ａ
が２Ｎ×Ｎ個の単位回路の加算器Ｆ＾を必要とし、その
出力を桁上げ先見加算するＣＬＡ加算器５Ａの加算出力
の乗算出力は、２Ｎ＋２Ｎｂｉ　ｔの４Ｎｂｉｔとなる
。該２Ｎｘ２Ｎｂｉｔ乗算の演算回路で、Ｎ×Ｎ　ｂｉ
ｔ乗算を行う場合？、加算信号が、加算器群４Ａの演算
に使用する下位部分ＦＡ，，ｉ〜ＦＡＭ／２＋ｉの他に
、演算に使用しない上位部分ＦＡＮ／■。．８〜ＦＡ．
，　ｉを伝播し、２Ｎｘ２Ｎｂｉｔ乗算の場合と同じ伝
播遅延で出力されるので、Ｎ×Ｎ　ｂｉｔ乗算の演算速
度が相対的に遅いという問題があった。

本発明は、２Ｎｘ２Ｎ　ｂｉｔ乗算の演算回路で、Ｎ×
Ｎｂｉｔ乗算を行う場合は、そのＮ×Ｎ　ｂｉｔ乗算の
演算速度が速くなり２倍となる２Ｎｘ２Ｎ　ｂｉｔ乗算
器であって、更に余っている加算器を利用してもう一つ
のＮ×Ｎ　ｂｉｔ乗算を行う乗算器を提供する事を課題
とする。

〔課題を解決するための手段］ この課題は、第１図の如＜、２Ｎｂｉｔの乗数レジスタ
Ｂを、各Ｎ　ｂｉｔ容量の下段，上段のレジスタＢ．，
　Ｂ．に分け、２Ｎ　ｂｉｔの被乗数レジスタＡを、各
Ｎ　ｂｉｔ容量の下段，上段のレジスタＡ＋，　Ａｘに
分けて、乗数レジスタＬ，Ｂｚと被乗数レジスタＡＩ＋
　Ａ２の下段Ａｔ，　Ｂｌｓ上段Ａｔ，Ｂｚの夫々に、
Ｎ　ｂｉｔづつ２Ｎ　ｂｉｔ　０）乗数Ｙ、被乗数Ｘを
Ｙ＋．　Ｙｚ、Ｘ．，　Ｘ２としてロードし、被乗数Ｘ
の下段レジスタＡ１の出力のＮ　ｂｉｔ　Ｘ．と，乗数
Ｙの下段レジスタＢ．からのＮ　ｂｉｔ　Ｙ，の相続く
３ビット（第３図９２ｉ＊ｌＶｔ．。．ｙ２１）をブー
スのエンコーダＢＯ．〜ＢＯＭで変換した各出力（第３
図の士，Ｘ，２Ｘの３出力）を用いて、キャリーセイプ
加算法で加算する領域■の加算器群（１）と、被乗数Ｘ
の上段レジスタＡ２の出力のＮｂｉｔ　ＸＺと，乗数Ｙ
の下段レジスタＢ．からのＮ　ｂｉｔＹＩの相続く３ビ
ットをエンコーダＢＯ＋〜８０８で変換した各出力を用
いて加算する領域ＩＩの加算器群（２）と、被乗数Ｘの
上段レジスタ＾２の出力のＮｂｉｔのＸ２と，乗数Ｙの
上段レジスタＢ２からのＮｂｉｔ　Ｙｚの相続く　３ビ
ットをエンコーダＢＯ，ｌ−１〜Ｂ０２Ｎで変換した各
出力を用いて加算する領域ＩＩＩの加算器群（３）と、
被乗数Ｘの下段レジスタＡ＋の出力のＮ　ｂｉｔ　ＸＩ
と，乗数Ｙの上段レジスタＢ２からのＮｂｉｔ　’ｌｚ
の相続く　３ビットをエンコーダＢＯＭ．．　−ＢＯ２
．４で変換した各出力を用いて加算する領域ＩＶの加算
器群（４）と、該領域■の加算器群（１）の出力を用い
Ｎ×Ｎ　ｂｉｔの乗算をする下位の桁上げ先見加算器Ｃ
ＬＡ　ｔ　（５）と、該加算器ＣＬＡ　＋と並列に領域
ＩＩＩの加算器群（３）の出力を用いてＮ×Ｎ　ｂｉｔ
の乗算をする上位の桁上げ先見加算器ＣＬＡ　ｚ　（６
）を具えた乗算器であって、外部からのモード切替信号
Ｓ　（Ｘ１）により、乗数Ｙの下段レジスタＢ１から領
域ＩＩの加算器群（２）ヘノエンコーダＢＯ＋　〜ＢＯ
Ｎ　ノ出力（　＋ＩＸｌ　２Ｘ〉を止めるアンド回路Ａ
ＮＤ１（７）と、下位の桁上げ先見加算器ＣＬＡ　ｌか
ら上位の桁上げ先見加算器ｃｔ，Ａｔへの桁上げキャリ
ーｃ１の伝播を止めるアンド回路ＡＮＤｚ　（８）と、
Ｍ域Ｉの加算器群（１）の出力と領域ＩＶの加算器群（
４）の出力を選択する第１セレクタＳＥＬＩ　（９）と
、領域ＩＩＩの加算器群（３）の出力と領域ＩＶの加算
器群（４）の出力を選択する第２セレクタＳＥＬｔ　（
１０）を設け、第１セレクタＳｔ！Ｌ＋は、２Ｎｘ２Ｎ
　ｂｉｔ乗算を行う場合は領域ＩＶの加算器群（４）の
出力を選択し、Ｎ×Ｎ　ｂｉｔ乗算を行う場合は領域■
の加算器群（１）の出力を選択して下位の桁上げ先見加
算器ＣＬＡ　＋へ送出し、第２セレクタＳＥＬ．は、領
域ＩＩＩの加算器群（３）の出力と領域ＩＶの加算器群
（４）の？力を選択して上位の桁上げ先見加算器ＣＬＡ
　ｔへ送出し、２Ｎｘ２Ｎｂｉ　ｔ乗算の結果ば、下位
ＣＬＡ　．と上位ＣＬＡ２の一組の桁上げ先見加算器（
５．６）から出力され、２つのＮ×Ｎ　ｂｉｔ乗算の結
果は、下位の桁上げ先見加算器ＣＬＡ　，と、上位の桁
上げ先見加算器ＣＬＡＺの両方から独立に出力されるよ
うに構或した本発明によって解決される。

本発明の乗算器の基本構或を示す第１図の原理図におい
て、 １は、２Ｎ　ｂｉｔの被乗数Ｘの下段レジスタＡＩから
のＮ　ｂｉｔ　Ｘ．と．　２Ｎ　ｂｉｔ（７）乗数Ｙの
下段レジスタＢ１からのＮ　ｂｉｔ　Ｙ，の相続く　３
ビットｙ■＋Ｚ＋　Ｖ２ｉ＋Ｉ＋ｙ■毎にブースのエン
コーダＢＯ＋−ＢＯＮ７ｇで変換した各出力（±，Ｘ，
２Ｘの３出力）によって加算を実行する領域■の加算器
群であって、Ｎ桁とＮ／２段の各縦続の加算器ＦＡから
構成され、キャリーセイプ加算法で加算する加算器群で
ある。

２は、被乗数Ｘの上段レジスタＡ２から出力されるＮ　
ｂｉｔ　Ｘｚと，乗数Ｙの下段レジスタＢｌから出力さ
れるＮ　ｂｉｔ　Ｙ．の相続く　３ビット毎に，エンコ
ーダＢＯ＋〜８０Ｎで変換した各出力を用いて加算する
領域ＩＩの加算器群である。

３は、被乗数Ｘの上段レジスタ＾２から出力される上位
Ｎ　ｂｉｔ　Ｘｚと，乗数Ｙの上段レジスタＢ２からの
上位Ｎ　ｂｉｔ　Ｙ２の相続く　３ビット毎のエンコー
ダＢＯＮ−１　＝ＢＯｚＨの各出力を用いて加算する領
域ＩＩＩの加算器群である。

４は、被乗数Ｘの下段レジスタＡ．から出力される下位
Ｎ　ｂｉｔ　Ｘ＋と．乗数Ｙの上段レジスタＢｔからの
上位Ｎ　ｂｉｔ　’ｉｔの相続く　３ビット毎のエンコ
ーダＢＯＸ−１　−ＢＯｚｇの各出力を用いて加算する
領域ＩＶの加算器群である。

５は、領域Ｉの加算器群１からのＮｂｉｔを入力し、上
位ｃｔａｚへのキャリーＣ，と２Ｎビットの加算出力Ｓ
，〜ｓｚＮとを出力する下位の桁上げ先見加算器ＣＬＡ
，である。

６は、下位の桁上げ先見加算器ＣＬＡ　ｌからのキャリ
ー　ｃ．と、領域ＩＩＩ，　ＩＶまたは領域ＩＩＩの加
算器群の出力を入力とし、２Ｎビットの加算出力ｓｚＮ
＊ｔ〜３４，ｌを出力する上位の桁上げ先見加算器ＣＬ
Ａ　Ｚである。

７は、外部からのモード切替信号Ｓの“Ｌ”により、乗
数Ｙの下段レジスタＢ１から領域ＩＩの加算器群（２）
へのエンコーダＢＯ，〜ＢＯ．の出力（±，Ｘ，　２Ｘ
）の通過を止めるアンド回路ＡＮＤ　Ｉである。

８は、アンド回路７と同時に、外部からのモード切替信
号Ｓの“Ｌ″により、下位の桁上げ先見加算器ＣＬＡ　
Ｉから上位の桁上げ先見加算器ＣＬＡ　！へのキャリー
Ｃ１の伝播を止めるアンド回路ＡＮＤ２である。

９は、領域Ｉの加算器群１の上位２Ｎ　ｂｉｔの加算器
出力３１〜ＳＩＮと、領域ＩＶの加算器群４の下位２Ｎ
ｂｉｔの加算器出力ｋ＋””ｋＺＮとを選択する第１セ
レクタＳＥＬ．である。

１０は、領域ＩＩＩの加算器群３の下位２Ｎ　ｂｉｔの
加算器出力ｕ　Ｉ　”　ｕ　Ｚ　Ｎと、領域ＩＶの加算
器群４の上位２Ｎ　ｂｉｔの加算器出力ｐＩ−ｐ２Ｎを
選択する第２セレクタＳＥＬ，　　である。

〔作用〕

本発明の乗算器は、Ｎ×Ｎ　ｂｉｔ乗算を行う場合の外
部からのモード切替信号Ｓが“し”の時、７のアンド回
路ＡＮＤ，が、乗数Ｙの下位レジスタＢ，から領域ＩＩ
の加算器群２への、ＢｏｏｔｈのエンコーダＢＯ＋〜８
０やで変換した出力（±，Ｘ，　２Ｘ　）の通過を止め
て領域ＩＩの加算器群２の加算出力を零にする。

８のアンド回路ＡＮＤ！は、アンド回路７と同時に、外
部からのモード切替信号Ｓの“Ｌ”により、５の下位の
桁上げ先見加算器ＣＬＡ　Ｉから６の上位の桁上げ先見
加算器ｃｔ，Ａｔへの桁上げキャリーＣｌの伝播を止め
る。

９の第１セレクタＳＥＬ　Ｉは、外部からのモード切替
信号Ｓが“Ｈ”の時の２Ｎｘ２Ｎ　ｂｉｔ乗算を行う場
合は、４の領域ＩＶの加算器群の出力を選択するが、モ
ード切替信号Ｓが″Ｌ″の時のＮ×Ｎ　ｂｉｔ乗算を行
う場合は、１の領域Ｉの加算器群の出力を選択し、何れ
の場合も５の下位の桁上げ先見加算器ＣＬＡ　Ｉへ送出
する。１０の第２セレクタＳＥＬ２は、３の領域ＩＩＩ
の加算器群の出力と４の領域ＩＶの加算器群の出力を選
択して、６の上位の桁上げ先見加算器ＣＬＡ　！へ送出
する。そして、２Ｎｘ２Ｎｂｉ　ｔ乗算の結果は、５，
６の下位の桁上げ先見加算器ＣＬＡ　．と上位の桁上げ
先見加算器ＣＬＡ　２の一組からＳ　Ｉ−　５　４　Ｎ
の４Ｎビットで出力されるが、Ｎ×Ｎ　ｂｉｔ乗算の結
果は、５の下位の桁上げ先見加算器ＣＬＡ　，の出力Ｓ
ｌ”’Ｓ２Ｎの２Ｎビットと、６の上位の桁上げ先見加
算器ＣＬＡ　，の出力Ｓ２８．１〜Ｓ４Ｎの２Ｎビット
の両方から、独立に出力される。従って本発明の２Ｎｘ
２Ｎ　ｂｉｔの乗算器は、２Ｎｘ２Ｎ　ｂｉｔ乗算の半
分の演算時間で２個のＮ×Ｎ　ｂｉｔ乗算を別々に行う
ので問題は解決される。

〔実施例〕

第１図の原理図はそのまま、本発明の実施例の乗算器の
構戒を示すブロック図であって、既に詳述した。２Ｎｘ
２Ｎ　ｂｉｔの乗算の場合は、２Ｎ　ｂｉｔの被乗数Ｘ
を、何れもＮ　ｂｉｔの下段レジスタＡ１と上段レジス
タＡ２に連続してロードし、又、２Ｎ　ｂｉｔの乗数Ｙ
を、何れもＮ　ｂｉｔの下段レジスタＢ，と上段レジス
タＢ２に連続してロードする。そして外部からのモード
切替信号Ｓを“Ｈ”とし、７のアンド回路ＡＮＤ．で、
乗数Ｙの下位Ｎ　ｂｔｔの相続く３ビット毎のＢｏｏｔ
ｈの符号変換器ＢＯ．−ＢＯＮの出力士，　Ｘ，　２Ｘ
を通過させ、キャリセープの加算器群の領域Ｉのみなら
ず、領域■にも人力し、領域■〜領域ＩＶの全てのキャ
リセーブの加算器群で、２Ｎｘ２Ｎ　ｂｉｔの乗算を実
行する。そして領域Ｉの２Ｎ　ｂｉｔの加算器出力と領
域ＩＶの２Ｎｂｉｔの加算器出力を切り換える第１セレ
クタＳＥＬ　．は、領域ＩＶの出力ｋｌ〜ｋ２Ｎを選択
して領域Ｉの出力ｔ，〜ｔｚＮと共に下位の桁上げ先見
加算器ＣＬＡ．へ送出する。そして領域ＩＩＩの２Ｎ　
ｂｉｔの加算器出力と領域ＩＶの２Ｎ　ｂｉｔの加算器
出力を切り換える第２セレクタＳＥＬ！は、領域ＩＶの
出力のｐ，〜ｐ！Ｎを選択して領域ＩＩＩの出力ｊ，〜
Ｊｚ．ｉと共に上位の桁上げ先見加算器ＣＬＡ　！へ送
出する。

モして２Ｎｘ２Ｎｂｉｔ乗算の結果は、５，６の下位の
桁上げ先見加算器ＣＬＡ　．と上位の桁上げ先見加算器
ＣＬＡ　２との一組からＳ　＋　”’　Ｓ　４　Ｎの４
Ｎビットで出力される。

この２Ｎｘ２Ｎ　ｂｉｔ乗算の演算回路で、Ｎ×Ｎ　ｂ
ｉｔ乗算を行う場合は、夫々Ｎ　ｂｉｔの被乗数Ｘの２
つＸ．Ｘ２を、何れもＮ　ｂｉｔの下段レジスタＡ，と
上段レジスタＡ！に別々にロードし、又、Ｎ　ｂｉｔの
乗数Ｙの２つＹＩ＋　Ｙｚを、何れもＮ　ｂｉｔの下段
レジスタＢ，と上段レジスタＢ２に別々にロードする。

そして、外部からのモード切替信号Ｓを′Ｌ”として、
７のアンド回路ＡＮＤ　，で、乗数Ｙの下位レジスタＢ
，から領域ＩＩの加算器群へのＢｏｏ　ｔｈの符号変換
器ＢＯＩ　−ＢＯ８の出力士，Ｘ，２Ｘの供給を停止さ
せ、キャリセーブの加算器群の領域■を空にする。そし
て領域■の２Ｎ　ｂｉｔの加算器出力と領域ＩＶの２Ｎ
　ｂｉｔの加算器出力を切り換える第１セレクタＳＥＬ
　Ｉは、領域■の出力ｓ１〜ｓ２Ｎを選択して下位の桁
上げ先見加算器ＣＬＡ　，へ送出する。そして領域ＩＩ
Ｉの２Ｎ　ｂｉｔの加算器出力と領域ＩＶの２Ｎ　ｂｉ
ｔの加算器出力を切換える第２セレクタｓＥｔ，ｚは、
領域領域ＩＩＩの出力旧〜ｕｔＮを選択して上位の桁上
げ先見加算器ＣＬＡ　２へ送出する。そしてＮ×Ｎ　ｂ
ｉｔ乗算の結果は、５の下位の桁上げ先見加算器ＣＬＡ
　，と、６の上位の桁上げ先見加算器ＣＬＡ　ｔから別
々に、３１〜ＳＩＮとＳＺＮ．Ｉ〜Ｓ４Ｎの各２Ｎ　ｂ
ｉｔで出力され、２Ｎｘ２Ｎｂｉ　ｔ乗算の半分の演算
時間で２個のＮ×Ｎ　ｂｉｔ乗算を別々に行えるので問
題は無い。

〔発明の効果〕

以上説明した如く、本発明によれば、既存の２Ｎｘ２Ｎ
　ｂｉｔ乗算器に、アンドゲートとセレクタの簡単な回
路を付加する事により、通常の２Ｎｘ２Ｎ　ｂｉｔの乗
算と、独立した２つのＮ×Ｎ　ｂｉｔの乗算を行える効
果と、又Ｎ×Ｎ　ｂｉｔの乗算時には、演算時間が２Ｎ
ｘ２Ｎ　ｂｉｔ乗算の半分となることから乗算処理の高
速化を可能とする効果が得られる。

【図面の簡単な説明】

第１図は本発明の乗算器の基本構或を示す原理図、 第２図は従来の乗算器の構成を示すブロック図、第３図
は従来の乗算器の動作を説明するためのブースの乗算ア
ルゴリズム表である。図において、１は領域Ｉの加算器
群、２は領域ＩＩの加算器群、■ ３は領域ＩＩＩの加算器群、４は領域尋の加算器群、５
は下位の桁上げ先見加算器ＣＬＡ　．、６は上位の桁上
げ先見加算器ＣＬＡ．、７．８はアンド回路、９．　１
０はセレクタである。 ５《 嶺◆〉一 嘱

Claims (1)

1. 【特許請求の範囲】 ２Ｎビットの被乗数（Ｘ）に、２Ｎビットの乗数（Ｙ）
   をブース（Ｂｏｏｔｈ）のアルゴリズムで変換した出力
   をキャリーセーブ（ｃａｒｒｙｓａｖｅ）加算器群およ
   び桁上げ先見（ＣａｒｒｙＬｏｏｋＡｈｅａｄ）加算器
   で加算する事により、２Ｎビットの被乗数（Ｘ）と２Ｎ
   ビットの乗数（Ｙ）の乗算出力を得る乗算器において、 該２Ｎビットの乗数（Ｙ）を、各がＮビット容量の下位
   と上位のレジスタ（Ｂ＿１、Ｂ＿２）に分け、該２Ｎビ
   ットの被乗数（Ｘ）を、各がＮビット容量の下位と上位
   のレジスタ（Ａ＿１、Ａ＿２）に分けて、乗数レジスタ
   と被乗数レジスタの下段（Ａ＿１、Ｂ＿１）と上段（Ａ
   ＿２、Ｂ＿２）の夫々にＮビットづつ２Ｎビットの乗数
   、被乗数をロードし、被乗数の下段レジスタ（Ａ＿１）
   からのＮビット（Ｘ＿１）に、乗数の下段レジスタ（Ｂ
   ＿１）からのＮビット（Ｙ＿１）の相続く３ビット毎に
   ブースのエンコーダ（Ｂ０）で変換した出力（±、Ｘ、
   ２Ｘ）を加算する領域 I の加算器群（１）と、被乗数
   の上段レジスタ（Ａ＿２）からのＮビット（Ｘ＿２）に
   、乗数の下段レジスタ（Ｂ＿１）からのＮビット（Ｙ＿
   １）の相続く３ビット毎のエンコーダ（Ｂ０）の変換出
   力を加算する領域IIの加算器群（２）と、被乗数の上段
   レジスタ（Ａ＿２）からのＮビット（Ｘ＿２）に、乗数
   の上段レジスタ（Ｂ＿２）からのＮビット（Ｙ＿２）の
   相続く３ビット毎のエンコーダ（Ｂ０）の変換出力を加
   算する領域IIIの加算器群（３）と、被乗数の下段レジ
   スタ（Ａ＿１）からのＮビット（Ｘ＿１）に、乗数の上
   段レジスタ（Ｂ＿２）からのＮビット（Ｙ＿２）の相続
   く３ビット毎のエンコーダ（Ｂ０）の変換出力を加算す
   る領域IVの加算器群（４）と、該領域 I の加算器群（
   １）の出力を用いＮ×Ｎビットの乗算をする下位の桁上
   げ先見加算器ＣＬＡ＿１（５）と、該加算器ＣＬＡ＿１
   と並列に領域IIIの加算器群（３）の出力を用いＮ×Ｎ
   ビット乗算をする上位の桁上げ先見加算器ＣＬＡ＿２（
   ６）を具えた乗算器であって、外部からのモード切替信
   号Ｓ（Ｌ）により、乗数の下段レジスタ（Ｂ＿１）から
   領域IIの加算器群（２）へのエンコーダ（Ｂ０）の出力
   （±、Ｘ、２Ｘ）を止めるアンド回路ＡＮＤ＿１（７）
   と、下位の桁上げ先見加算器ＣＬＡ＿１から上位の桁上
   げ先見加算器ＣＬＡ＿２への桁上げ出力（Ｃ＿１）の伝
   播を止めるアンド回路ＡＮＤ＿２（８）と、領域 I の
   加算器群（１）の出力と領域IVの加算器群（４）の出力
   を選択する第１セレクタＳＥＬ＿１（９）と、領域III
   の加算器群（３）の出力と領域IVの加算器群（４）の出
   力を選択する第２セレクタＳＥＬ＿２（１０）を設け、 該第１セレクタＳＥＬ＿１は、２Ｎ×２Ｎビット乗算を
   行う場合は領域IVの加算器群（４）の出力を選択し、Ｎ
   ×Ｎビット乗算を行う場合は領域 I の加算器群（１）
   の出力を選択して下位の桁上げ先見加算器ＣＬＡ＿１へ
   送出し、第２セレクタＳＥＬ＿２は、領域IIIの加算器
   群（３）の出力と領域IVの加算器群（４）の出力を選択
   して上位の桁上げ先見加算器ＣＬＡ＿２へ送出し、２Ｎ
   ×２Ｎビット乗算の結果は下位と上位の一組の桁上げ先
   見加算器（５、６）から出力され、Ｎ×Ｎビット乗算の
   結果は下位の桁上げ先見加算器（５）と上位の桁上げ先
   見加算器（６）の両方から独立に出力される事を特徴と
   した乗算器。