JPH0348330A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要） 並列加算器を備える演算装置に関し、 並列加算器を構威する多数の全加算器を複数のグループ
に分け、グループ同士を連結して演算ができ、また、グ
ループ毎でも演算ができ、利用効率を向上した演算装置
を提供することを目的とし、並列加算器を構威する多数
の全加算器を複数のグループに分け、各グループ間に、
１つのグループから他のグループへのキャリ伝搬を許容
し、若しくは禁止するキャリ伝搬制御手段を設けて構威
している。

〔産業上の利用分野〕

本発明は、並列加算器を備える演算装置に関し、利用効
率の向上を意図した演算装置に関する。

−Ｉ’ＩＱに、内部に演算回路を持ち、内部シーケンス
回路によって制御されるＶＬＳ　Ｉでは、例えばｎビッ
トのデータＡ，Ｂを加算する場合にｎビット相当数の全
加算器（Ｆｕｌｌ　Ａｄｄｅｒ：以下、ＦＡ）を並列に
接続したいわゆる並列加算器を使用することが多い。

〔従来の技術〕

第５図は、従来のｎビットの並列加算器を示す図で、並
列加算器ｌは、ｎ個の全加算器ＦＡｏ、ＦＡ，、・・・
・・・ＦＡ−＋を備え、１つの全加算器は次式■、■で
表わす論理機能を具現化する．Ｓｉ　＝Ａｉ　　−Ｂｉ
　−Ｃ＋ｓｉ　＋Ａｉ−Ｂｉ−Ｃ，Ｎｉ＋Ａｉ　・Ｂｉ
　・Ｃ．．ｉ＋Ａｉ　・Ｂｉ−Ｃ．ｉ−（ＤＣｏｕｔｉ
　＝Ａ　ｉ　−Ｂ　ｉ　＋Ｃ＋Ｎｉ　　（Ａ　ｉ　＋Ｂ
　ｉ）・・・・・・■但し、Ａｉ：１ビットの入力 Ｂｉｌｌビットの入力 Ｓｉ：加算結果出力（ｌビット〉 Ｃ，Ｈｉ　　：前段からのキャリ入力（１ビット）Ｃｏ
ｕｔｉ：後段へのキャリ出力（ｌビソト）ｉ　：　０〜
ｎ−１ すなわち、各々の全加算器は、与えられたＡｉ、Ｂｉお
よびＣ　＋Ｎｉを加算した結果、ｌピントのＳｉを出力
し、また、桁上りが生じた場合には上位段の全加算器（
例えばＦＡ，−ＦＡ，）ヘキャリＣｏｕｔｌを出力し、
並列加算器１全体として、ｎビソトデータ同士の演算、
すなわちＡ．〜／’ｎ−ｔとＢ０〜Ｂｏｉｌ　との加算
演算を実行する．また、第５図の構威の並列加算器１を
減算器として用いる場合、例えばＡｉ−Ｂｉを行う場合
は、ＡｉにＢｉの２補数を加えればよい。具体的には、
Ｂｉの全ビット（Ｂｌ〜Ｂ．）を反転し、最下位の全加
算器ＦＡ●のＣＩＮに“゜１”を入力すれば、並列加算
器を減算器としても機能させることができる。

〔発明が解決しようとする課題〕

しかしながら、このような従来の演算装置にあっては、
ｎ個の全加算器の各々のキャリ入出力を常時接続してｎ
ビットの並列加算器を構威していたため、例えば、積和
演算を実行する場合で、しかも、積演算の頻度が和演算
の頻度に比べて、相当に少ない場合に、並列加算器全体
の利用効率が悪いといった問題点があった。

すなわち、ｎビット和演算の答は、キャリ分を除くとｎ
ピットであるが、ｎビットのデータ同士を積演算する場
合の答はｎビットを大幅に超える２ｎビットとなり、こ
のため、積和演算を混在して実行する用途では、並列加
算器を構戒する全加算器の数が最大のビット数、上記例
では、２０ビット分だけ備える必要がある。

しかし、めったに積演算を行わない場合には、２ｎビッ
トのうちの半分の全加算器を和演算に使用するのみで、
他の残りの全加算器は休止状態に置かれるから、利用効
率の面で無駄があり、解決すべき課題がある． ここで、積和演算を混在して実行するとともに、めった
に積演算を行わないような演算用途の一例として描画処
理がある．すなわち、第６図において、画面上の任意の
始点Ｆから任意の終点Ｆ′までの線分を描画する場合の
座標演算は、以下のようにして行われる．まず、次式■
に従って、始点Ｆの座標値Ｚ（２ｎビット）を演算し、
ｚ−ｙ−ｗ＋ｘ・・・・・・■ 但し、Ｚ：物理座標値でビデオメモリのアド′レスに対
応している（２ｎビット〉 Ｙ：Ｙ座標値（ｎビット） ｘ：ｘ座標値（ｎビット） Ｗａｉｌ画エリア幅（ｎビット〉 以降、始点Ｆの移動に伴って、移動分のＸ，Ｙ座標値（
ｎビット）を求めていく．この場合、Ｚは２０ビットで
求められ、一方、Ｘ，Ｙはｎビットで求められる。すな
わち、■式の計算を行うときに２０ピントで、途中、Ｘ
，Ｙの値を計算する場合にｎビントの演算となり、この
ｎビット演算中では半分のｎビット分しか並列加算器を
使用しないので、並列加算器の利用効率が悪い。

〔発明の目的〕

本発明は、このような問題点に鑑みてなされたもので、
並列加算器を構戒する多数の全加算器を複数のグループ
に分け、グループ同士を連結して演算ができ、また、グ
ループ毎でも同時に演算ができ、利用効率を向上した演
算装置を提供することを目的としている． 〔課題を解決するための手段〕 第ｌ図は本発明に係る演算装置の原理プロ・ツタ図を示
す． 第１図において、演算装置は、並列加算器を構威する多
数の全加算器を複数のグループに分け、各グループ間に
、１つのグループから他のグループへのキャリ伝搬を許
容し、若しくは禁止するキャリ伝搬制御手段を設けたこ
とを特徴として構成している。

［作用］ 本発明に係る演算装置では、キャリ伝通制御手段により
、一方の全加算器のグループ（以下、グループを全加算
器群ともいう）から他方の全加算器グループへのキャリ
伝搬が禁止され、あるいは許容される。すなわち、 王土ｌ猛搬楚止立 一方の全加算器群と他方の全加算器群との間のキャリ伝
搬を行わないようにし、双方の全加算器群を独立して同
時に動作させることができ、例えば、両方の全加算器群
で別々の加・城演算を行うことができる。

土１Ｊ』■お１ｔ晩 一方の全加算器群からの桁上りを示すキャリが他方の全
加算器群に伝搬され、従来通り両方の全加算器群を連結
して動作させることができ、ｎビットのデータ同士を積
演算し、その答（２ｎビットのデータ）を得ることがで
きる。

したがって、一方および他方の全加算器群を独立に、あ
るいは連結して動作させることができ、並列加算器の利
用効率の向上を図ることができる．〔実施例〕 以下、本発明を図面に基づいて説明する。

第２〜６図は本発明に係る演算装置の一実施例を示す図
であり、溝画処理プロセッサに適用しｋ例である． まず、構威を説明する。第２図において、ｌＯは描画処
理プロセッサであり、描画処理プロセッサ１０は外部シ
ステムバス１ｌを介してホストＣＰＵｌ２およびシステ
ム・メモリ１３等に接続されるとともに、外部グラフィ
ックバスｌ４を介してグラフィック・メモリｌ５に接続
され、グラフィック・メモリ１５は表示装置ｌ６に接続
されている。

上記描画処理プロセッサ１０は、ホストバスＩ／Ｆ部ｌ
７、グラフィックバスＩ／Ｆ部ｌ８および描画演算部ｌ
９を備え、描画演算部ｌ９の構成は第３図に示される。

すなわち、第３図において、１９ａはホス｝ＣＰＵから
の溝両種別（直線描画か円！苗画かなど）を指定するコ
マンドを受けて、描画演算部ｌ９内各部を制御する制御
装置、１９ｂは本発明のポイントである演算装置で、演
算装置１９ｂは下位側の加減算部し、上位側の加減算部
Ｈおよびキャリ伝搬制御回路Ｃ　ＣＭ？を含む．１９Ｃ
は他の演算器（乗算器等）、１９ｄはワーク用レジスタ
である．なお、Ａｂｕｓ　％　Ｂｂｕｓ　ＳＣｂｕｓは
各々ｌ６ビソト２群のデータパスである。

第４図は上記演算装置１９ｂの構成を示す図で、演算装
置１９ｂは、２ｎ個（この例ではｎ＝１６）の全加算器
ＦＡ．〜ＦＡｓ＋を、ｎ個づつの２つのグループに分け
て、各々のグループで下位側加減算部Ｌおよび上位側加
減算部Ｈを構成するとともに、これら下位側加減算部し
、上位側加減算部Ｈの間にキャリ伝搬制御回路（キャリ
伝搬制御手段〉ＣＣＨＴを配置して構成する。なお、Ｅ
ＯＲはＥＸオアゲートを表わし、各ＦＡＧ〜ＦＡ３１の
符号Ａ、Ｂは各々ｌビソトのデータ入力端子、ＣＩＮは
下位からのキャリ入力端子、ｃ　ｏｕｔは上位へのキャ
リ出力端子、Ｓは１ビットの演算結果データ出力端子を
表わす．また、Ｗ２．は演算長（３２ビット長／ｌ６ピ
ント長）選択信号、ＳＵＢＬおよびＳＵＢＨはそれぞれ
下位側加減算部Ｌおよび上位側加減算部Ｈ側の演算種別
指示信号で、“Ｈ”レベルのときに減算を指示する．上
記下位側加減算部Ｌおよび上位側加減算部Ｈの間には、
キャリ伝搬制御回路Ｃ　Ｃｌｌが設けられ、ｃｃＮｔに
は、Ｗ３ｇ、ＳＵＢＬ，ＳＵＢＨの３つの制御信号が入
力されるとともに、下位側加減算部Ｌからのキヤ’ＪＣ
Ｏ＋ｓが入力され、Ｗ３！が“Ｌ″レベルのときに、Ｓ
　Ｕ　Ｂ　Ｈが“Ｌ”であれば出力ＤｏおよびＣｌｌ＆
を“Ｌ”レベルにする．また、ＳＵＢＨが′Ｈ”であれ
ば出力ＤＯおよびＣ１，．を“Ｈ”レベルにし、あるい
はＷ■が″Ｈ″レベルのときに、ＳＵＢＬ／）（１Ｌ″
であれば、ＤＯを“Ｌ″レベル、ＳＵＢＬが“Ｈ”レベ
ルであれば、ＤＯを“Ｈ”レベルにするとともに、ＳＵ
ＢＬのレベルに拘らずＣ１．６をＣＯ＋ｓ（キャリ入力
）のレベルと同一にして出力する．次表は以上の機能を
まとめた真理値表である． 表 ？のような構威において、今、Ｗ３■およびＳＵＢＨを
共に“Ｌ”レベルにすると、前表の真理値から、Ｄｏ＝
“Ｌ″、Ｃ．，＝″Ｌ”となり、上位側加減算部Ｈの各
ＦＡ＋１・・・・・ＦＡ３，は、Ａ１６とＢ．・・・・
・・Ａ．とＢ１をそれぞれ加算演算し、これらの演算結
果をＳ４・・・・・・Ｓ．として出力する。なお、この
ときに、ＳＵＢＬ一“Ｌ′とすれば、下位側加減算部Ｌ
の各ＦＡ．・・・・・・ＦＡＩＳは、ＡＯと？０・・・
・・・ＡＩＳとＢＩＳを加算演算し、これらの演算結果
をＳ０・・・・・・Ｓ．として出力する。すなわち、下
位側加減算部Ｌおよび上位側加減算部Ｈは、独立してｎ
ビットの加算演算を実行し、各々の結果（ＳＯ・・・・
・・ＳＩＳ）（Ｓ１１・・・・・Ｓ，，）を出力するこ
とになる． 一方、Ｗ３！を“Ｈ″レベルにし、ＳＵＢＬを“Ｌ”レ
ベルにすると、前表の真理値から、Ｄｏ＝“Ｌ”、そし
て、ｃ＋＋ａ　＝Ｃｏ，ｓとなり、下位側加減算部Ｌか
ら上位側加減算部Ｈへのキャリ伝搬が許容される。すな
わち、下位側加減算部し、上位側加減算部Ｈの双方を連
結した２ｎビットの加算演算を行うことになる． 他方、Ｗｏを同じく“Ｈ”レベルにし、ＳＬＩＢＬを“
Ｈ”レベルにすると、前表の真理値から、Ｄｏ＝″Ｈ”
、Ｃｌｌ＆　＝　Ｇ　Ｏ　＋ｓとなり、２ｎビットの減
算を行うことになる。

以上のように、本実施例では、ＦＡ６・・・・・・ＦＡ
，１をｎビットづつの２つのグループ（　（ＦＡ．・・
・・・・ＦＡ＋ｓ）と（ＦＡｔｉ・・・・・・ＦＡ■）
｝に分け、これらのグループ間にキャリ伝搬制御回路Ｃ
ｃＮＴを配置し、このキャリ伝搬制御回路Ｃ　ＣＮＴに
よって、下位側一方のグループから上位側他方のグルー
プへのキャリ伝搬を許容したり、禁止したりするように
したので、許容時には、従来通りの２ｎビット演算を行
うことができる一方、禁止時には、各グループ毎にｎビ
ントづつ独立した演算を行うことができるようになり、
演算装置１９ｂの利用効率を向上できるといった効果が
得られる。

なお、上記実施例では、ＦＡＧ〜ＦＡ．，を２つのグル
ープに分け、グループ間に１つのキャリ伝搬制御回路Ｃ
ＣＨＴを配置した例を示したが、本発明の実施態様はこ
れに限るものではない。要は、並列加算器を構或する多
数の全加算器を２つを含む複数のグループに分け、各々
のグループ間のそれぞれに、キャリ伝搬，制御回路Ｃ　
ＣＷＴを配置すればよく、グループ数を２つ以上にし、
各グループ間のそれぞれにキャリ伝搬制御手段を設けて
もよい． 〔発明の効果〕 本発明によれば、並列加算器を構成する多数の全加算器
を複数のグループに分け、グループ同士を連結して動作
させたり、各グループを独自に動作させたりすることが
でき、利用効率を向上した演算装置を実現することがで
きる。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２〜４図は本発明に係る演算装置の一実ｈラ例を示す
図であり、 第２図は本発明を適用した描画処理プロセッサの構或図
、 第３図はその演算装置を含む描画演算部の内部のブロッ
ク構戒図、 第４図はその演算装置の構威図である。 第５、６図は従来例を示す図であり、 第５図はそのｎビット並列加算器の構成図、第６図はそ
の溝画処理の座標演算を説明する図である。 ＦＡ． 〜ＦＡ３１・・・・・・全加算器、 ＣＣＷＴ ・・・・・・−１−ヤリ伝搬制御回路 （キャリ伝搬制御手段） 第 ４ 図 第 図 第 ６ 図

Claims (1)

1. 【特許請求の範囲】 並列加算器を構成する多数の全加算器を複数のグループ
   に分け、 各グループ間に、１つのグループから他のグループへの
   キャリ伝搬を許容し、若しくは禁止するキャリ伝搬制御
   手段を設けたことを特徴とする演算装置。