JPS62120535A - 並列乗算器 - Google Patents
並列乗算器Info
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- JPS62120535A JPS62120535A JP60260665A JP26066585A JPS62120535A JP S62120535 A JPS62120535 A JP S62120535A JP 60260665 A JP60260665 A JP 60260665A JP 26066585 A JP26066585 A JP 26066585A JP S62120535 A JPS62120535 A JP S62120535A
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- multiplier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は固定小数点演算形式の並列乗算器、特に任意の
ビット位置で丸めた所定語長の丸め演算結果を出力する
並列乗算器に関するものである。
ビット位置で丸めた所定語長の丸め演算結果を出力する
並列乗算器に関するものである。
（従来の技術）
従来、このような分野の技術としては、掘越監訳「コン
ピュータの高速演算方式」 （昭５７−８−１）、近代
科学社Ｐ、１６吋１７Ｅｌに記載されるものがあった。
ピュータの高速演算方式」 （昭５７−８−１）、近代
科学社Ｐ、１６吋１７Ｅｌに記載されるものがあった。
以下、その構成を図を用いて説明する。
第２図は従来の並列乗算器における乗算回路の回路図で
ある。この並列乗算器は符号なし２進数で５ビツト（ｂ
ｉｔ）の被乗数Ａ（ａ４ａ３ａ２ ａｌ ａｏ）と乗数
Ｂ（ｈａ ｂ３ｂ２ｂ＋ ｂｏ）とを乗算する。乗算回
路工はアレイ方式であり、被乗数Ａと乗数Ｂの各ピッ）
ａｉ、ｂｊの論理積を演算する論理績ゲート２と、こ
れらの論理積ゲート２の出力である部分積ａＬｂＪを加
算する半加算器（ＨＡ）ｔｏ〜１３、全加算器（ＦＡ）
２０〜２３．３０〜３３．４０〜４３．５０〜５３とが
設けられている。論理積ゲート２は、被乗数Ａと乗数Ｂ
がそれぞれ５ビツトであるから、 ５Ｘ５ ＝２５個設
けられている。半加算器（）ＩＡ）１０〜１３、及び全
加算器（ＦＡ）２０〜２３．３０〜３３．４０〜４３．
５０〜５３は第２図に示すように、論理積ゲート２の出
力ａｉ、ｂｊを逐次加算してｌＯビットの乗算結果Ｐ（
ｐｅ ｐｐ ｐ６ Ｐ５ ｐａ Ｐ３ Ｐ２ ＰＩ Ｐ
Ｇ）が得られるようにアレイ状に構成されている。
ある。この並列乗算器は符号なし２進数で５ビツト（ｂ
ｉｔ）の被乗数Ａ（ａ４ａ３ａ２ ａｌ ａｏ）と乗数
Ｂ（ｈａ ｂ３ｂ２ｂ＋ ｂｏ）とを乗算する。乗算回
路工はアレイ方式であり、被乗数Ａと乗数Ｂの各ピッ）
ａｉ、ｂｊの論理積を演算する論理績ゲート２と、こ
れらの論理積ゲート２の出力である部分積ａＬｂＪを加
算する半加算器（ＨＡ）ｔｏ〜１３、全加算器（ＦＡ）
２０〜２３．３０〜３３．４０〜４３．５０〜５３とが
設けられている。論理積ゲート２は、被乗数Ａと乗数Ｂ
がそれぞれ５ビツトであるから、 ５Ｘ５ ＝２５個設
けられている。半加算器（）ＩＡ）１０〜１３、及び全
加算器（ＦＡ）２０〜２３．３０〜３３．４０〜４３．
５０〜５３は第２図に示すように、論理積ゲート２の出
力ａｉ、ｂｊを逐次加算してｌＯビットの乗算結果Ｐ（
ｐｅ ｐｐ ｐ６ Ｐ５ ｐａ Ｐ３ Ｐ２ ＰＩ Ｐ
Ｇ）が得られるようにアレイ状に構成されている。
ここで、半加算器（ＨＡ）１０〜１３は２個の入力Ａｉ
、Ｃｉを加算して和である和出力Ｓｏとけた上げ信号で
あるキャリー出力Ｇｏを出力するので、第３図（ａ）に
示す記号で表わされる。実際の回路は第３図（ｂ）に示
すように入力Ａｉ、Ｃｉをそれぞれ入力する論理績ゲー
）ＡＩと排他的論理和ゲートＥｌとで構成され、論理積
ゲー）ＡＩからはキャリー出力ｃｏが出力され、排他的
論理和ゲートＥ１からは和出力ＳＯが出力される。
、Ｃｉを加算して和である和出力Ｓｏとけた上げ信号で
あるキャリー出力Ｇｏを出力するので、第３図（ａ）に
示す記号で表わされる。実際の回路は第３図（ｂ）に示
すように入力Ａｉ、Ｃｉをそれぞれ入力する論理績ゲー
）ＡＩと排他的論理和ゲートＥｌとで構成され、論理積
ゲー）ＡＩからはキャリー出力ｃｏが出力され、排他的
論理和ゲートＥ１からは和出力ＳＯが出力される。
全加算器（ＦＡ）２０〜５３は３個のＡｉ、Ｂｉ 、Ｇ
ｉを加算した和である和出力Ｓｏとけた上げ信号である
キャリー出力Ｇｏを出力するもので、第４図（ａ）で示
す記号で表わされる。実際の回路は第４図（ｂ）に示す
ように、３つの論理積ゲー） Ａ２．Ａ３．Ａ４と２つ
の排他的論理和ゲートＥ２．Ｅ３で構成されている。入
力Ａｉ、Ｂｉは、論理積ゲートＡ２および排他的論理和
ゲートＥ２に入力される。この排他的論理和ゲートＥ２
の出力と入力Ｃｉは、論理積ゲー）Ａ３および排他的論
理和ゲー）Ｅ３に入力される。この排他的論理和ゲー）
Ｅ３からは和出力ＳＯが出力される。論理積ゲートＡ２
およびＡ３の出力は論理積ゲートＡ４に入力され、この
論理積ゲー）Ａ４からキャリー出力Ｃｏが出力される。
ｉを加算した和である和出力Ｓｏとけた上げ信号である
キャリー出力Ｇｏを出力するもので、第４図（ａ）で示
す記号で表わされる。実際の回路は第４図（ｂ）に示す
ように、３つの論理積ゲー） Ａ２．Ａ３．Ａ４と２つ
の排他的論理和ゲートＥ２．Ｅ３で構成されている。入
力Ａｉ、Ｂｉは、論理積ゲートＡ２および排他的論理和
ゲートＥ２に入力される。この排他的論理和ゲートＥ２
の出力と入力Ｃｉは、論理積ゲー）Ａ３および排他的論
理和ゲー）Ｅ３に入力される。この排他的論理和ゲー）
Ｅ３からは和出力ＳＯが出力される。論理積ゲートＡ２
およびＡ３の出力は論理積ゲートＡ４に入力され、この
論理積ゲー）Ａ４からキャリー出力Ｃｏが出力される。
このような半加算器（ＨＡ）、全加算器（ＦＡ）を用い
て構成された乗算回路を用いて５ビツトの被乗数Ａと乗
数Ｂとを乗算すると、前記のように、２倍のビット数で
ある１０ビツトもの乗算結果Ｐが得られる。しかしｌＯ
ビットの乗算結果が必要ない場合には所定のビット位置
で丸め処理をおこない、必要な語長の演算結果を得るよ
うにすればよい。特に乗数、被乗数と同じ語長の乗算結
果が必要な場合には、第２図に示すように全加算器４０
の出力を次段の前加算器５０に入力する結線Ｍを接続す
るだけでよく、簡単な構成で実現できる。
て構成された乗算回路を用いて５ビツトの被乗数Ａと乗
数Ｂとを乗算すると、前記のように、２倍のビット数で
ある１０ビツトもの乗算結果Ｐが得られる。しかしｌＯ
ビットの乗算結果が必要ない場合には所定のビット位置
で丸め処理をおこない、必要な語長の演算結果を得るよ
うにすればよい。特に乗数、被乗数と同じ語長の乗算結
果が必要な場合には、第２図に示すように全加算器４０
の出力を次段の前加算器５０に入力する結線Ｍを接続す
るだけでよく、簡単な構成で実現できる。
また被乗数と乗数のビット数が増大すると、乗算時間が
ビット数の自乗に比例して長くなる。したがって乗算時
間を短縮するために、被乗数または乗数を分割して乗算
することがおこなわれている。例えば、乗数Ａ、被乗数
Ｂが共に２０ビツトの場合１乗数Ａを３分割して下位か
ら７ビツト、７ビツト、６ビツトとし、分割した乗数Ａ
の各部分と被乗数Ｂとを第２図に示すような乗算回路ｌ
を用いてそれぞれ乗算し、第５図に示すような３つの部
分積■、■、■を得る。これら部分積はそれぞれ■２０
ビット×７ビツトで２７ビツト、■２０ビット×７ビツ
トで２７ビツト、■２０ビット×６ビツトで２６ビツト
となる。これら部分積■。
ビット数の自乗に比例して長くなる。したがって乗算時
間を短縮するために、被乗数または乗数を分割して乗算
することがおこなわれている。例えば、乗数Ａ、被乗数
Ｂが共に２０ビツトの場合１乗数Ａを３分割して下位か
ら７ビツト、７ビツト、６ビツトとし、分割した乗数Ａ
の各部分と被乗数Ｂとを第２図に示すような乗算回路ｌ
を用いてそれぞれ乗算し、第５図に示すような３つの部
分積■、■、■を得る。これら部分積はそれぞれ■２０
ビット×７ビツトで２７ビツト、■２０ビット×７ビツ
トで２７ビツト、■２０ビット×６ビツトで２６ビツト
となる。これら部分積■。
■、■は多入力のキャリーセーブ加算回路３により各ビ
ット毎に加算され、さらにキャリーセーブ加算回路３の
出力は２人力加算回路４により各ビット毎に加算され４
０ビツトの乗算結果Ｐが得られる。この乗算結果Ｐを丸
め処理して任意の語長にしたい場合には、丸め用データ
をこの乗算結果Ｐの所定ビットに加算し、丸め出力を得
るようにしている。
ット毎に加算され、さらにキャリーセーブ加算回路３の
出力は２人力加算回路４により各ビット毎に加算され４
０ビツトの乗算結果Ｐが得られる。この乗算結果Ｐを丸
め処理して任意の語長にしたい場合には、丸め用データ
をこの乗算結果Ｐの所定ビットに加算し、丸め出力を得
るようにしている。
（発明が解決しようとする問題点）
しかしながら、上記構成の並列乗算器では次のような問
題点があった。
題点があった。
第２図に示すような並列乗算器の場合、乗数Ａ、被乗数
Ｂと同じ語長の乗算結果を得たいときには、前述のよう
に、ひとつの結線Ｍを設けるだけでよいが、取り出した
い乗算結果Ｐの語長が被乗数Ａ、乗数Ｂの語長と一致し
ない場合は。
Ｂと同じ語長の乗算結果を得たいときには、前述のよう
に、ひとつの結線Ｍを設けるだけでよいが、取り出した
い乗算結果Ｐの語長が被乗数Ａ、乗数Ｂの語長と一致し
ない場合は。
第２図に示す最上段の半加算器（ＨＡ）３０〜３３のう
ち丸め処理をおこないたいビット位置の半加算器（ＨＡ
）を全加算器（ＦＡ）にして、増加した入力に固定デー
タ“Ｉ ＩＩを入力することが考えられる。しかしこの
場合は乗算回路１の規則性がくずれるため、集積回路化
するために適さないという問題があった。
ち丸め処理をおこないたいビット位置の半加算器（ＨＡ
）を全加算器（ＦＡ）にして、増加した入力に固定デー
タ“Ｉ ＩＩを入力することが考えられる。しかしこの
場合は乗算回路１の規則性がくずれるため、集積回路化
するために適さないという問題があった。
また、第５図に示すように乗数Ａまたは被乗数Ｂを分割
する場合、第２図のように乗算結果を丸め処理して丸め
出力を得ることはできるが、丸め処理した結果を乗算出
力Ｐとして得ることは、丸め出力の語長が乗数、被乗数
と一致するか否かにかかわらず、任意の語長に対しては
処理が複雑で困難であるという問題があった。
する場合、第２図のように乗算結果を丸め処理して丸め
出力を得ることはできるが、丸め処理した結果を乗算出
力Ｐとして得ることは、丸め出力の語長が乗数、被乗数
と一致するか否かにかかわらず、任意の語長に対しては
処理が複雑で困難であるという問題があった。
本発明は前記従来技術が持っていた問題点のうち、丸め
処理が任意の語長に対してできないという点、および丸
め加算用の加算回路の規則性がくずれ集積回路化に適さ
ない点について解決した並列乗算器を提供するものであ
る。
処理が任意の語長に対してできないという点、および丸
め加算用の加算回路の規則性がくずれ集積回路化に適さ
ない点について解決した並列乗算器を提供するものであ
る。
Ｃ問題点番解決するための手段）
本発明は前記問題点を解決するために、並列乗算器おい
て、予め定められた丸めビット位置に丸め用データを出
力する丸め用データ出力回路を設け、この丸め用データ
出力回路からの丸め用データを、部分積を出力する部分
積乗算器の出力とともにキャリーセーブ加算回路に入力
したものである。
て、予め定められた丸めビット位置に丸め用データを出
力する丸め用データ出力回路を設け、この丸め用データ
出力回路からの丸め用データを、部分積を出力する部分
積乗算器の出力とともにキャリーセーブ加算回路に入力
したものである。
（作 用）
本発明によれば、以上のように並列乗算器を構成したの
で、キャリーセーブ加算回路の出力は丸め処理されたも
のとなり、このキャリーセーブ加算回路の加算出力およ
びキャリー出力を加算回路により加算することにより、
所望語長の丸め処理された乗算結果が得られる。したが
って、前記問題点を除去できるのである。
で、キャリーセーブ加算回路の出力は丸め処理されたも
のとなり、このキャリーセーブ加算回路の加算出力およ
びキャリー出力を加算回路により加算することにより、
所望語長の丸め処理された乗算結果が得られる。したが
って、前記問題点を除去できるのである。
（実施例）
第１図（ａ） 、（ｂ）は本発明の一実施例を示す並列
乗算器の構成ブロック図である。
乗算器の構成ブロック図である。
本実施例も、第５図と同様、乗数Ａ、被乗数Ｂが２０ビ
ツト（ｂｉｔ）であり１乗数Ａを７ビツト、７ビツト、
６ビツトに３分割した場合を示している。このような分
割された乗ａＡと被乗数Ｂの分割乗算は、従来と同様、
第１図（ａ）に示すような３つの部分ＭｉＩｌｌ、１１
２，１１３を得る０部分積１１１．１１２，１１３は、
第２図に示すようなアレイ状の乗算回路ｌと同様の回路
構成からなる乗算回路１１０の乗算結果である０部分、
［１１１１は乗数Ａの下位７ビツトと２０ビツトの被乗
数Ｂとの積であり、部分積１１２は乗ＯＡの中位７ビツ
トと２０ビツトの被乗数Ｂとの精であり、部分積１１３
は乗数Ａの上位６ビツトと２０ビツトの被乗数Ｂとの積
である。
ツト（ｂｉｔ）であり１乗数Ａを７ビツト、７ビツト、
６ビツトに３分割した場合を示している。このような分
割された乗ａＡと被乗数Ｂの分割乗算は、従来と同様、
第１図（ａ）に示すような３つの部分ＭｉＩｌｌ、１１
２，１１３を得る０部分積１１１．１１２，１１３は、
第２図に示すようなアレイ状の乗算回路ｌと同様の回路
構成からなる乗算回路１１０の乗算結果である０部分、
［１１１１は乗数Ａの下位７ビツトと２０ビツトの被乗
数Ｂとの積であり、部分積１１２は乗ＯＡの中位７ビツ
トと２０ビツトの被乗数Ｂとの精であり、部分積１１３
は乗数Ａの上位６ビツトと２０ビツトの被乗数Ｂとの積
である。
したがって部分積１１１はＯビット位置から２６ビツト
位置までの２７ビツトの語長であり、部分積１１２は７
ビツト位置から３３ビツト位置までの２７ビツトの語長
であり、部分ｖｉ１１３は１４ビツト位置から３９ビツ
ト位置まで２６ビツトの語長である。
位置までの２７ビツトの語長であり、部分積１１２は７
ビツト位置から３３ビツト位置までの２７ビツトの語長
であり、部分ｖｉ１１３は１４ビツト位置から３９ビツ
ト位置まで２６ビツトの語長である。
部分積１１１，１１２，１１３の各ビット位置ごとのブ
ロックは、各ビット位置における乗算結果を示し、第１
図（ｂ）のように右側の出力端が和出力Ｓｏであり、左
側の出力端がキャリー出力Ｇｏである０例えば１部分積
１１１におけるθビット位置から６ビツト位置まではキ
ャリー出力Ｃｏがないため、出力端がひとつだけになっ
ている。
ロックは、各ビット位置における乗算結果を示し、第１
図（ｂ）のように右側の出力端が和出力Ｓｏであり、左
側の出力端がキャリー出力Ｇｏである０例えば１部分積
１１１におけるθビット位置から６ビツト位置まではキ
ャリー出力Ｃｏがないため、出力端がひとつだけになっ
ている。
これら部分積１１１，１１２，１１３の各ビット位置の
和出力Ｓｏおよびキャリー出力Ｇｏを各ビットごとにキ
ャリー出力を保存しながら加算するのが、キャリーセー
ブ加算回路１１４である。キャリーセーブ加算回路１１
４は７ビツト位置から３９ビツト位置までの３３個の単
位キャリーセーブ加算回路で構成されている。Ｏビット
位置から６ビツト位置まで単位キャリーセーブ加算回路
が設けられていないのは、部分積１１１の下位７ビツト
におけるキャリー出力Ｇｏもなく、加算する必要がない
からである。
和出力Ｓｏおよびキャリー出力Ｇｏを各ビットごとにキ
ャリー出力を保存しながら加算するのが、キャリーセー
ブ加算回路１１４である。キャリーセーブ加算回路１１
４は７ビツト位置から３９ビツト位置までの３３個の単
位キャリーセーブ加算回路で構成されている。Ｏビット
位置から６ビツト位置まで単位キャリーセーブ加算回路
が設けられていないのは、部分積１１１の下位７ビツト
におけるキャリー出力Ｇｏもなく、加算する必要がない
からである。
７ビツト位置、３５〜３９ビツト位置には、第６図（ａ
）に示すような２人カキヤリ−セーブ加算回路が設けら
れている。８〜１３ビット位置、３４ビット位置には、
第６図（ｂ）に示すような３人カキヤリ−セーブ加算回
路が設けられている。１４ビツト位譜、２８〜３３ビツ
ト位置には、第６図（Ｃ）に示すような４人カキヤリ−
セーブ加算回路が設けられている。１５〜１８ビット位
置、２７ビツト位置には、第６図（ｄ）に示すような５
人カキヤリ−セーブ加算回路が設けられている。さらに
、１９ビツト位置、 ２０〜２６ビツト位置には、第６
図（ｅ）に示すような６人カキヤリ−セーブ加算回路が
設けられている。
）に示すような２人カキヤリ−セーブ加算回路が設けら
れている。８〜１３ビット位置、３４ビット位置には、
第６図（ｂ）に示すような３人カキヤリ−セーブ加算回
路が設けられている。１４ビツト位譜、２８〜３３ビツ
ト位置には、第６図（Ｃ）に示すような４人カキヤリ−
セーブ加算回路が設けられている。１５〜１８ビット位
置、２７ビツト位置には、第６図（ｄ）に示すような５
人カキヤリ−セーブ加算回路が設けられている。さらに
、１９ビツト位置、 ２０〜２６ビツト位置には、第６
図（ｅ）に示すような６人カキヤリ−セーブ加算回路が
設けられている。
２人カキヤリ−セーブ加算回路は、第６図（ａ）に示さ
れるようにひとつの半加算器（［（Ａ）１２０で構成さ
れ、半加算器１２０の和出力がそのビット位置の出力と
なり、キャリー出力が１つ上位のビット位置の出力とな
る。
れるようにひとつの半加算器（［（Ａ）１２０で構成さ
れ、半加算器１２０の和出力がそのビット位置の出力と
なり、キャリー出力が１つ上位のビット位置の出力とな
る。
３人カキヤリ−セーブ加算回路は、第６図（ｂ）に示す
ようにひとつの全加算器（ＦＡ）１２１で構成され、全
加算器１２１の和出力がそのビット位置の出力となり、
キャリー出力が１つ上位のビット位置の出力となる。
ようにひとつの全加算器（ＦＡ）１２１で構成され、全
加算器１２１の和出力がそのビット位置の出力となり、
キャリー出力が１つ上位のビット位置の出力となる。
４人カキヤリ−セーブ加算回路は、第６図（ｃ）に示す
ように全加算器１２２と半加算器１２３で構成される。
ように全加算器１２２と半加算器１２３で構成される。
全加算器１２２の和出力がそのビット位置の出力となる
。全加算器１２２のキャリー出力はひとつの入力ととも
に半加算器１２３に入力され、この半加算器１２３の和
出力は１つ上位のビット位置の出力となり、キャリー出
力は２つ上位のビット位置の出力となる。
。全加算器１２２のキャリー出力はひとつの入力ととも
に半加算器１２３に入力され、この半加算器１２３の和
出力は１つ上位のビット位置の出力となり、キャリー出
力は２つ上位のビット位置の出力となる。
５人カキヤリ−セーブ加算回路は、第６ｒｙＪ（ｄ）に
示すように全加算器１２４，１２５と半加算器１２Ｂと
で構成されている。全加算器１２４の和出力は２つの入
力とともに全加算器１２５に入力され、この全加算器１
２５の和出力がそのビット位置の出力となる。全加算器
１２４のキャリー出力と全加算器１２５のキャリー出力
とは半加算器１２１３に入力され、この半加算器１２Ｂ
の和出力は１つ上位のビット位置の出力となり、キャリ
ー出力は２つ上位のビット位置の出力となる。
示すように全加算器１２４，１２５と半加算器１２Ｂと
で構成されている。全加算器１２４の和出力は２つの入
力とともに全加算器１２５に入力され、この全加算器１
２５の和出力がそのビット位置の出力となる。全加算器
１２４のキャリー出力と全加算器１２５のキャリー出力
とは半加算器１２１３に入力され、この半加算器１２Ｂ
の和出力は１つ上位のビット位置の出力となり、キャリ
ー出力は２つ上位のビット位置の出力となる。
６人カキヤリ−セーブ加算回路は、第６図（ｅ）に示さ
れるように全加算器１２７，１２８，１３０と半加算器
１２９とで構成されている。全加算器１２７の和出力と
全加算器１２８の和出力は半加算器１２８に入力され、
この半加算器１２９の和出力はそのビット位置の出力と
なる。半加算器１２８のキャリー出力は、全加算器１２
７，１２８のキャリー出力とともに全加算器１３０に入
力され、この全加算器１３０の和出力は１つ上位のビッ
ト位置の出力となり、キャリー出力は２つ上位のビット
位置の出力となる。
れるように全加算器１２７，１２８，１３０と半加算器
１２９とで構成されている。全加算器１２７の和出力と
全加算器１２８の和出力は半加算器１２８に入力され、
この半加算器１２９の和出力はそのビット位置の出力と
なる。半加算器１２８のキャリー出力は、全加算器１２
７，１２８のキャリー出力とともに全加算器１３０に入
力され、この全加算器１３０の和出力は１つ上位のビッ
ト位置の出力となり、キャリー出力は２つ上位のビット
位置の出力となる。
これらキャリーセーブ加算回路１１４の出力は、例えば
キャリールックアベッド（ＣＬＡ）加算回路のような２
人力加算回路１１５により高速加算される。この２人力
加算回路１１５により高速加算するためには、キャリー
セーブ加算回路１１４の各ビット位置の出力を和出力と
キャリー出力の２出力とする必要がある。したがって４
人力、５人力、６人力のキャリーセーブ加算回路は、第
６図（ｃ） 、 （ｄ） 、 （ｅ）の出力に３人力の
全加算器を接続するようにする。乗算結果Ｐは、この２
人力加算回路１１５の出力を上位から必要な語長だけと
り出すことにより得られる。
キャリールックアベッド（ＣＬＡ）加算回路のような２
人力加算回路１１５により高速加算される。この２人力
加算回路１１５により高速加算するためには、キャリー
セーブ加算回路１１４の各ビット位置の出力を和出力と
キャリー出力の２出力とする必要がある。したがって４
人力、５人力、６人力のキャリーセーブ加算回路は、第
６図（ｃ） 、 （ｄ） 、 （ｅ）の出力に３人力の
全加算器を接続するようにする。乗算結果Ｐは、この２
人力加算回路１１５の出力を上位から必要な語長だけと
り出すことにより得られる。
本実施例では丸め用に丸め用データ出力回路ｔｌｅが設
けられている。この丸め用データ出力回路１１Ｂは丸め
用データ“ｌ”を出力するもので、丸め処理したいビッ
ト位置に入力する。すなわち乗数Ａ、被乗数Ｂと同じ２
０ビツトの乗算結果を得たい場合には、第１図に示すよ
うに上から２１ビツト目、すなわちｌθビット位置にこ
の丸め用データを入力する。これにより０捨１人の原理
に基づく２進数の丸め処理が行なわれ、２０ビツトの乗
算結果が得られる。
けられている。この丸め用データ出力回路１１Ｂは丸め
用データ“ｌ”を出力するもので、丸め処理したいビッ
ト位置に入力する。すなわち乗数Ａ、被乗数Ｂと同じ２
０ビツトの乗算結果を得たい場合には、第１図に示すよ
うに上から２１ビツト目、すなわちｌθビット位置にこ
の丸め用データを入力する。これにより０捨１人の原理
に基づく２進数の丸め処理が行なわれ、２０ビツトの乗
算結果が得られる。
なお、１８ビツト位置に丸め用データ出力回路１１Ｂか
らの丸め用データが入力されるため、１８ビツト位置の
キャリーセーブ加算回路は、本来５人力だったものが６
人力となっている。
らの丸め用データが入力されるため、１８ビツト位置の
キャリーセーブ加算回路は、本来５人力だったものが６
人力となっている。
このように本実施例によれば、並列乗算器の部分積を加
算する部分に、丸め処理用の加算回路が吸収された形に
なっている。すなわち丸め処理のために、丸めるビット
位置のキャリーセーブ加算回路の入力がひとつ増加し、
それにより全加算器（または半加算器）がひとつ増加す
るだけである。このため、丸めるビット位置を任意に選
択することができる。またアレイ方式の乗算回路１１０
を丸め処理のために変更する必要がないので、その回路
１１０の規則性が維持され、集積回路化しゃすいう利点
がある。
算する部分に、丸め処理用の加算回路が吸収された形に
なっている。すなわち丸め処理のために、丸めるビット
位置のキャリーセーブ加算回路の入力がひとつ増加し、
それにより全加算器（または半加算器）がひとつ増加す
るだけである。このため、丸めるビット位置を任意に選
択することができる。またアレイ方式の乗算回路１１０
を丸め処理のために変更する必要がないので、その回路
１１０の規則性が維持され、集積回路化しゃすいう利点
がある。
本発明は上記実施例に限定されず、種々の変形が可能で
ある。例えば、乗数、被乗数の語長は同じでなくともよ
く、さらにその乗数また被乗数をいくつに分割してもよ
い。また丸め用データは“Ｏ”でもよい。
ある。例えば、乗数、被乗数の語長は同じでなくともよ
く、さらにその乗数また被乗数をいくつに分割してもよ
い。また丸め用データは“Ｏ”でもよい。
さらにまた、第１図における複数個のキャリーセーブ加
算回路１１４において、丸め用データ出力回路１１Ｂか
ら出力される丸め用データを固定値にすると共に、その
固定値が入力される位置、例えば１８ビット位置のキャ
リーセーブ加算回路１１４を、丸め処理用の６人力加算
回路と、丸め処理を行わない５人力加算回路とで構成し
、それら両回路を制御信号により切換えるようにしても
、上記実施例と同様の利点が得られる。
算回路１１４において、丸め用データ出力回路１１Ｂか
ら出力される丸め用データを固定値にすると共に、その
固定値が入力される位置、例えば１８ビット位置のキャ
リーセーブ加算回路１１４を、丸め処理用の６人力加算
回路と、丸め処理を行わない５人力加算回路とで構成し
、それら両回路を制御信号により切換えるようにしても
、上記実施例と同様の利点が得られる。
（発明の効果）
以上詳細に説明したように、本発明によれば、予め定め
られたビット位置に丸め用データを入力する丸め用デー
タ出力回路を設け、この丸め用データ出力回路からの丸
め用データを部分積乗算器の出力とともにキャリーセー
ブ加算回路に入力するようにしたので、乗算結果の語長
を任意に選択しても、その語長に対応したビット位置を
丸め処理することができるとともに、乗算回路の規則性
が維持され、集積回路の高集積化が容易になるという効
果が期待でさる。
られたビット位置に丸め用データを入力する丸め用デー
タ出力回路を設け、この丸め用データ出力回路からの丸
め用データを部分積乗算器の出力とともにキャリーセー
ブ加算回路に入力するようにしたので、乗算結果の語長
を任意に選択しても、その語長に対応したビット位置を
丸め処理することができるとともに、乗算回路の規則性
が維持され、集積回路の高集積化が容易になるという効
果が期待でさる。
第１図（ａ） 、 （ｂ）は本発明の一実施例を示す並
列乗算器の構成ブロック図、第２図は従来の乗算回路の
回路図、第３図（ａ）、（ｂ）は半加算器の記号図およ
び回路図、第４図（ａ）、（ｂ）は全加算器の記号図お
よび回路図、第５図は従来の並列乗算器の構成ブロック
図、第６図（ａ） 、 （ｂ） 、 （ｃ） 、 （ｄ
） 、 （ｅ）はそれぞれ第１図における２人力、３人
力、４人力、５人力、６人力のキャリーセーブ乗算回路
の回路図である。 １１０・・・・・・乗算回路、１１１，１１２，１１３
・・・・・・部分積。 １１４・・・・・・キャリーセーブ加算回路、１１５・
・・・・・２人力加算回路、１１８・・・・・・丸め用
データ出力回路。 出願人代理人 柿 本 恭 成（ａ）（ｂ） 半加算器 第３図 （ａ）（ｂ） 全加算器 第４図 １乗置回路 従来の並列乗算器 第５図
列乗算器の構成ブロック図、第２図は従来の乗算回路の
回路図、第３図（ａ）、（ｂ）は半加算器の記号図およ
び回路図、第４図（ａ）、（ｂ）は全加算器の記号図お
よび回路図、第５図は従来の並列乗算器の構成ブロック
図、第６図（ａ） 、 （ｂ） 、 （ｃ） 、 （ｄ
） 、 （ｅ）はそれぞれ第１図における２人力、３人
力、４人力、５人力、６人力のキャリーセーブ乗算回路
の回路図である。 １１０・・・・・・乗算回路、１１１，１１２，１１３
・・・・・・部分積。 １１４・・・・・・キャリーセーブ加算回路、１１５・
・・・・・２人力加算回路、１１８・・・・・・丸め用
データ出力回路。 出願人代理人 柿 本 恭 成（ａ）（ｂ） 半加算器 第３図 （ａ）（ｂ） 全加算器 第４図 １乗置回路 従来の並列乗算器 第５図
Claims (1)
- 【特許請求の範囲】 固定小数点表示された乗数を所定ビット位置で分割して
得られた該乗数の各部分と固定小数点表示された被乗数
とを乗算して部分積を発生する複数の部分積乗算器と、 予め定められた丸めビット位置に丸め用データを出力す
る丸め用データ出力回路と、 前記部分積乗算器から発生された複数の部分積と前記丸
め用データ出力回路から出力された丸め用データとを各
ビット毎にキャリー出力を保存しながら加算する複数の
キャリーセーブ加算回路と、 これらキャリーセーブ加算回路からの加算出力およびキ
ャリー出力を各ビット毎に加算する加算回路とを備え、 前記加算回路の、前記丸めビット位置より上位の加算結
果を丸め乗算結果として出力する並列乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260665A JPS62120535A (ja) | 1985-11-20 | 1985-11-20 | 並列乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260665A JPS62120535A (ja) | 1985-11-20 | 1985-11-20 | 並列乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62120535A true JPS62120535A (ja) | 1987-06-01 |
Family
ID=17351064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260665A Pending JPS62120535A (ja) | 1985-11-20 | 1985-11-20 | 並列乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62120535A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453228A (en) * | 1987-08-24 | 1989-03-01 | Mitsubishi Electric Corp | Logic circuit for multiplier |
| JPH01193929A (ja) * | 1988-01-29 | 1989-08-03 | Oki Electric Ind Co Ltd | 丸め処理方式 |
| US5500812A (en) * | 1993-06-14 | 1996-03-19 | Matsushita Electric Industrial Co., Ltd. | Multiplication circuit having rounding function |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582354A (en) * | 1978-12-06 | 1980-06-21 | American Micro Syst | Digital multiplier |
-
1985
- 1985-11-20 JP JP60260665A patent/JPS62120535A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582354A (en) * | 1978-12-06 | 1980-06-21 | American Micro Syst | Digital multiplier |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453228A (en) * | 1987-08-24 | 1989-03-01 | Mitsubishi Electric Corp | Logic circuit for multiplier |
| JPH01193929A (ja) * | 1988-01-29 | 1989-08-03 | Oki Electric Ind Co Ltd | 丸め処理方式 |
| US5500812A (en) * | 1993-06-14 | 1996-03-19 | Matsushita Electric Industrial Co., Ltd. | Multiplication circuit having rounding function |
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