JPS60163128A - 乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １、発明の属する技術分野 本発明は集積回路化に適した乗算回路に関し、特にＢｏ
ｏｔｈ　のアルゴリズムを用いた高速乗算回路に関する
。

２、従来技術の説明 一般に被乗数Ｘ２乗数Ｙの撰Ｐは以下の式で定義される
。

（３） なお上式は１６ビツト×１６ビツトの例である。

通常、ｎＸｎビットの並列乗算をハードウェアで構成す
るためには、□ｎ２（ｔ６ビツトの場合２５６）個の単
位回路（部分積を生成するためのＡＮＤゲートとこれを
加算する全加算器）を喪する。更に、キャリーセイブ方
式を採用しＣも、キャリーの最長伝搬通路（クリティカ
ルバス）はｚｎ（ｉ６ビツトでは３２）段となり、演算
の高速化は望めない。

これに対して、Ｂｏｏｔｈ　のアルゴリズムを用いた乗
算回路（例えば、特公昭５７−１０１４号公報）では、
乗数を３ビツトづつの連続するグループ（うち１ビツト
は前後のグループにオーツく−ラップされる）に分類し
て、３ビット単位にそのビットパターンをデコードし、
デコード結果に応じて、被乗数Ｘに対して±２Ｘ、±Ｘ
、０のいづれかの部分積を生成し、生成された部分積の
総和を詞、出することで積Ｐが導出される。Ｂｏｏｔｈ
　のアルゴリズムの特徴は、部分積中に負数の表現（２
′Ｓｃｏｍｐｌｅｎｅｎｔ　：　２の補数）を導入する
ことで、部分積の段数が減り、さらに乗算に際し符号ビ
ットの補正が不要なことであり、これは一般に周知であ
る。なお、上記±２Ｘ、±Ｘ、０の部分積生成はシフト
レジスタにより可能である。

しかしながら、高度なディジタル演算や複雑な計算では
長いビット長のデータ同志を９：算する必要があり、と
くに１６ビツトや３２ビツト等の高性能マイクロプロセ
ッサではさらに高速かつ高精度の演りが要求されること
が予測される。とれに対処するには、デコード８照すべ
き乗数のビット数を増し、例えば３ビツトではなく４ビ
ツト以上のグループでデコードすることが考えられる。

しかし、この場合、３次のＢｏｏｔｈ　になると４ビツ
トのデコード結果に応じて、被乗数Ｘに対して±４　Ｘ
　ｒ±３Ｘ、±２Ｘ、±ｘ、ｏに相当する部分積を生成
する必要がある。表１に４ビツトデコードにおける部分
積を示す。（なおｙＨ−を乃至ｙ３Ｉ＋１はデコードさ
れるべき乗数の４ピツしくターン、Ｐｐは部分積） さて、上記部分積±４ｘ、±３Ｘ、±２Ｘ・±Ｘ。

０を夫々求めるにおいて、乗数の偶数倍、すなわち±４
Ｘと±２Ｘは乗数をシフトレジスタで夫々２ビツトおよ
び１ビツトシフトさせることによって容易に生成するこ
とができる。従って、従来の４３ビツトデコードの乗算
回路ではシフトレジスタで部分積の生成が可能であった
が、４ビツトデコードの場合には乗数Ｘを奇数倍して±
３Ｘの部分積を生成しなければならず、従来提案されて
いる乗算器ではこれができないのが現状である。さらに
、これが４次のＢｏｏｔｈ　になると±８Ｘ、±７Ｘ　
ｌ　−−”’−−１±Ｘ、Ｏの部分積が必要となり、±
Ｘを除く奇数倍の部分積±７Ｘ、±５Ｘ、±３Ｘの生成
ができない。また、単に偶数倍の部分積生成と同様に、
デコード結果により奇数倍の部分積が必要なことが判定
された後でこれを生成するとなると、部分積生成のため
の時間が冗らに長くなり演算速度の著しい低下を来たす
ので好ましくないし、回路パターンも非常に複雑化する
ので得策ではない。

３、本発明の目的 本発明はＢｏｏｔｈのアルゴリズムを用いた乗算回路に
おいて４ビツト以上のデコードを可能とした乗算回路を
提供することを目的とし、とくに奇数倍の部分積を用い
て高速にて乗算を実行する機能を有する高速乗算回路を
提供することを目的とする。

さらに本発明の他の目的は、回路パターンの複雑化を招
くことのない集積回路化に適した乗算回路を提供するこ
とを目的とする。

４、本発明の構成 本発明は夫々複数ビットからなる被乗数Ｘおよび乗数Ｙ
を独立に入力する入力手段と、乗数Ｙに対してこれを複
数ビットのビットパターンに分類し、夫々のビットパタ
ーンをデコードするデコード手段と、被乗数Ｙの奇数倍
の部分積を生成する第１の部分積生成手段と、前記デコ
ード結果に応じて偶数倍の部分積を生成する第２の部分
積生成手段と、生成された部分積に基いて積ＸＹを発生
する手段とを有する。

とくに、前記第１の部分積生成手段が被乗数Ｘの入力手
段に結合され、被乗数Ｘの入力に応じて前記デコード結
果とは無関係に奇数倍の部分積を生成するように構成さ
れていれば、前記デコード結果に応じて必要な時生成さ
れた奇数倍の部分積を前記種発生手段に供給する手段を
設ける必要がある。この供給手段としては例えばデコー
ド結果に応答する選択回路でよい。選択回路はデコーデ
ィングの結果奇数倍の部分積が必要であると判断された
場合には被乗数Ｘを第２の部分積生成手段に供給せず、
用意されている奇数倍の部分積を種発生手段に供給する
ようなデータ選択機能を有するものであればよい。なお
、デコーディングの結果奇数倍の部分積が不要であると
判断された場合には、前記第１の部分積生成手段の出力
、を選択せずに、被乗数Ｘを第２の部分積生成手段に供
給するようにすればよい。

５、本発明の効果 本発明によれば、偶数倍の部分積を生成する手段と奇数
倍の部分積を生成する手段とを夫々独立に設けており、
とくに奇数倍の部分積はデコーディングの結果に依らず
に予め生成しくたとえば必要とされる奇数倍のデータを
予めＲＯＭ等の一部ニテーブル形成で用意しておいて、
必要なときこれを取り出すようにしてもよい）、これを
使うか否かの決定をデコード結果で行なうように制御さ
れている。したがって、±３Ｘのような奇数倍の第１の
生成手段を被乗数Ｘの入力部に＆続し、Ｘの入力に応じ
て奇数倍データの生成を予め行ない、これを使うか否か
の決定をデコーディングの結果で行なうようにすること
によって、ソフトウェアの力を借りることなく、ハード
ウェア回路で栄算頂算が実行できるので、非常に筒速の
莱算器が得られる。これに加え°Ｃ１かかる乗η、器は
±３Ｘ。

±５Ｘ等の奇数倍データを賛する乗算アルゴリズムに対
して有効であるとともに、上記のような奇数倍データを
必要としない乗屹アルゴリズム（たとえは前述した３ピ
ツトチコードのＢｏｏｔｈのアルゴリズム）に対しても
特別の操作をせずに同一の回路を用いてこれを高速に実
行できるので有効である。

６、実施例の説明 以下に図面を参照して本発明の一実施例について説明す
る。

まず、本発明の原理を以下に説明する。

一般に１６ビツトの符号なし数値データ（被乗数Ｘ２乗
数Ｙ）の積Ｐ　（＝ＸＹ　）は前述した式（１）乃至（
３）で定義される。クリティカルパスを短縮し、演算速
度を上げる方法として、前に示したように乗数Ｙを複数
ピッ）（ｍビ、ト）づつのグループにわけて、夫々に対
応して部分積を算出する方式が有効である。

今、ｍ−２を考えると、部分積の値は乗数２ビツトの値
によって０．Ｘ、２Ｘ、３Ｘの値をとり−ｍ　＝　３で
は０　、Ｘ、２Ｘ、４Ｘ、５Ｘ、６Ｘ、７Ｘとなる。２
Ｘ　、４Ｘ　、ｓＸなどは被乗数Ｘのシフトで容易に生
成できるが、３Ｘ、５Ｘ、７Ｘ（６Ｘは３Ｘのシフトと
して）の生成は困難である。

このようにｍの値を大きくすると部分積の数は減少する
が、被乗数の生成回路が複雑化する傾向にある。更にこ
の傾向はＬＳＩの実現上レイアウトの規則性を乱すこと
になる。

そこで部分積の中で負数の表現（擬似的に２の補数）を
とり扱うと、ｍ＝２では０．±Ｘ、±２Ｘ％ｍ＝３では
０．±Ｘ、±２Ｘ、±３Ｘ、±４Ｘと被乗数生成の種類
を減すことが可能となる。

（２の補数ではマイナスは各ビットの反転をとり、ＬＳ
Ｂに１を加えるだけで大きなハードウェアにならない）
。

次に、乗算回路のハードウェアの中で支配的な全加算器
の数についてそれぞれの例について検討する。乗数をそ
のまま桁（ビット）ごとに被乗数との間で掛は鎧（２進
表示ではＡＮＤ論理をとる）して部分積金山し、この部
分積を加算回路で足し合せる方式では、最初のＬＳＢの
桁（ビット）ｆｃ除き各桁の部分積ごとに加算回路（全
加算器と半加算器だが通常は設計容易化のため全て全加
算器のアレーとする）を要する。よって、１６Ｘ１６ビ
ツトの乗算では１６Ｘ（１６−１）＝２４０個の全加算
器を要する。更に、キャリーセイプ方式を採用すると最
終段にキャリー足し込み用の加算器を要するので、１６
Ｘ（（１６−１）＋ｔ）−＝２５６個となる。一方、乗
数の２ビツトごと（ｍ＝２）に部分積をめると部分積の
値は０．ＩＸ、２Ｘ。

３Ｘであるから、最大数３ｘ＞ｘ・２２を考慮すると部
分積の数はｘｓｘ（−Ｌ旦−ｘ）個となる。更に、３Ｘ
ｅ２Ｘ＋Ｘで生成すれば、１６ビツトの加算キャリーセ
イブ方式では更に１ｓ　ｘ　（（−”−１）刊）＋１６
＝１６４個となる。

また部分積の中で負数の表現を考えると部分積の値は、
０．±Ｘ、±２Ｘで、乗数に擬似的に符号ビットを付加
するので１６Ｘ１７ビツトとなり部分積の最大値２Ｘ（
Ｘ・２′）より１７（−Ｘ・２′）７ Ｘ（−ＴＩ整数−１）＋３２＝１６８個が加算器の総数
である。ここで、３２は最終段のＣＬＡである。

同様に乗数の３ビツトごとの部分積（ｍ＝３）をめる方
式と４ビツトごと（ｍ＝４）について試算をした結果を
表２に示す。

表２　１６Ｘ１６ビツトの符号なし数づＬのハードウェ
ア量比較（全加算器数） （）内はキャリーセイプ方式　単位　個上記の試算は７
Ｘなどの生成法−１ＢＸ−Ｘとするか４Ｘ＋（２Ｘ＋Ｘ
）とするかによって若干具なるがだいたいの傾向を示し
ている。

以上の結果１６８１６ビツトの符号なし数値の演算には
乗数２ピツトごとの部分積を生成するのが最少のハード
ウェア量（＊印）となりそうである。゛また部分積に負
数の表現が許されるなら乗数３ビツトごとに部分積を生
成する方式が前者にも増して少ないハードウェア量（＊
＊印）となる。従って、乗数３ビツトごとの部分積生成
方式が部分積に負数の表現が許される場合において有効
であると判断される。しかし、補数の補正のためのハー
ドウェアおよびレイアウトにおける回路パターンの規則
性を十分吟味する必要がある。

ここで、負数の表現として２の補数として扱うため（１
）　、　（２）式に擬似的にＸ１６１）’１６を付加し
てただしｘ、、＝。

ただし　）’＋ａ＝０ （５）式を更に展開すると Ｙ１６・２”＋’Ａｓ・２”ｆ＝ｙ、４＊２”十、・・
・・・ｙ２・ノ＋ｙ、争２１＋ｙ。ｅ！”　ｆ”３’＋
ｓ・２　＋２−・２　＋）’＋４・２”＋（２石−石）
・２３＋・・・・・・＝（４３’ｔｏ＋２Ｙｔｓ十石十
ｙ８．）・２−Ｙ□３・２　＋・・・・・・＝　＜−４
％ａ＋２’／ｒ＊十’／ｕ＋Ｙｓｓ　）・２＋４＋（４
’Ａｓ＋ＱＹｔｔ＋’ｆｓ＋＋’Ａｏ＞・２”十（−４
Ｙ＋＋２Ｙｓ＋ｈ＋ＹＩ）・Ｚ’＋Ｃ−４Ｙｓ＋２Ｙｏ
＋ｙヨ＋ｙ＜）・２″＝、夕（−４ｙ３市＋Ｚ　Ｙａｉ
＋３’ａｉ＋　ｙ３Ｑ　）・２　”−’　（６１急＝Ｏ ただしＹ−１＝Ｙ−２＝　０ ＝、全　Ｂｊ・２ａｊ−”　（カ ｊ＝・ （６）　、　（方式から明らかなようにとなり合う４ビ
ツト（１ビツトづつオーバーラツプして）の値によりＢ
ｊは０．±１±２±３±４のいずれかの値をとる部分積
の最大値４×（Ｘ・２２）は被乗数Ｘの２ビツト左シフ
トでまるので、符号ビットを拡張し、更にマイナスは各
ビットを反転しＬＳＢに１を加えることを加味して被乗
数を表現すると、Ａ＝ａ１８＊２”十’ｌ　ａＨ＊　２
１＋Ｃａ　（８）ト＝Ｏ 従って積Ｐは部分積の和としてまるので（７１、（８１
式より ｊ−１ Ｐ＝（−ａ、３＋＋２”＋、ΣａＩ・２′＋−ｃａ）（
、ΣＢｊ−２）皇＝＝Ｑ　）＝＝９ ｓｓ　５ｊ−ｔ　ｓ　５ｊ−ｓ ＝、Σ（−Ｐｊ・２）の２　＋、ΣＱｊ・２（９）３　
＝Ｑ　Ｊ　＝０ （９）式の右項は、　Ｂ１０値により被乗数Ａを操作し
２°ｊ−”の重み分シフトしたアレー回路でまる。

左項は符号ビットを拡張しているのでａｈａ　＝　ｘＩ
ｌｌとなり、町の値により Ｂｊ　〉　ＯＰｊ−ｘ・。

Ｂ・　＝Ｑ　Ｐｊ　←Ｏ Ｂ・　（□　Ｐｊ４−輻　ａ■ 」 となる。

このように部分積は、負数になりうる。更に負数の表現
として２の補数表示をもちいると３−ｏ−ｓまでの足し
込みにおいて符号ビットの拡張を要するので、符号部を
２進数の性質を利用して下記の如く展開する ３Ｊ−！ Σ（−Ｐｊ・２′８）・２ ｊ　＝。

一−Ｐ、・ノー２゛七・企゛・２゛−８・２′−２°〜
号・ジ°・２“−号・２１％２２　ｐ−ゾ°・２−１＝
（−２＋Ｐ、・２”＋２″）＋（−２”＋Ｐ、・２２！
ｌ−２２９）＋・・・・・・＝＞２”＋Ｐ、　＠２”＋
（２”−２”　）＋Ｐ、＠　２”＋２”　＋　・・・・
・・＝−２”十Ｐ、　・２”＋２”＋２ｓＯ＋Ｐ４−２
”＋２”＋２”十Ｐ、＊ｆ’＋２”＋２”十も・２”＋
２”＋２”＋Ｐ、　＊　２”＋２”＋２”＋Ｐ、　−２
′’＋ｚ”　（１００９式では１７Ｘ１７ビツトの乗算
で一１×−１の乗算を実行しない限り３４ビツト目まで
符号ビットが拡張されることはなく、（４１ｔ　（５）
式の条件から今回の場合乗数被乗数共に正の数であるか
ら最初の項一２　は無視されてよ（・。

一力、ＬＳＩ回路を構成する上で演算速度・素子数・消
＊を力も間順であるが、レイアウトにおける規則性を無
視できない。（９）式の右項は３Ｘを２Ｘ＋Ｘとしては
じめに生成しておくことでアレーとして構成される。左
項をＱｌ）式のように展開することで適当な位餅に足し
込みを行い符号を補正することで符号ビットの拡張を要
しない。マイナスの部分積を生成するときのＣａの足し
込みは６段で行うとキャリーの伝搬時間が長くなるので
、最終のＣＬＡ部で加えることが可能である。但し、被
乗数Ｘ−０のとき本来＋１のキャリーが伝搬してＭＳＢ
（符号ビット）まで到達する（Ｘ＼０のとき途中でキャ
リーが止まり符号ビットに影響した（・）ため、符号ビ
ットが異ってくる。そこでＸ＝０を検出して出力を０に
する必要がある。

従って、主なハードウェアは３Ｘの生成回路、１６ビツ
トの加算器、Ｂｊａのデコーダ、ｊ＝０におけるセレク
ター回路、Ｊ＝１〜５のセレクターとして全加算器から
成る単位回路のアレ−１８×５＝９０個、最終段のキャ
リー合成用ＣＬＡ３２ビット加算器、金側１３８ケの全
加舞、器と符号の補正回路（αυ式の如く、Ｊ、さなハ
ードウェアで補正↓ される）などによって、船ヨとんど規則的アレー構Ｉを
損ガうことなく回路化できる。本構成によれば、演算速
度、素子数の制限に加えレイアクトの規則性を考ｐした
乗算回路が得られる。

第１図に本発明の一実施例の回路ブロック図を示す。図
は１６ビツトの被乗数Ｘ（ｘｏ乃至Ｘ工）と１６ビツト
の乗数Ｙ（ｙｏ乃至ｙｌ、）の乗算器の例で、Ｐ型半導
体基板にＮチャンネルＭＯ８ＩＣ技術を適用して構成さ
れたものである。なお、論理は正論理で記述されて（・
る。被乗数Ｘはその入力端に接続された３Ｘ作成回路１
に供給されるとともに、次段のシフト／セレクタ回路２
へ供給される。一方１乗数Ｙは複数ビットづつ（初段は
Ｙｏｔｙ監の２ビツトへ以後ｙｌ−ｙａ　＊　ｙ４−）
’？　ｖ　Ｙ丁−Ｙｘｏ　＋ｙ１゜−’Ｊ１ｓ　ｐ　ｙ
Ｈｓ−Ｙ工）にわけてそれぞれ対応するデコーダ３に入
力される。シフト／セレクタ回路２には最終段の部分積
加算回路４および４′が通続され、この加算回路４およ
び４′から３２ビツトの積（Ｐｏ乃至ＰＩｌｌ　ｓ　Ｐ
ｌｌｌ乃至Ｐ３．）が取り出される。３Ｘ作成回路１は
被乗数ビットに対応する１６個の単位回路を有し、シフ
ト機前と加Ｘ：ｔ８能により２Ｘ十Ｘを実行する。シフ
ト／セレクタ回路２は１８ビツト相肖のブロックをデコ
ーダ３の各出力に対応して有している。初段のデコーダ
（ｙｏ　ｙ　ｙｓ　）　３−１は４Ｘ、２Ｘ、Ｏおよび
符号（Ｐ、Ｎ）を指定する信号を出力する。２段目以降
のデコーダ（３−２乃至３−６）は３−６と同じ回路で
構成され、それぞれ３Ｘ、Ｘ、２Ｘ、４Ｘ、０および符
号（Ｐ、Ｎ）を指定する信号を出力する。初段のデコー
ダ３−】に接続されたシフトセレクタ回路２−１はシフ
ト回路１０とゼロおよび反転制御回路１１を有する。さ
らにデコーダ３−１乃至３−６に接続された残りのシフ
ト／セレクタ回路２−２乃至２−６は２−６と同じ回路
で構成され、夫々シフト／七しクト回路１２．ゼロおよ
び反転制御回路１３．全加算器１４を有する。

全加算器１４はマイナスの時４Ｘ、２Ｘ、Ｘまたは３Ｘ
の値を反転してＬＳＨに１を加える操作を実行する。ま
た、デコーダ３とシフトセレクタ回路２とけ０り式に基
づく補正回路を介して接続される。

本実施例では被乗数Ｘの入力に応答して、３Ｘが作成さ
れ３Ｘ作成回路ｌからＸと３Ｘとの２つのデータがシフ
ト／セレクタ回路２に供給される。

これらのデータはデコーディング結果に応じて選択され
処理される。こうして作成された部分積は最終段の加算
器４．４′で加算され３２ビツトの積Ｐ。乃至Ｐ１□が
出力される。表３にデコーディング結果に基づく操作手
順を示す。

表　３ 以上の説明より明らかなように、本実施例によれば乗数
を４ビツトづつデコードすることができ、高連乗舞器が
提供できる。しかも、奇数倍（３Ｘ）の作成を被乗数の
入力と同時に行ない、３ＸとＸとの選択をデコード結果
で行なって（・るので、少ガいハードウェアで容易に乗
算演算を実行できる。

なお、３Ｘ作成回路のかわりに、３Ｘ以上の奇数倍デー
タが用意されているＲＯＭ等のテーブルを用（・て、デ
コード結果に応じてこのテーブルを１照するようにして
もよ（・。

さらに表３のプロセスをくり返し行う構成およυ・全て
のハードウェアを並列に具備する構成の（・ずれも採用
できるか、基本的な構成要素は１乗数Ｙの任意のグルー
プをデコードした結果に応じて被乗数：（に刻して２Ｘ
、４Ｘなどを生成するシフタ手段と、３Ｘ４たは、０　
＊　Ｘ　＋　２　Ｘ　−２Ｘなどのいずれかの値を選択
−ｊるセレクタと、これらの価の反転を操作するイン／
仁−タと、かくの如くして生成された部分＠ｔをたし合
せる加算器、史に乗数グループに対応した皇みづけをす
る回路（並列方式では、３ビツトづつＭＳＢ側にづらし
ていく。

シーケンシャル方式ではシフタを要する）を具備してい
ればよ（・。

さらに、第１図では部分積の最大値（この例では４Ｘ）
に対応できるようにシフト／セレクタ回路のビット数を
拡張（１８ビツトまで）しているので、演讐：プロセス
中で符号ビットが拡散される。

従って符号ビットがオーバーフローするような乗算器で
は、オーバーフローしたビットを一時保持するための回
路が必要であるが、本発明ではと九が不要である。とく
に、第１図の乗算器の他の特徴として、 （１）　３Ｘの生成を全加算器を用いて２Ｘ（Ｘを１ビ
ツト分ＭＳＢ側へシフト）とＸの加！−（２Ｘ＋Ｘ）で
導出している。

（２）回路中には、ランチ、レジスタ手段を含まずスタ
テックな組合せ回路で構成している。

（３）積Ｐ。〜３ｍを導出する最終段３２ビツトの加算
はＣＬＡ方式ではなく、ＭＯ８回路で容易なリップル・
スル一方式（３Ｘ回路と同じ）を採用している。

（４）この例では１６Ｘ１６ビツトの絶対値数に適用し
た場合であるので、サインビットの補正を要さない。被
算数Ｘ＝　００００Ｈであっても同じ処理でよ（・。

笠が挙げられる。すなわち、本乗算器は少ない素子数で
構成可能で、かつそのクリライカルパス（最長キャリー
伝搬通路）を短縮することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路ブロック図である。 １・・・・・・３Ｘ生成回路、２・・・・・・シフト／
セレクタ回路、３・・・・・・デコーダ、４．４′・・
・・・・最終段の部分積加算器

Claims (1)

1. 【特許請求の範囲】 夫々複数ビットからなる被乗数Ｘおよび乗数Ｙとｌ を独立に入力する入力子＆２ｖ、来数Ｙに対してこれを
   複数ビットのビットパターンにわけて各ビットパターン
   をデコードするデコード手段と、被乗数Ｙの奇数倍の部
   分積を生成する第１の生成手段と、前記デコード手段の
   出力に応答して被乗数Ｙの偶数倍の部分積を生成する第
   ２の生成手段と、生成された部分積に基いて積ＸＹを出
   力する手段とを有することを特徴とする乗算回路。