JPS58119045A - 高速固定数演算回路 - Google Patents
高速固定数演算回路Info
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- JPS58119045A JPS58119045A JP57000612A JP61282A JPS58119045A JP S58119045 A JPS58119045 A JP S58119045A JP 57000612 A JP57000612 A JP 57000612A JP 61282 A JP61282 A JP 61282A JP S58119045 A JPS58119045 A JP S58119045A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- remainder
- quotient
- table memory
- fixed number
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5324—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel partitioned, i.e. using repetitively a smaller parallel parallel multiplier or using an array of such smaller multipliers
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- General Physics & Mathematics (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高速固定数演算回路に係り、特に２進演算装
置における奇数または素数の固定数の高速演算回路に関
するものである。
置における奇数または素数の固定数の高速演算回路に関
するものである。
一般に固定数演算回路、例えば除（乗）算回路は、その
除礫）数が２″（偶数）の場合には回路構成長２−（ｉ び処理時間が比較的少なくてすむが、除（乗）数が２１
以外（奇数あるいは素数）の場合は、回路構成及び処理
時間が多大になる。特に除算の場合は、１回の減算結果
が次の処理を決定するため、決定論的な処理でなく試行
錯誤的な性格がアシ、演算回路の複雑化及び処理時間の
長大化を招く。
除礫）数が２″（偶数）の場合には回路構成長２−（ｉ び処理時間が比較的少なくてすむが、除（乗）数が２１
以外（奇数あるいは素数）の場合は、回路構成及び処理
時間が多大になる。特に除算の場合は、１回の減算結果
が次の処理を決定するため、決定論的な処理でなく試行
錯誤的な性格がアシ、演算回路の複雑化及び処理時間の
長大化を招く。
このため、従来、奇数あるいは素数を除（乗）数とし、
高速処理が必要な乗除算回路は、あらかじめその固定除
数の被除数に応じた商及び余をメモリに記憶しておき、
被除数に応じたアドレスを参照することによシ、その商
及び余を出力するテーブル参照方式が提案されている。
高速処理が必要な乗除算回路は、あらかじめその固定除
数の被除数に応じた商及び余をメモリに記憶しておき、
被除数に応じたアドレスを参照することによシ、その商
及び余を出力するテーブル参照方式が提案されている。
第１図は、この被除数（１乃至６５５５６） １ｉ固定
数「５」で除算を行なうテーブル参照方式を説明するた
めの図である。
数「５」で除算を行なうテーブル参照方式を説明するた
めの図である。
図中、除算テーブル１は、被除数に対応するアドレスを
格納するアドレスエリア４と、入力されたアドレスすな
わち被除数を固定数５で除算した場合の商工リア５及び
余エリア６を備え、被除数のアドレス２を入力すること
により該アドレスに対応する商及び余３を出力するもの
である。
格納するアドレスエリア４と、入力されたアドレスすな
わち被除数を固定数５で除算した場合の商工リア５及び
余エリア６を備え、被除数のアドレス２を入力すること
により該アドレスに対応する商及び余３を出力するもの
である。
５ 頁
しかしながら、この従来の固定数除算回路は、被除数の
範囲が増加した場合、テーブルのメモリ容量が著しく増
大すると言う問題点を有する。例えば、第１図に示す商
工リア５と余エリア６のメモリ容量は、１アドレス内の
商工リア？ １５ｂｉｔ 。
範囲が増加した場合、テーブルのメモリ容量が著しく増
大すると言う問題点を有する。例えば、第１図に示す商
工リア５と余エリア６のメモリ容量は、１アドレス内の
商工リア？ １５ｂｉｔ 。
余エリアを２ ｂｉｔとすれば、１．１１４．１１２
ｂｉｔのメモリ容量となり多大なメモリ容量となる。
ｂｉｔのメモリ容量となり多大なメモリ容量となる。
本発明の目的は、前記の如き従来技術による問題点全除
去することであシ、演算速度を低下させずにメモリ容量
金少なくすることができる固定数乗除算回路を提供する
ことで弗る。
去することであシ、演算速度を低下させずにメモリ容量
金少なくすることができる固定数乗除算回路を提供する
ことで弗る。
この目的を達成するため本発明にあっては、テーブルメ
モリを、おる被演算値ｍまでの演算結果値を複数格納す
るテーブルメモリと、被演算値ｍ＋１からｍ＋１毎の複
数の演算結果値を格納するテーブルメモリとに分割し、
各テーブルメモリの演算結果値を加算する様に構成した
ことｔ−特徴とする。例えば１から１００までの被除数
を固定数２で除算して商及び余ｂｔ演算する回路の場合
、１から９までの除算結果値（商及び余シ）を格納す特
開昭５８−１１９０４５（２） る第１のテーブルメモリと、１０から１０毎の除算結果
値を格納する第２のテーブルメモ】ノとを設け、５４の
被除数を２の固定数で除算する際、第２のテーブルメモ
リから５０の商である１５ヲ得ると共に第１のテーブル
メモリから４の商でめる２を得、これらの商を加算して
演算結果値１７を演算出力するものである。これを数式
化すれば下記式のタロくなる。
モリを、おる被演算値ｍまでの演算結果値を複数格納す
るテーブルメモリと、被演算値ｍ＋１からｍ＋１毎の複
数の演算結果値を格納するテーブルメモリとに分割し、
各テーブルメモリの演算結果値を加算する様に構成した
ことｔ−特徴とする。例えば１から１００までの被除数
を固定数２で除算して商及び余ｂｔ演算する回路の場合
、１から９までの除算結果値（商及び余シ）を格納す特
開昭５８−１１９０４５（２） る第１のテーブルメモリと、１０から１０毎の除算結果
値を格納する第２のテーブルメモ】ノとを設け、５４の
被除数を２の固定数で除算する際、第２のテーブルメモ
リから５０の商である１５ヲ得ると共に第１のテーブル
メモリから４の商でめる２を得、これらの商を加算して
演算結果値１７を演算出力するものである。これを数式
化すれば下記式のタロくなる。
５４÷２＝（５０÷２） ＋ （４÷２） ＝ １５＋
２＝１７以下本発明の一実施例全図面を用いて詳細に説
明する。第２図は本発明による固定数除算回路の一実施
例を示す図である。
２＝１７以下本発明の一実施例全図面を用いて詳細に説
明する。第２図は本発明による固定数除算回路の一実施
例を示す図である。
本実施例による固定数除算回路は、入力される被除数番
地２の上位８ ｂｉｔの被除数に対応する商及び余を格
納する１５ｂｉｔ及び２２ｂ１ｔ成の商工リア及び余エ
リアを有する上位テーブルメモリ７と、被除数番地２の
下位８ ｂｉｔの被除数に対応する商及び余を格納する
７ ｂｉｔ及び２２ｂ１ｔ成の商工１ノア及び余エリア
を有する下位テーブルメモリ８と、テーブルメモリ７及
び８から出力される商及び余５頁 をそれぞれ加算する加算部９及び１０とを備える。
地２の上位８ ｂｉｔの被除数に対応する商及び余を格
納する１５ｂｉｔ及び２２ｂ１ｔ成の商工リア及び余エ
リアを有する上位テーブルメモリ７と、被除数番地２の
下位８ ｂｉｔの被除数に対応する商及び余を格納する
７ ｂｉｔ及び２２ｂ１ｔ成の商工１ノア及び余エリア
を有する下位テーブルメモリ８と、テーブルメモリ７及
び８から出力される商及び余５頁 をそれぞれ加算する加算部９及び１０とを備える。
この様に本回路は、メモリテーブルを被除数の上位８
ｂｉｔに対応する商及び余を格納する上位テーブルメモ
リ７と、下位８ ｂｉｔに対応する商及び全全格納する
下位テーブル８とに分割し、それぞれのテーブルメモリ
７及び８から得られた商及び余を加算部９及び１０によ
り加算することにより、被除数の除算を行なうものであ
る。
ｂｉｔに対応する商及び余を格納する上位テーブルメモ
リ７と、下位８ ｂｉｔに対応する商及び全全格納する
下位テーブル８とに分割し、それぞれのテーブルメモリ
７及び８から得られた商及び余を加算部９及び１０によ
り加算することにより、被除数の除算を行なうものであ
る。
尚、前記加算部１０は、テーブルメモリ７及び８より得
られた余の加算結果に応じて、加算部９に桁上げを指示
するものでおる。
られた余の加算結果に応じて、加算部９に桁上げを指示
するものでおる。
また、本実施例による各メモリテーブルメモリ７及び８
のメモリ容量は、それぞれ（２５６ライン×１７ ｂｉ
ｔ ）及び（２５６ラインＸ ９ｂｉｔ）すなわち合計
６６５６ ｂｉｔとなり、従来技術に比べて約０．６％
の記憶容量である。これは被除数を上位ｓ ｂｔｔと下
位ｓ ｂｔｔのテーブルメモリ７及び８に分割したため
、上位テーブルメモリ７は被除数ｉ ２５６数（８ｂｌ
ｔ）毎の２５６ラインのラインアドレスを持てば良く、
構成のラインアドレス全２５６ライン持てば良いためで
ある。
のメモリ容量は、それぞれ（２５６ライン×１７ ｂｉ
ｔ ）及び（２５６ラインＸ ９ｂｉｔ）すなわち合計
６６５６ ｂｉｔとなり、従来技術に比べて約０．６％
の記憶容量である。これは被除数を上位ｓ ｂｔｔと下
位ｓ ｂｔｔのテーブルメモリ７及び８に分割したため
、上位テーブルメモリ７は被除数ｉ ２５６数（８ｂｌ
ｔ）毎の２５６ラインのラインアドレスを持てば良く、
構成のラインアドレス全２５６ライン持てば良いためで
ある。
念のため、この分割によりメモＩＪ ｇ量が少なくなる
理由を第５図を用いて詳述する。第６図は、除数が３に
固定された場合の入力Ｘ及び出力ｙの関係を示す図であ
り、入力０乃至２５５の間の被除数を下位テーブルメモ
リ８が受は持ち、入力２５６乃至６４００の間の２５６
毎の被除数を上位テーブルメモリ７が受は持つことを示
している。例えば入力Ｘが被除数４００の場合、該被除
数４００の内被除数２５６が上位テーブルメモリ７によ
り商８５余１として得られ、残りの被除数１４４が下位
テーブルメモリ８により商４８余Ｏとして得られること
により、これらの商及び余を加算することによって、除
算結果商１５５余１が演算される。即ち、上位テーブル
メモリ７は、被除数の内２５６毎の被除数に対応するア
ドレスラインのみを格納すれば良く、下位テーブルメモ
リ８は、前記上位テーブルメモリ７に格納され九被除数
の間のＯ乃至２５５のアドレスを少なくすることができ
る。
理由を第５図を用いて詳述する。第６図は、除数が３に
固定された場合の入力Ｘ及び出力ｙの関係を示す図であ
り、入力０乃至２５５の間の被除数を下位テーブルメモ
リ８が受は持ち、入力２５６乃至６４００の間の２５６
毎の被除数を上位テーブルメモリ７が受は持つことを示
している。例えば入力Ｘが被除数４００の場合、該被除
数４００の内被除数２５６が上位テーブルメモリ７によ
り商８５余１として得られ、残りの被除数１４４が下位
テーブルメモリ８により商４８余Ｏとして得られること
により、これらの商及び余を加算することによって、除
算結果商１５５余１が演算される。即ち、上位テーブル
メモリ７は、被除数の内２５６毎の被除数に対応するア
ドレスラインのみを格納すれば良く、下位テーブルメモ
リ８は、前記上位テーブルメモリ７に格納され九被除数
の間のＯ乃至２５５のアドレスを少なくすることができ
る。
尚、テーブルメモリの容量のふり分けは、本実施例の如
く半分づつに限られる必要はなく、例えば上位９ピツト
、下位７ビツト毎にテーブルメモリをふり分けても良い
。
く半分づつに限られる必要はなく、例えば上位９ピツト
、下位７ビツト毎にテーブルメモリをふり分けても良い
。
次に第４図を用いて本発明の他の実施例による除算回路
を説明する。
を説明する。
本実施例における固定数除算回路は、被除数１１の上位
８ビツト、即ち２５６から２５６毎の被除数のアドレス
エリア及びこの被除数に対応する小数点第１位までの商
を格納する商工リアを有する上位テーブルメモリ１５と
、被除数１１の下位８ビツト。
８ビツト、即ち２５６から２５６毎の被除数のアドレス
エリア及びこの被除数に対応する小数点第１位までの商
を格納する商工リアを有する上位テーブルメモリ１５と
、被除数１１の下位８ビツト。
即ち１から２５５マでの被除数のアドレスエリア及びこ
の被除数に対応する小数点第１位までの商を格納する商
工リアとを有する下位テーブルメモリ１６と、この各テ
ーブル１５及び１６からの商を加算する加算器９と、こ
の加算結果に応じて商及び余を出力する余り算出部１７
とから構成される。本実施例における前記実施例との主
な相違点は、各メモリテーブル１５及び１６が余エリア
を持っていな特開昭５８−１１９０４５（３） い代りに商工リアが小数点第１位までの商を持っている
ことと、商の加算結果の小数点第１位の数に応じて余シ
を算出する余り算出部１７ヲ有していることである。
の被除数に対応する小数点第１位までの商を格納する商
工リアとを有する下位テーブルメモリ１６と、この各テ
ーブル１５及び１６からの商を加算する加算器９と、こ
の加算結果に応じて商及び余を出力する余り算出部１７
とから構成される。本実施例における前記実施例との主
な相違点は、各メモリテーブル１５及び１６が余エリア
を持っていな特開昭５８−１１９０４５（３） い代りに商工リアが小数点第１位までの商を持っている
ことと、商の加算結果の小数点第１位の数に応じて余シ
を算出する余り算出部１７ヲ有していることである。
例えば、被除数が５４７．固定数が６の場合、上位テー
ブルメモリ１５においては、被除数６４７の上位８ビツ
ト、即ち２５６の商である８５．５ ’ｉ出力し、下位
テーブルメモリ１６においては残りの被除数（５４７−
２５６＝）９１の商である５０．５を出力し、加算器９
で加算された商１１５．６が余り算出部１７に入力され
、余シ算出部１７は、商１１５及び余り２を出力する。
ブルメモリ１５においては、被除数６４７の上位８ビツ
ト、即ち２５６の商である８５．５ ’ｉ出力し、下位
テーブルメモリ１６においては残りの被除数（５４７−
２５６＝）９１の商である５０．５を出力し、加算器９
で加算された商１１５．６が余り算出部１７に入力され
、余シ算出部１７は、商１１５及び余り２を出力する。
この余シの算出は、加算された商の小数点第１位の値に
よシ決定される。例えば、余シの小数点第１位の値が５
の場合余りは１、値が６の場合余りは２、値が９の場合
余りは０で桁上げ（商に１が加算される）となる。即ち
この余り算出部１７は小数点１／ｓ１位の値を固定数６
で乗算した値の近似値を余シとして計算するものでおる
。
よシ決定される。例えば、余シの小数点第１位の値が５
の場合余りは１、値が６の場合余りは２、値が９の場合
余りは０で桁上げ（商に１が加算される）となる。即ち
この余り算出部１７は小数点１／ｓ１位の値を固定数６
で乗算した値の近似値を余シとして計算するものでおる
。
この様に本実施例による固定数除算回路は、テーブルメ
モリに小数点第１位までの商を格納し、９頁 商の小数点第１位の値によシ余りを算出することによシ
、商及び余を演算することができる。
モリに小数点第１位までの商を格納し、９頁 商の小数点第１位の値によシ余りを算出することによシ
、商及び余を演算することができる。
第５図は本発明の更に他の実施例による固定数除算回路
を示す図である。本実施例における除算回路は、第４図
に示した回路の余シ値の計算速度全高速で行なうことが
できるものである。即ち、本回路は、上位テーブルメモ
リ１５及び下位テーブルメモリ１６によシ出力される商
の内、小数点第１位の値がそれぞれ余加算部９２及び桁
上げ先見部１８に入力され、上位の値が商加算部９１に
入力されることＫより、商の小数点第１位の値の加算結
果に応じて桁上げ先行部１８が商加算部９１及び余加算
部９２に桁上げあるいは桁下げを指示し、商及び余を得
るものである。本回路においては、各テーブルメモリ１
５及び１６によシ得られた商による商及び余りの演算を
、複数の加算器で行なうため、高速に演算結果を出力す
ることができる。
を示す図である。本実施例における除算回路は、第４図
に示した回路の余シ値の計算速度全高速で行なうことが
できるものである。即ち、本回路は、上位テーブルメモ
リ１５及び下位テーブルメモリ１６によシ出力される商
の内、小数点第１位の値がそれぞれ余加算部９２及び桁
上げ先見部１８に入力され、上位の値が商加算部９１に
入力されることＫより、商の小数点第１位の値の加算結
果に応じて桁上げ先行部１８が商加算部９１及び余加算
部９２に桁上げあるいは桁下げを指示し、商及び余を得
るものである。本回路においては、各テーブルメモリ１
５及び１６によシ得られた商による商及び余りの演算を
、複数の加算器で行なうため、高速に演算結果を出力す
ることができる。
尚、上述の各実施例においては除算回路について説明し
たが、本発明はこの除算に限られるものではなく、固定
数によるあらゆる演算結果を格納０１ するテーブルメモＶ＋有する演算回路に適用できるもの
である。この例として次に乗算回路に本発明を適用した
実施例を説明する。
たが、本発明はこの除算に限られるものではなく、固定
数によるあらゆる演算結果を格納０１ するテーブルメモＶ＋有する演算回路に適用できるもの
である。この例として次に乗算回路に本発明を適用した
実施例を説明する。
第６図に本発明の他の実施例である固定数乗算回路を示
す。本実施例による乗算回路は、１６ビツト構成の被乗
数の上位８ビツト、即ち、２５６毎の被乗数に対応する
アドレスエリア及び上位８ビツトの被乗数に対応する乗
数を格納する乗数エリアとを有する上位テーブルメモリ
１２と、被乗数の下位８ビツト、即ち１乃至２５５まで
の被乗数に対応するアドレスエリア及びこの被乗数に対
応する乗数を格納する乗数エリアとを有する下位テーブ
ルメモリ１５と、これら上位及び下位テーブルメモリ１
２及び１５の演算結果を加算して出力する加算部９とか
ら構成される。
す。本実施例による乗算回路は、１６ビツト構成の被乗
数の上位８ビツト、即ち、２５６毎の被乗数に対応する
アドレスエリア及び上位８ビツトの被乗数に対応する乗
数を格納する乗数エリアとを有する上位テーブルメモリ
１２と、被乗数の下位８ビツト、即ち１乃至２５５まで
の被乗数に対応するアドレスエリア及びこの被乗数に対
応する乗数を格納する乗数エリアとを有する下位テーブ
ルメモリ１５と、これら上位及び下位テーブルメモリ１
２及び１５の演算結果を加算して出力する加算部９とか
ら構成される。
前記上位テーブルメモリ１２は２５６から２５６毎の被
乗数に対応する乗数を格納し、下部テーブルメモリ１５
は、１から２５５までの被乗数に対応する乗数を格納し
ているため、前記実施例と同様にメモ。り容量を極めて
少なくすることができる。
乗数に対応する乗数を格納し、下部テーブルメモリ１５
は、１から２５５までの被乗数に対応する乗数を格納し
ているため、前記実施例と同様にメモ。り容量を極めて
少なくすることができる。
１１頁
以上述べた如く本発明によれば、メそリテーブルを上位
と下位に分割したことにより、演算時間を増加させずに
メモリ容量を極めて少なく、例えばα６チ程度に少なく
することができる。
と下位に分割したことにより、演算時間を増加させずに
メモリ容量を極めて少なく、例えばα６チ程度に少なく
することができる。
第１図は、従来技術による固定数除算回路の原理を説明
するための図、第２図は本発明の一実施例である固定数
除算回路を示す図、第５図は本発明による固定数除算回
路の商及び余りの演算方法を説明するためのグラフ図で
ある。第４図及び第５図は本発明による固定数除算回路
の他の実施例を示す図でメジ、第６図は本発明による固
定数乗算回路を示す図である。 ７及び１５・・・上位テーブルメモリ、８及び１６・・
・下位テーブルメモリ、９及び１０・・・加算器、１７
・・・余り算出部。 特許出願人 株式会社 日立メデイコ代理人 弁理士
秋 本 正 実特開昭５８−１１９０４５
（４ン 第２図 第３図 第 ４１゛４ ＄５図 ′Ｎ／４６図
するための図、第２図は本発明の一実施例である固定数
除算回路を示す図、第５図は本発明による固定数除算回
路の商及び余りの演算方法を説明するためのグラフ図で
ある。第４図及び第５図は本発明による固定数除算回路
の他の実施例を示す図でメジ、第６図は本発明による固
定数乗算回路を示す図である。 ７及び１５・・・上位テーブルメモリ、８及び１６・・
・下位テーブルメモリ、９及び１０・・・加算器、１７
・・・余り算出部。 特許出願人 株式会社 日立メデイコ代理人 弁理士
秋 本 正 実特開昭５８−１１９０４５
（４ン 第２図 第３図 第 ４１゛４ ＄５図 ′Ｎ／４６図
Claims (1)
- 入力された被演算数値ｎｔ固定数値で演算する固定数演
算回路において、被演算値ｎの内所定の被演算値ｍまで
の演算結果である複数の演算結果値ｍ／ ２格納する第
１のテーブルメモリと、前記被演算値ｍに１を加算した
被演算値ｍ＋１から被演算値ｎｔでの間の被演算値のう
ち被演算値ｍ＋１毎の被演算値に対応する演算結果値ｎ
’？格納する第２のテーブルメモリと、前記第１及び第
２のテーブルメモリの演算結果値ｎ′及びｍ′を加算す
る加算器を備えることを特徴とする高速固定数乗除算回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57000612A JPS58119045A (ja) | 1982-01-07 | 1982-01-07 | 高速固定数演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57000612A JPS58119045A (ja) | 1982-01-07 | 1982-01-07 | 高速固定数演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58119045A true JPS58119045A (ja) | 1983-07-15 |
Family
ID=11478548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57000612A Pending JPS58119045A (ja) | 1982-01-07 | 1982-01-07 | 高速固定数演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58119045A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163128A (ja) * | 1984-02-02 | 1985-08-26 | Nec Corp | 乗算回路 |
| JPS60201435A (ja) * | 1984-03-26 | 1985-10-11 | Fujitsu Ltd | 高基数非回復型除算装置 |
| JPS6188334A (ja) * | 1984-10-06 | 1986-05-06 | Nec Corp | 除算回路 |
| US5945657A (en) * | 1996-07-31 | 1999-08-31 | Nec Corporation | Constant divider |
-
1982
- 1982-01-07 JP JP57000612A patent/JPS58119045A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163128A (ja) * | 1984-02-02 | 1985-08-26 | Nec Corp | 乗算回路 |
| JPH0447849B2 (ja) * | 1984-02-02 | 1992-08-05 | Nippon Electric Co | |
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| JPH0366694B2 (ja) * | 1984-03-26 | 1991-10-18 | Fujitsu Ltd | |
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