JPH0366694B2 - - Google Patents

Description

【発明の詳細な説明】

(a) 発明の技術分野 本発明は、高基数非回復型除算装置に係り、特
に部分商予測回路を、より少量のハードウエア量
で実現する回路構成に関する。 (b) 技術の背景 従来から、除算の１方式として、非回復型除算
方式があるが、この方式においては、商の各桁を
作成する時に使用される商の集合として、零を含
まない符号付き商集合があることに着目して、該
商集合から商の各桁を選ぶように制御される。 上記、符号付き商集合はｒを基数とすると、一
般に以下のように表される。 〔−（ｒ−１），−（ｒ−２），…，−１，＋１，…，
ｒ−２，ｒ−１〕多くの演算器では、１ビツト単
位ではなく、“複数ビツト”を単位として演算を
行つており、これは２より大きな基数を使用して
いると考えることができる。 例えば、２ビツト単位では、基数は４であり、
３ビツト単位であると基数８となる。 一般には、ｌビツトの演算単位は、ｒを基数と
するｍ桁の数字と同じものであり、普通は ｒ＝２の／ｍ乗 で与えられる。 非回復型除算の特徴は、演算結果の各桁を決定
する際に生ずる被除数の正負逆転をその侭とし
て、演算結果の桁に負数を許し、被除数の符号に
より、これに除数、或いは除数の倍数を加算、或
いは減算する、所謂引き放し法である所にある。 具体例を上げると、例えば除数のｋ倍〔即ち、
−（ｒ−１），−（ｒ−２），…，−１，＋１，…，ｒ
−２，ｒ−１倍〕を減数レジスタに置数して置
き、部分商予測器から出力される予測信号によつ
て、上記減数レジスタを選択して、除数のｋ倍を
加減算することを繰り返すことにより、商を求め
てゆくものである。 上記除算方式において、前記複数ビツトを単位
として、演算を行う方式があり、高基数非回復型
除算装置として知られている。 この場合、前述のように演算単位となるビツト
数ｎが大きくなると、基数が2ⁿで増大していく
為、演算の繰り返し回数は減少するが、除数の倍
数回路の複雑化、商の予測論理の精密化によつ
て、回路数が著しく増大すると云う問題がある。 然して、除数の倍数回路については、例えば上
記基数よりも数の少ない減数レジスタと、多段の
桁上げ加算器で計算する方法等が知られている
が、部分商予測論理については、効果的な部分商
予測回路の構成法が持たれているのが現状であ
る。 (c) 従来技術と問題点 前述のように、除算の一方式として、除数のｋ
倍を加減算することを繰り返すことにより商を求
めてゆく、非回復型除算方式が多く用いられてい
るが、複数ビツトを単位として演算を行う除算方
式は、高基数非回復型除算装置として知られてお
り、基数を大きくすることにより、演算の繰り返
し回数が減少し、高速の演算が期待できる。 然しながら、上記演算単位が大きくなるに従つ
て、部分商予測論理の精密化が必要となり、回路
数が著しく増大すると云う問題があつた。 (d) 発明の目的 本発明は上記従来の欠点に鑑み、上記部分商予
測論理を階層的に構成することにより、部分商予
測論理に必要なハードウエア量を減少させる回路
構成を提供することを目的とするものである。 (e) 発明の構成 上記目的は本発明により部分剰余レジスタ、除
数レジスタ、倍数発生回路、演算器及び部分商予
測回路とを有し、部分商予測回路は１演算サイク
ル前の部分剰余と除数レジスタに格納された除数
から部分商を予測し、倍数発生回路は部分商予測
器からの出力である部分商と除数を乗算し、演算
器は１演算サイクル前の部分剰余から倍数発生回
路の乗算結果の出力を演算し、更新された部分剰
余として部分剰余レジスタに格納することによつ
て１演算サイクルタイムで部分商を生成する構成
において、部分商予測回路は粗部分商予測器と補
正器より構成され、粗部分商予測器は演算器の出
力の末尾ｎビツトを除く上位ビツトと、末尾のｎ
ビツトを除く部分商の上位ビツトに対応する如き
除数とによつて部分商の上位ビツトを予測し、補
正器は演算器の出力と、部分商の下位ｎビツトに
対応する除数とより部分商の下位ビツトを予測す
る機能を有し、粗部分商予測器の出力を補正器の
出力で補正して部分商を求めることを特徴とする
高基数非回復型除算装置によつて達成される。 (f) 発明の実施例 先ず、本発明の主旨を要約すると、本発明は、
部分剰余レジスタ（PR）の値と除数のｋ倍（例
えば、−（ｒ−１），−（ｒ−２），…，−１，＋１，
…，ｒ−２，ｒ−１倍）を加減算した結果
（CPA）と、除数レジスタ（DSR）の値とから予
測部分商（PPQ）を求める際に、予測部分商
（PPQ）の上位ビツトが、上記加減算結果
（CPA）の上位ビツト、及び除数レジスタ
（DSR）の上位ビツトによつて決定されることに
着目して、上記加減算結果（CPA）、除数レジス
タ（DSR）から予測部分商（PPQ）を検索する
テーブルを階層的に構成することにより、該テー
ブルから予測部分商（PPQ）を検索する為のハ
ードウエア量の削減を実現したものである。 以下本発明を従来例と関連させてさらに詳細に
説明する。第１図は従来例としての高基数非回復
型除算装置（基数：16）の一般的な構成をブロツ
ク図で示した図であり、第２図は従来方式による
部分商予測表を模式的に示した図であり、第３図
は本発明を実施して構成した部分商予測表を模式
的に示した図であり、第４図は本発明の実施例の
ブロツク図であり、第５図は他の実施例、第６図
は第５図で説明した適用例において、粗部分商予
測器から出力される信号と補正器から出力される
信号と、倍数との対応を示す図である。 従来例の第１図において、１は除数レジスタ
（DSR）で、除数が格納され、倍数発生回路
（MDG）２に入力される。 倍数発生回路（MDG）２は部分商予測回路
（QP）３からの部分商予測信号（ｍ）を受けて、
上記基数が16の場合は、−15，−14，−13，…，−
２，−１，０，＋１，＋２，…，＋14，15倍の除数を
作成する回路であり、例えば総ての倍数を予め作
成して置き選択する方法、汎用的乗算器を利用す
る方法、上記基数よりも数の少ない減数レジスタ
と、多段の桁上げ保存加算器（CSA）で計算す
る方法等、種々の構成法が知られている。 ４は部分剰余レジスタ（PR）で、演算の最初
において被除数が設定された後は、毎演算サイク
ル毎に新たな部分剰余が置数される。５は演算器
（CPA）で、部分剰余レジスタ（PR）４とｍ倍
の除数（−15≦ｍ≦＋15；ｍは整数）との加算を
行い、部分剰余レジスタ（PR）４、部分商予測
回路（QP）３、剰余レジスタ（RMD）６等に出
力される。 剰余レジスタ（RMD）６は繰り返し演算の最
終的な予測剰余を保持するレジスタで、加減算繰
り返し演算の終了後、剰余補正器（RMDC）７
を通して正しい剰余が出力される。剰余補正器
（RMDC）７での具体的な補正方法は、剰余レジ
スタ（RMD）６の符号ビツトが負数を示してい
る時には、２の補数をとつて剰余とし、該符号ビ
ツトが正数の時は、その侭の値を剰余とするよう
に動作する。 部分商発生器（QG）８は部分商予測回路
（QP）３の出力と、部分剰余レジスタ（PR）４
の符号ビツトを参照して、正確な部分商を決定
し、商レジスタ（QR）９に蓄積する。 本発明の改良の対象である部分商予測回路
（QP）３は、演算器（CPA）５の出力（以下
CPAと云う）と除数レジスタ（DSR）１の出力
（以下、DSRと云う）とから、次に加減算すべき
ｍ×DSRのｍの値を計算する回路で、論理的に
はCPAとDSRをエントリーとして、ｍをその値
とするテーブルを検索することに対応する。 然しながら、CPAとDSRをエントリーにする
と膨大なテーブルとなる。例えば、基数16の非回
復型除算においては、符号ビツトを含めて CPA：６ビツト（64エントリー） DSR：９ビツト（256エントリー） 但し、後述するように最上位ビツトが１となる
ように正規化されているものとする。 のテーブルを構成する必要がある。 従つて、実際にはCPA，ｍをエントリーとし
てDSRをその値とするテーブルを作成しておき、
そのテーブルを逆検索する方法を採るようにして
いる。この場合のテーブルは従来例としての第２
図に示されておりその大きさは、後述するように
64×32エントリーとなり、約1/8に削減できる。
本発明はこのテーブルを階層構成にして、更に縮
少させるものである。 本発明による高基数非回復型除算装置に使用さ
れる第３図イ，ロに示す如きテーブルと従来例と
しての第２図に示す如きテーブルとの関係を以下
に詳述する。先ず、前述のCPA，DSRからｍを
求める場合に、若しｍの上位の数ビツトのみを求
めたい場合には、CPA，DSRの上位数ビツトを
参照すれば良い。 例えば、前述の基数16の場合の非回復型除算に
おいて、本来符号を含めて５ビツトのｍの内、上
記４ビツト（符号を含めて）を決定する為には、
CPAの上位５ビツト（本来ならば、６ビツト）
と、DSRの上位６ビツト（本来ならば９ビツト）
で事足りることになる。即ち、ｍの精度とCPA、
DSRの必要ビツト数との関係を示すと以下の表
の通りとなる。

【表】 上記、CPA，DSRからｍを検索するテーブル
を作成する上での上記性質を利用して、テーブル
を粗、精細の２段階に分けて階層的に構成する事
を考えると、粗予測は CPA：５ビツト（32エントリー） ｍ：４ビツト（16エントリー） のテーブルを用意して、該CPA（５ビツト）、
DSR（６ビツト）からｍを求め、該ｍを補正する
為の精細予測では、CPA：６ビツト（64エント
リー）とｍの補正（ｍの最下位ビツトを“１”と
するかどうか）表を用意して、該CPA（６ビツ
ト）、DSR（９ビツト）からｍの最下位ビツトを
求めるようにする。 このようにテーブルを２段構成とすることによ
り、全テーブルの大きさは、（23×16エントリー）
＋（64×１エントリー）となつて、従来例として
の第２図に示すような64×32エントリーのテーブ
ルと比較してかなり減少することが分かる。 第２図は、前述のCPA，ｍをエントリーとし
て、DSRをその値とする場合の精細テーブルを
模式的に示したもので、64×32エントリーのテー
ブルとなつている。 本図において、CPA0はCPAの上位６ビツト
（符号を含む）を抽出して10進数で表したもので
あり、ｍは部分商予測回路（QP）３の信号（部
分商予測信号）を10進数で表した値を示してい
る。 本部分商予測テーブル〔QPT（CPA0、ｍ）〕の
「CPA0行ｍ列」は、DSRの上位９ビツト（以下、
DSR0で表す）を入力し、値“１”、又は“０”
をとる論理関数で、「Lcpa0、ｍ（DSR0）」で表す
こととする。 尚、ここでは説明を簡単にする為、DSRを正
の数とし、最上位ビツトが１となるように正規化
されているものとする。 最初に、高基数非回復型除算の原理的事項を説
明すると、除数をＤ、被除数をＰ、部分剰余を
Pn、部分商予測信号をｍとした時、高基数非回
復型の除算は次の漸化式で表せる。 Pn＋１＝Pn＋ｍ×Ｄ そして、ｎ＋１番目の商Qn＋１は、部分剰余Pn
＋１が以下の条件を満たせば良い。即ち、 −Ｄ＜Pn＋ｍ×Ｄ＜Ｄ 従つて、上記論理関数「Lcpa0、ｍ（DSR０）」
は、 DSR０≦Ｄ＜DSR0＋δ（但し、δ＝1/2の８
乗） CPA０≦Ｐ＜CAP０＋ε（但し、ε＝１） を満たす総てのＤ，Ｐに対して、上記除算条件 −Ｄ＜Pn＋ｍ×Ｄ＜Ｄ が満足される時に“１”、そうでない時に“０”
をとる。 異なるｍ，m′について、 Lcpa0、ｍ（DSR0）＝Lcpa0、m′ （DSR0）＝１ となる場合には、一方を“１”とし、他方を
“０”とする。 上記の手順で作成した部分商予測テーブルが
機能する条件は、 総てのCPA0、DSR0について、あるｍが１
つ存在し、且つそのｍに対して、 Lcpa0、ｍ（DSR0）＝１ を満たす（これを「条件」という）と云うこ
とができる。 上記の方法に基づいて作成した部分商予測テー
ブルが、上記の従来例の第２図であつて、９ビツ
トのDSR0を入力した時、総てのCPA0（64個）に
対して、それぞれ唯１つのｍが存在し、対応する
論理関数： Lcpa0、ｍ（DSR0）＝１ となつていることになる。 若し、DSR0が８ビツトであると、総ての
CPA0に対して、それぞれ唯１つのｍが存在し、 Lcpa0、ｍ（DSR0）＝１ となる条件を満足しなくなり、作成されたテーブ
ルは部分商予測テーブルとして機能しなくなる。 又、逆にDSR0が10ビツトであると、総ての
CPA0に対して、それぞれ唯１つのｍが存在する
条件に対して冗長となるので、結局上記９ビツト
が、基数＝16である高基数非回復型除算装置にお
けるｍを検索する為の部分商予測テーブルを作成
するのに最適なDSR0のビツト数と云うことがで
きる。 この時のCPA0は前述のように、６ビツト（64
エントリー）であり、得られるｍは符号も含めて
５ビツト（32エントリー）となり、基数が16の高
基数非回復型除算装置に必要なｍとして機能する
ことになる。 かかる従来のテーブルに対して、ｍを符号を含
めて４ビツト（m1で表す）とし、δ＝1/2の５乗
〔即ち、DSRの上位６ビツト（DSR1で表す）を
入力して作表することを示す〕、ε＝２〔即ち、
CPAは符号を含めて５ビツト（CPA1で表す）で
あることを示す〕とした場合にも、同じ手順を用
いて、上記「条件」を満たすテーブルを作成す
ることができる。 このテーブルが本発明で使用する第３図イの粗
部分商予測テーブルである。 このテーブルと、従来例の第２図の精細部分商
予測テーブルとを比較すると、第２図の精細部分
商予測テーブルにおいて、奇数のｍに対する個所
が“１”をとつていても、第３図イの粗部分商予
測テーブルにおいては、それより“１”少ない
m1の値が得られていることを示している。 従つて、両者の誤差を修正する為に、従来例の
第２図のテーブルにおいて、奇数のｍに対する個
所に“１”が存在する場合には、その情報を別途
補正テーブルとして登録しておき、該補正テーブ
ルを参照することにより、より詳細なｍを求める
ことができる。これが本発明による補正テーブル
であり、この補正テーブルを模式的に示したもの
が第３図ロのテーブルである。 以下において、その補正方法の具体例を説明す
る。 先ず、粗部分商予測テーブルにおいて、１つの
CPA1＝−30の欄を見て、例えば、 L′−30，−14＝１ であつて、補正テーブルにおいて、対応する欄
（即ち、CPA2＝−30）の L″−30＝１ であると、奇数のｍ（即ち、ｍ＝−13）に対応す
る L′−30，−13＝１ に補正する。 若し、同じ欄の補正値、L″−30＝０であると、
CPA0＝−30に対しては、奇数のｍに対する何れ
の個所にも“１”が存在しなかつたことを示して
いるので、粗部分商予測テーブルでの、例えば L′−30，−14＝１ は、その侭、精細部分商予測テーブルとして使用
する。 又、粗部分商予測テーブルにおいて、１つの
CPA1＝−30の欄を見て、例えば L′−30，−14＝１ であつて、補正テーブルにおいては、CPA2＝−
29の欄において、 L″−29＝１ であると、CPA0＝−29で、奇数のｍ（即ち、ｍ
＝−13）に対応する、 L′−29，−13＝１ に補正する。 即ち、補正テーブルにおいて、L″−30＝１で
あると、従来例の第２図の精細部分商予測テーブ
ルの、CPA0＝−30に対応する欄において、奇数
のｍの何れかの個所に１個の“１”が存在してい
たことを示しており、それを第３図イの粗部分商
予測テーブルから検索して、上記のように、 L′−30，−14＝１ であると、L′−30，−13＝１とする所に、本発明
の主眼がある。 従つて、若しL′−30，−12＝１であれば、L′−
30，−11＝１とする。以下同じ操作となる。 上記の補正テーブルは、上記の条件で生成され
ているので、該テーブルの各要素は以下の式で表
される。即ち、 L″cpa2，m2（CSR2）＝ΣLcpa2，2i＋１ （DSR2）＝１ 但し、Σはｉ＝−８〜＋７迄の論理和を表す。 ここで、cpa2は演算器出力の符号を含めた上
位６ビツトで、DSR2は除数の上位９ビツトであ
る。 上記の条件式を用いて作成された補正テーブル
が、第３図ロのテーブルである。 即ちこの例ではCPAの出力が６ビツトで例え
ば01111xとし、その末尾ビツトのｘを除いて上
位ビツト01111を使用する場合であり、そうする
とCPAは011110か011111のいづれかになるから、
ｍの末尾ビツトが１か０を求めればよいことにな
る。しかしCPAの末尾２ビツトを除いた上位の
0111を使用する場合には、CPAは011100か、
011101か、011110か、011111のいずれかになるの
で、末尾の２ビツトが00、01、10、11のいづれか
を区別するため、２ビツトのｍとなつている補正
表を用意することになる。 本発明によれば、従来例の第２図で示した精細
部分予測テーブルと同じ機能が、第３図のイの粗
部分商予測テーブルと、ロの補正テーブルとで実
現でき、ハードウエア量の削減化が図れることが
理解できる。 第４図は本発明の実施例としての高基数非回復
型除算装置のブロツク図である。図において部分
商予測回路３は粗部分商予測器（RQP）３１と
補正器（DQP）３２より構成され、粗部分商予
測器では第３図イに示すテーブルによつて、部分
商の上位ビツトを予測し、これを第３図ロに示す
テーブルを有する補正器で補正し部分商を得る。 これ迄の説明においては、部分商予測テーブル
のエントリーとして、CPA，ｍの２つを用いて
きたが、この２つのエントリーの内、ｍに関して
は、−16〜＋15の間の所望の数個を用いてコード
化したもので置き換えることにより、後段での処
理に効果的な信号を作成することができる。 第５図は本発明による高基数非回復型除算装置
の他の実施例を示しここでは倍数発生回路とし
て、減数レジスタ（SR1〜SR3）と、桁上げ保存
加算器（CSA1，CSA2）を用いた除算器を示し
ている。 第５図において、21〜23は乗算器（±１×）、
（±２×，±４×）、（±８×，±16×）、210〜230は
減数レジスタ（SR1）、（SR2）、（SR3）、５１，
５２は桁上げ保存加算器（CSA1）、（CSA2）、３
１は粗部分商予測器（RQP）、３２は補正器
（DQP）である。 今、除数レジスタ（DSR）１に除数が設定さ
れ、部分剰余レジスタ（PR）４に被除数が設定
されると、該被除数が３入力桁上げ保存加算器
（CSA2）５２と演算器（CPA）５を通して、粗
部分商予測器（RQP）３１と、補正器（DQP）
３２に入力される。 粗部分商予測器（RQP）３１から出力される
粗部分商予測信号M3S，×16，×８，及びM2S，×
４，×２によつて上記ｍの概算値が求まり、補正
器（DQP）３２から出力される補正信号M1S，×
１によつて、上記ｍの補正値が求まり、ｍの細部
が補正される。 ここでM1S、M2S、M3Sはｍの値の＋、−の符
号を示すものである。 上記、粗部分商予測信号M3S，×16，×８、及
びM2S，×４，×２と補正信号M1S，×１と、倍数
との対応関係を第６図に示す。 このようなデコードを行つて、乗算器（±８
×，±16×）23、（±２×，±４×）22、及び（±
１×）21を制御して、複数の乗算ルートの１つを
選択し、結果を減数レジスタ（SR3）２３０，
（SR2）２２０、及び（SR1）２１０にセツトす
る。 次に、上記３つの減数レジスタと、部分剰余レ
ジスタ（PR）４とが、２段の３入力桁上げ保存
加算器（CSA1）５１，（CSA2）５２と、演算器
（CPA）５によつて加算され、その結果が再び部
分剰余レジスタ（PR）４に入力される。 演算器（CPA）５の出力は、粗部分商予測器
（RQP）３１、及び補正器（DQP）３２に入力さ
れ、次に選択すべき３種類の減数レジスタ
（SR3）２３０，（SR2）２２０、及び（SR1）２
１０に対する入力を決定するように動作する。 上記、粗部分商予測器（RQP）３１、及び補
正器（DQP）３２からのコード化された信号
M3S，×16，×８，M2S，×４，×２及びM1S，×１
が第１図で説明した部分商予測信号ｍに対応して
おり、減数レジスタ（SR3）２３０，（SR2）２
２０、及び（SR1）２１０に対する入力を決定す
る動作が、該部分商予測信号ｍよる非回復型除算
動作となる。 尚、第６図で示したデコード信号を用いて、例
えば部分商予測信号ｍ＝−15を得る為には、−16
倍、＋２倍、−１倍を組み合わせることにより得る
ことができる。勿論上記の組み合わせは、１例で
あつてこれに限るものでないことは云う迄もない
ことである。 このようにして、倍数発生回路として、減数レ
ジスタ（SR1〜SR3）と、桁上げ保存加算器
（CSA1，CSA2）とを用いた除算器にも本発明を
適用することができることが分かる。 (g) 発明の効果 以上、詳細に説明したように、本発明の除算装
置は、部分剰余レジスタ（PR）の値と除数のｋ
倍（例えば、−（ｒ−１），−（ｒ−２），…，−１，
＋
１，…，ｒ−２，ｒ−１倍）を加減算した結果
（CPA）と、除数レジスタ（DSR）の値とから予
測部分商（PPQ）を求める際に、予測部分商
（PPQ）の上位ビツトが、上記加減算結果
（CPA）の上位ビツト、及び除数レジスタ
（DSR）の上位ビツトによつて決定されることに
着目して、上記加減算結果（CPA）、除数レジス
タ（DSR）から予測部分商（PPQ）を検索する
テーブルを階層的に構成することにより、該テー
ブルから予測部分商（PPQ）を検索する為のハ
ードウエア量の削減を実現したものであるので、
高基数非回復型除算装置における部分商予測回路
を従来より少ないハードウエア量で達成できる効
果がある。

【図面の簡単な説明】

第１図は従来例としての高基数非回復型除算装
置（基数：16）の一般的な構成をブロツク図で示
した図、第２図は従来方式による部分商予測表を
模式的に示した図、第３図は本発明を実施して構
成した部分商予測表を模式的に示した図、第４図
は本発明を適用した実施例をブロツク図で示した
図、第５図は他の実施例を示し、第６図は第５図
の実施例において、粗部分商予測器から出力され
る信号と補正器から出力される信号と、倍数との
対応を示す図である。 図面において、１は除数レジスタ（DSR）、２
は倍数発生回路（MDG）、３は部分商予測回路
（QP）、４は部分剰余レジスタ（PR）、５は演算
器（CPA）、６は剰余レジスタ（RMD）、７は剰
余補正器（RMDC）、８は部分商発生器（QG）、
９は部分商レジスタ（QR）、２１〜２３は乗算
器（±１×），（±２×，±４×），（±８×，±16
×），２１０〜２３０は減数レジスタ（SR1〜
SR3），５１，５２は桁上げ保存加算器（CSA1，
CSA2），３１は粗部分商予測器（RQP），３２は
補正器（DQP）、をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. １ 部分剰余レジスタ、除数レジスタ、倍数発生
   回路、演算器及び部分商予測回路とを有し、部分
   商予測回路は１演算サイクル前の部分剰余と除数
   レジスタに格納された除数から部分商を予測し、
   倍数発生回路は部分商予測器からの出力である部
   分商と除数を乗算し、演算器は１演算サイクル前
   の部分剰余から倍数発生回路の乗算結果の出力を
   減算し、更新された部分剰余として部分剰余レジ
   スタに格納することによつて１演算サイクルタイ
   ムで部分商を生成する構成において、部分商予測
   回路は粗部分商予測器と補正器より構成され、粗
   部分商予測器は演算器の出力の末尾ｎビツトを除
   く上位ビツトと、末尾のｎビツトを除く部分商の
   上位ビツトに対応する如き除数とによつて部分商
   の上位ビツトを予測し、補正器は演算器の出力
   と、部分商の下位ｎビツトに対応する除数とより
   部分商の下位ビツトを予測する機能を有し、粗部
   分商予測器の出力を補正器の出力で補正して部分
   商を求めることを特徴とする高基数非回復型除算
   装置。