JP3144816B2 - 除算を行なう装置 - Google Patents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
-
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- G06F2207/5528—Non-restoring calculation, where each result digit is either negative, zero or positive, e.g. SRT
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Description
【０００１】
【０００２】
【産業上の利用分野】この出願は次の米国特許出願に関
するものである。
するものである。
【０００３】 連続番号 名称 発明者 （06940/0002） パイプライン化された浮動小数点処理装置 パールマン （Pipelined Floating Point Processing （Perlman ）、 Unit） 他 （06940/0003） 正規化パイプライン化された浮動小数点 グプタ 処理装置 （Gupta ）、他 （Normalizing Pipelined Floating Point Processing Unit ） （06940/0004） 多重アキュムレータを有する演算装置 タムラ （Arithmetic Unit Having Multiple （Tamura）、他 Accumulators） （06940/0005） 多重演算のブール条件を収集するための装 ミックミン 置および方法 （McMinn）、他 （Apparatus and Method For Collecting Boolean Conditions of Multiple Operations ） （06940/0007） 高速繰返し除算のための特殊キャリ保存加 シャー 算器 （Shah）、他 （A Special Carry Save Adder For High Speed Iterative Division） （06940/0009） 高速混合基数加算器 リンチ （High Speed Mixed Radix Adder） （Lynch ）、他 （06940/0014） 平方根オプションを有する高速除算器 リンチ （High Speed Divider With Square Root （Lynch ）、他 Option） （06940/0010） 基数４キャリ先見ツリーおよびこれについて リンチ の冗長セル （Lynch ）、他 先に載せられた出願は、これとともに同じ日付に出願さ
れ、この発明の譲受人に譲渡され、かつすべてが再現さ
れるかのようにここで参照することにより援用される。
れ、この発明の譲受人に譲渡され、かつすべてが再現さ
れるかのようにここで参照することにより援用される。
【０００４】
【０００５】
【発明の分野】この発明はコンピュータシステムのため
の浮動少数点プロセッサに関するものであり、かつより
詳述すれば、基数４で引離し反復除算を行なう高速除算
器に関するものである。この発明はさらに、基数４で引
離し反復除算、および基数２で平方根計算を行なう高速
除算器に関するものである。
の浮動少数点プロセッサに関するものであり、かつより
詳述すれば、基数４で引離し反復除算を行なう高速除算
器に関するものである。この発明はさらに、基数４で引
離し反復除算、および基数２で平方根計算を行なう高速
除算器に関するものである。
【０００６】
【関連技術の説明】多くのコンピュータプログラムは、
多数の浮動小数点算術演算を必要とする。したがって、
そのようなプログラムが行なわれるコンピュータによっ
て実行された多くの命令は、浮動小数点命令である。そ
のようなプログラムについては、サイクルごとに実行さ
れ得る浮動小数点算術命令の数が大きければ大きいほ
ど、機械演算の速度は速い。したがって、浮動小数点処
理時間の速度を上げるために多くの努力がなされた。た
とえば、デグルート（DeGroot ）の米国特許４，６８
３，５４７は、各サイクルにおいて生じられるべき２つ
の浮動小数点結果を許容する浮動小数点算術装置を開示
する。その同じ特許は、一度に実行されるべき倍数算術
演算を許容する算術装置の先行技術の教示を論ずる。し
かし別のアプローチはオーレアリ（O´Leary ）の米国
特許４，０７５，７０４において示される。オーレアリ
（O´Leary ）においては、浮動小数点加算器および浮
動小数点除算器はパイプライン化された回路であり、次
のクロック期間の間次の段への提示のため、１つのクロ
ック期間の間に計算された部分的な結果をとらえるため
の中間の一時記憶手段を有する複数個の段を含む。デグ
ルート（DeGroot ）およびオーレアリ（O´Leary ）に
おいて開示されたそれらのようなアプローチは、主に繰
り返し演算をするために浮動小数点算術装置の能力を上
げることに集中し、かつ浮動小数点算術装置が特定化さ
れた演算を行ない得る速度を上げることに向けられなか
った。
多数の浮動小数点算術演算を必要とする。したがって、
そのようなプログラムが行なわれるコンピュータによっ
て実行された多くの命令は、浮動小数点命令である。そ
のようなプログラムについては、サイクルごとに実行さ
れ得る浮動小数点算術命令の数が大きければ大きいほ
ど、機械演算の速度は速い。したがって、浮動小数点処
理時間の速度を上げるために多くの努力がなされた。た
とえば、デグルート（DeGroot ）の米国特許４，６８
３，５４７は、各サイクルにおいて生じられるべき２つ
の浮動小数点結果を許容する浮動小数点算術装置を開示
する。その同じ特許は、一度に実行されるべき倍数算術
演算を許容する算術装置の先行技術の教示を論ずる。し
かし別のアプローチはオーレアリ（O´Leary ）の米国
特許４，０７５，７０４において示される。オーレアリ
（O´Leary ）においては、浮動小数点加算器および浮
動小数点除算器はパイプライン化された回路であり、次
のクロック期間の間次の段への提示のため、１つのクロ
ック期間の間に計算された部分的な結果をとらえるため
の中間の一時記憶手段を有する複数個の段を含む。デグ
ルート（DeGroot ）およびオーレアリ（O´Leary ）に
おいて開示されたそれらのようなアプローチは、主に繰
り返し演算をするために浮動小数点算術装置の能力を上
げることに集中し、かつ浮動小数点算術装置が特定化さ
れた演算を行ない得る速度を上げることに向けられなか
った。
【０００７】除算は算術演算の中で最も複雑であり、か
つ典型的には加算または乗算のようなほかの算術演算よ
りも、多くのハードウェアおよび計算時間を必要とする
ので、除算計算が除算器により行なわれ得る速度は特に
重要である。たとえば、除算演算が行なわれるべきオペ
ランドに含まれる桁の数が増加するに従って、除算器が
所望の算術演算を行なうのに非常に長い時間が必要とさ
れる。さらに、たとえば、高速乗算器を有する大型コン
ピュータはしばしば、除算が乗算の繰り返しによって行
なわれる乗算型除算を用いる。しかしながら、組合わせ
回路によるそのような乗算型除算の実現は、多数のハー
ドウェアエレメントを必要とし、かつそれゆえに実用的
でない。
つ典型的には加算または乗算のようなほかの算術演算よ
りも、多くのハードウェアおよび計算時間を必要とする
ので、除算計算が除算器により行なわれ得る速度は特に
重要である。たとえば、除算演算が行なわれるべきオペ
ランドに含まれる桁の数が増加するに従って、除算器が
所望の算術演算を行なうのに非常に長い時間が必要とさ
れる。さらに、たとえば、高速乗算器を有する大型コン
ピュータはしばしば、除算が乗算の繰り返しによって行
なわれる乗算型除算を用いる。しかしながら、組合わせ
回路によるそのような乗算型除算の実現は、多数のハー
ドウェアエレメントを必要とし、かつそれゆえに実用的
でない。
【０００８】除算技術は“引戻し”除算技術および“引
離し”除算技術に分けられてもよい。引離し除算におい
ては、値、 −（（ベータ）−１）、・・・、−２、−１、１、２、
・・・、（（ベータ）−１）） （１） ここでは、（ベータ）は除数の基数であり、ｋは冗長係
数であり、値を有する一連の商桁は先に決定されてお
り、かつ商の各桁は反復方法で商の組から選択され、ま
た次の商けたを選択する際に利用される一連の部分剰余
を生じる。引離し除算の変形は一般的に、“ＳＲＴ”除
算と称され、 −（ｋ（（ベータ）−１））、・・・、−２、−１、
０、１、２、・・・、（ｋ（（ベータ）−１））
（２） の範囲で一連の商桁の先行の決定により特徴付けられ、
各商けたが選択され、ここでは、（ベータ）は除算の基
数である。
離し”除算技術に分けられてもよい。引離し除算におい
ては、値、 −（（ベータ）−１）、・・・、−２、−１、１、２、
・・・、（（ベータ）−１）） （１） ここでは、（ベータ）は除数の基数であり、ｋは冗長係
数であり、値を有する一連の商桁は先に決定されてお
り、かつ商の各桁は反復方法で商の組から選択され、ま
た次の商けたを選択する際に利用される一連の部分剰余
を生じる。引離し除算の変形は一般的に、“ＳＲＴ”除
算と称され、 −（ｋ（（ベータ）−１））、・・・、−２、−１、
０、１、２、・・・、（ｋ（（ベータ）−１））
（２） の範囲で一連の商桁の先行の決定により特徴付けられ、
各商けたが選択され、ここでは、（ベータ）は除算の基
数である。
【０００９】引離し型の除算器の特徴的な特性は、商の
桁が決定される先の演算から生じられる部分剰余におけ
る正の数と同様に負の数の使用である。１つのそのよう
な引離し型の除算器は、イケダの米国特許番号４，７２
２，０６９において開示される。イケダは除数をストア
するための除数レジスタと、被除数または部分剰余をス
トアするための部分剰余レジスタと、部分剰余を予測す
るための予測子と、除数レジスタの内容を乗算するため
の乗算器と、部分剰余レジスタの内容から乗算器の出力
を減算するためのかつ、予測子が除数の上位の桁、およ
び部分剰余の上位の桁から部分商を予測する、そのよう
な態様で、部分剰余を計算するための第１の加算器とを
含む、引離し型の除算器を開示する。イケダ除算器にお
ける乗算器および倍数加算器の使用は、しかしながら、
その比較的ハードウェア集中的な設計のため、除算器の
費用およびスペースの要求の両方に著しい増加を加算す
るであろう。
桁が決定される先の演算から生じられる部分剰余におけ
る正の数と同様に負の数の使用である。１つのそのよう
な引離し型の除算器は、イケダの米国特許番号４，７２
２，０６９において開示される。イケダは除数をストア
するための除数レジスタと、被除数または部分剰余をス
トアするための部分剰余レジスタと、部分剰余を予測す
るための予測子と、除数レジスタの内容を乗算するため
の乗算器と、部分剰余レジスタの内容から乗算器の出力
を減算するためのかつ、予測子が除数の上位の桁、およ
び部分剰余の上位の桁から部分商を予測する、そのよう
な態様で、部分剰余を計算するための第１の加算器とを
含む、引離し型の除算器を開示する。イケダ除算器にお
ける乗算器および倍数加算器の使用は、しかしながら、
その比較的ハードウェア集中的な設計のため、除算器の
費用およびスペースの要求の両方に著しい増加を加算す
るであろう。
【００１０】別の引離し型の除算器はイルクラ（Irukul
la）、他の米国特許番号４，７２４，５２９に開示され
る。イルクラ（Irukulla）、他の除算器は、関係、 ＰJ+1 ＝ベータ）Ｐj −ｑj Ｄ’ （３） に従って部分剰余を計算する加算器／減算器を含むが、
イルクラ（Irukulla）、他は、しかしながら、ｑj Ｄを
生ずるために費用およびスペースのかかる乗算回路を用
いる。最後に、“ＷＴＬ３１７０／３１７１スパーク浮
動小数点コープロセッサの開発（Developing the WTL 3
170/3171 Sparc Floating-Point Coprocessors）”と称
されたバーマン（Birman）、ほかの記事、（１９９０
年、２月）ＩＥＥＥ Ｍｉｃｒｏ、ｐｇｓ．５５−６４
に、引離し、基数４仮数除算および平方根計算を行なう
ための浮動小数点算術演算装置を開示する。しかしなが
ら、バーマン（Birman）、他の記事に開示された装置
は、第１の除算／平方根論理および乗算器により“×
３”生成を共有し、それによって浮上小数点プロセッサ
が除算演算の間、乗算演算を行なうのを防ぐ。さらに、
バーマン（Birman）、他の記事に開示された装置は、任
意の商ビットが決定される前に、乗算回路を用いて除数
の３倍の生成を必要とするように構成され、それによっ
て商の計算を遅くする。
la）、他の米国特許番号４，７２４，５２９に開示され
る。イルクラ（Irukulla）、他の除算器は、関係、 ＰJ+1 ＝ベータ）Ｐj −ｑj Ｄ’ （３） に従って部分剰余を計算する加算器／減算器を含むが、
イルクラ（Irukulla）、他は、しかしながら、ｑj Ｄを
生ずるために費用およびスペースのかかる乗算回路を用
いる。最後に、“ＷＴＬ３１７０／３１７１スパーク浮
動小数点コープロセッサの開発（Developing the WTL 3
170/3171 Sparc Floating-Point Coprocessors）”と称
されたバーマン（Birman）、ほかの記事、（１９９０
年、２月）ＩＥＥＥ Ｍｉｃｒｏ、ｐｇｓ．５５−６４
に、引離し、基数４仮数除算および平方根計算を行なう
ための浮動小数点算術演算装置を開示する。しかしなが
ら、バーマン（Birman）、他の記事に開示された装置
は、第１の除算／平方根論理および乗算器により“×
３”生成を共有し、それによって浮上小数点プロセッサ
が除算演算の間、乗算演算を行なうのを防ぐ。さらに、
バーマン（Birman）、他の記事に開示された装置は、任
意の商ビットが決定される前に、乗算回路を用いて除数
の３倍の生成を必要とするように構成され、それによっ
て商の計算を遅くする。
【００１１】この発明の目的は、基数４で引離し反復除
算を行なう高速除算器を提供することである。
算を行なう高速除算器を提供することである。
【００１２】この発明の他の目的は、基数４で引離し反
復除算を、および基数２で平方根計算を行なう高速除算
器を提供することである。
復除算を、および基数２で平方根計算を行なう高速除算
器を提供することである。
【００１３】この発明のさらに別の目的は、クロックパ
ルス位相ごとに除算演算の反復の速度で動作するよう
に、除算器の速度を上げながらも必要とされる論理回路
の量を最小にする除算器を提供することである。
ルス位相ごとに除算演算の反復の速度で動作するよう
に、除算器の速度を上げながらも必要とされる論理回路
の量を最小にする除算器を提供することである。
【００１４】この発明のさらに別の目的は、出力に対す
るの商予測をストアするための、かつ出力の前に誤った
商予測を修正するため商予測マイナス１をストアするた
めの１対の並列商レジスタを有する除算器を提供するこ
とである。
るの商予測をストアするための、かつ出力の前に誤った
商予測を修正するため商予測マイナス１をストアするた
めの１対の並列商レジスタを有する除算器を提供するこ
とである。
【００１５】
【発明の概要】１つの局面において、この発明は、結果
を生じるために第１のオペランド割る第２のオペランド
の除算を行なうための除算器のものであり、一連の部分
剰余を反復的に生じるための手段と、一連の商ビットの
列を反復的に予測するための手段と、第２のオペランド
の倍数を生成するための手段と、生成された倍数のうち
の１つを選択するための手段とを含む。一連の部分剰余
の列を生じるための手段は、第１の部分剰余として第２
のオペランドを選択する。商予測子手段は、第１および
第２のオペランドに基づき第１の商ビットをかつ生じら
れた部分剰余および第２のオペランドに基づき次の商ビ
ットを予測する。選択手段は、次の商予測に基づき次の
部分剰余を生じるため、生成された倍数のうちの１つを
選択する。次の部分剰余は、それから生じられた部分剰
余および選択された第２のオペランドの倍数のうちの１
つから生じられる。
を生じるために第１のオペランド割る第２のオペランド
の除算を行なうための除算器のものであり、一連の部分
剰余を反復的に生じるための手段と、一連の商ビットの
列を反復的に予測するための手段と、第２のオペランド
の倍数を生成するための手段と、生成された倍数のうち
の１つを選択するための手段とを含む。一連の部分剰余
の列を生じるための手段は、第１の部分剰余として第２
のオペランドを選択する。商予測子手段は、第１および
第２のオペランドに基づき第１の商ビットをかつ生じら
れた部分剰余および第２のオペランドに基づき次の商ビ
ットを予測する。選択手段は、次の商予測に基づき次の
部分剰余を生じるため、生成された倍数のうちの１つを
選択する。次の部分剰余は、それから生じられた部分剰
余および選択された第２のオペランドの倍数のうちの１
つから生じられる。
【００１６】別の局面において、この発明は被除数を除
数で除算して結果を生じるための装置のものであり、そ
れは部分剰余を受け、かつストアするように接続される
部分剰余レジスタと、除数を受け、かつストアするよう
に接続される除数レジスタと、除数レジスタから除数を
かつ、部分剰余レジスタから一連の部分剰余を受けるよ
うに接続される商予測論理と、商予測論理により予測さ
れた一連の商ビットの列を受け、かつストアするように
接続される第１の商レジスタと、除数の倍数を生成する
ための手段と、除数の倍数を生成するための手段に、か
つ商予測論理に接続される特殊キャリ保存加算器とを含
む。キャリ保存加算器は、予測された商に基づき除数の
倍数を選択し、かつ部分剰余レジスタおよび選択された
除数倍数にストアされた部分剰余に基づき、次の一連の
部分剰余のうちの１つを決定する。商予測論理はそれか
ら次の部分剰余を受けて、一連の商ビットのうちの次の
ものを決定する。
数で除算して結果を生じるための装置のものであり、そ
れは部分剰余を受け、かつストアするように接続される
部分剰余レジスタと、除数を受け、かつストアするよう
に接続される除数レジスタと、除数レジスタから除数を
かつ、部分剰余レジスタから一連の部分剰余を受けるよ
うに接続される商予測論理と、商予測論理により予測さ
れた一連の商ビットの列を受け、かつストアするように
接続される第１の商レジスタと、除数の倍数を生成する
ための手段と、除数の倍数を生成するための手段に、か
つ商予測論理に接続される特殊キャリ保存加算器とを含
む。キャリ保存加算器は、予測された商に基づき除数の
倍数を選択し、かつ部分剰余レジスタおよび選択された
除数倍数にストアされた部分剰余に基づき、次の一連の
部分剰余のうちの１つを決定する。商予測論理はそれか
ら次の部分剰余を受けて、一連の商ビットのうちの次の
ものを決定する。
【００１７】この発明は、添付の図面を参照することに
より、より一層理解されるであろうし、かつその多数の
目的、特徴および利点は当業者にはより明らかになるで
あろう。
より、より一層理解されるであろうし、かつその多数の
目的、特徴および利点は当業者にはより明らかになるで
あろう。
【００１８】
【発明の詳細な説明】初めに図１を参照すると、基数４
で引離し反復除算を行なうための高速除算器１００は、
今詳細に説明されるであろう。ここで開示される除算器
は、浮動小数点プロセッサ装置のコンポーネントとして
用いられるということが熟考され、たとえばパーマン
（Perlman ）、他の“パイプライン化された浮動小数点
処理装置（Pipelined Floating Point Processing Uni
t）”と称される同時係属中の米国特許出願連続番号
（Atty. Docket No. 06940/0002 ）、グプタ（G
upta ）、他の“パイプライン浮動小数点処理装置の正
規化（Normalizing PipelineFloating Point Processin
g Unit ）”と称される連続番号 （（Atty. D
ocket No. 06940/0003 ）、およびソーベル（Sobel
）、他の“多重アキュムレータを有する算術装置（Ari
thmetic UnitHaving Multiple Accumulators）”と称さ
れる連続番号 （Atty. Docket No. 06940/000
4 ）において開示される浮動小数点プロセッサ装置の任
意のものであり、すべてこれとともに同日付で出願さ
れ、かつ前もって参照することによって援用される。上
で参照された出願において詳細に記載されたように、浮
動小数点プロセッサは出力オペランドについて算術演算
を行なうための加算器と、乗算器と、除算器とのような
複数個の浮動小数点算術演算装置を含む。１対の入力オ
ペランド、たとえば、オペランドＡおよびオペランドＢ
が浮動小数点算術演算装置に入力されるとき、浮動小数
点算術演算装置は、入力オペランドについて所望の算術
演算を行ない、かつ結果バス上に結果を出力する。典型
的には、浮動小数点プロセッサは浮動小数点および整数
の数の両方を処理してもよい。３２ビット（単精度）お
よび６４ビット（倍精度）を含む、種々の浮動小数点フ
ォーマットはサポートされてもよい。さらに、浮動小数
点プロセッサは整数の浮動小数点への変換、およびその
逆も同様に処理してもよい。
で引離し反復除算を行なうための高速除算器１００は、
今詳細に説明されるであろう。ここで開示される除算器
は、浮動小数点プロセッサ装置のコンポーネントとして
用いられるということが熟考され、たとえばパーマン
（Perlman ）、他の“パイプライン化された浮動小数点
処理装置（Pipelined Floating Point Processing Uni
t）”と称される同時係属中の米国特許出願連続番号
（Atty. Docket No. 06940/0002 ）、グプタ（G
upta ）、他の“パイプライン浮動小数点処理装置の正
規化（Normalizing PipelineFloating Point Processin
g Unit ）”と称される連続番号 （（Atty. D
ocket No. 06940/0003 ）、およびソーベル（Sobel
）、他の“多重アキュムレータを有する算術装置（Ari
thmetic UnitHaving Multiple Accumulators）”と称さ
れる連続番号 （Atty. Docket No. 06940/000
4 ）において開示される浮動小数点プロセッサ装置の任
意のものであり、すべてこれとともに同日付で出願さ
れ、かつ前もって参照することによって援用される。上
で参照された出願において詳細に記載されたように、浮
動小数点プロセッサは出力オペランドについて算術演算
を行なうための加算器と、乗算器と、除算器とのような
複数個の浮動小数点算術演算装置を含む。１対の入力オ
ペランド、たとえば、オペランドＡおよびオペランドＢ
が浮動小数点算術演算装置に入力されるとき、浮動小数
点算術演算装置は、入力オペランドについて所望の算術
演算を行ない、かつ結果バス上に結果を出力する。典型
的には、浮動小数点プロセッサは浮動小数点および整数
の数の両方を処理してもよい。３２ビット（単精度）お
よび６４ビット（倍精度）を含む、種々の浮動小数点フ
ォーマットはサポートされてもよい。さらに、浮動小数
点プロセッサは整数の浮動小数点への変換、およびその
逆も同様に処理してもよい。
【００１９】除算演算において、商を生じるために被除
数は除数で割られる。この発明において、被除数はＡバ
スに沿って除算器１００に供給され、除数はＢバスに沿
って除算器１００に供給され、かつ、商は結果バスに沿
って除算器１００により出力される。以下により詳細に
説明されるであろうように、除算器１００は除算器制御
装置１１０によって制御され、除算器制御装置１１０は
Ｉバスから命令を受け、受けられた命令に基づいて、除
算器１００の種々のエレメント、つまり、第１の商予測
子１０２、部分剰余レジスタ１０６、除数レジスタ１０
８、第１の商レジスタ１１４ａ、第２の商レジスタ１１
４ｂ、３Ｘ除数レジスタ１１６、ゼロ検出手段１２２、
剰余符号検出手段１２３に、除算演算の間制御信号を生
成する。
数は除数で割られる。この発明において、被除数はＡバ
スに沿って除算器１００に供給され、除数はＢバスに沿
って除算器１００に供給され、かつ、商は結果バスに沿
って除算器１００により出力される。以下により詳細に
説明されるであろうように、除算器１００は除算器制御
装置１１０によって制御され、除算器制御装置１１０は
Ｉバスから命令を受け、受けられた命令に基づいて、除
算器１００の種々のエレメント、つまり、第１の商予測
子１０２、部分剰余レジスタ１０６、除数レジスタ１０
８、第１の商レジスタ１１４ａ、第２の商レジスタ１１
４ｂ、３Ｘ除数レジスタ１１６、ゼロ検出手段１２２、
剰余符号検出手段１２３に、除算演算の間制御信号を生
成する。
【００２０】Ａバスは第１の商予測子１０２、および部
分剰余レジスタ１０６に接続される。同様に、Ｂバスは
第１の商予測子１０２、シフタ１０３、加算器１０４の
第１の入力および除算レジスタ１０８に接続される。除
算演算を始めるために、除算器制御装置１１０は、除算
演算を始めるためにＩバスから命令を受ける。除算演算
の第１の段は、一般的に“プリオーバヘッド”段として
称され、被除数、たとえばオペランドＡがそれからＡバ
スに沿って第１の商予測子１０２および部分剰余レジス
タ１０６に供給され、かつ除数、たとえばオペランドＢ
が、システムによって生成されかつ分配される２位相発
振クロックパルスのうちの第１の位相の間、Ｂバスに沿
って第１の商予測子１０２および、除数レジスタ１０８
に供給されるとき、始まる。
分剰余レジスタ１０６に接続される。同様に、Ｂバスは
第１の商予測子１０２、シフタ１０３、加算器１０４の
第１の入力および除算レジスタ１０８に接続される。除
算演算を始めるために、除算器制御装置１１０は、除算
演算を始めるためにＩバスから命令を受ける。除算演算
の第１の段は、一般的に“プリオーバヘッド”段として
称され、被除数、たとえばオペランドＡがそれからＡバ
スに沿って第１の商予測子１０２および部分剰余レジス
タ１０６に供給され、かつ除数、たとえばオペランドＢ
が、システムによって生成されかつ分配される２位相発
振クロックパルスのうちの第１の位相の間、Ｂバスに沿
って第１の商予測子１０２および、除数レジスタ１０８
に供給されるとき、始まる。
【００２１】クロックパルスの第１の位相の間、被除数
Ａは部分剰余レジスタ１０６にラッチされ、かつ除数Ｂ
は除数レジスタ１０８にラッチされる。さらに、被除数
Ａおよび除数Ｂは第１の商予測子１０２に入力され、第
１の商予測子１０２においては、被除数Ａを除数Ｂで割
ることにより生じられるべき商Ｑの第１のビットｑ
1 は、決定される。第１の商予測子１０２は、第１の商
予測子１０２に入力される被除数Ａおよび除数Ｂによっ
て、第１の商ビットｑ1が決定されるであろうように構
成された組合わせ論理回路を含む。
Ａは部分剰余レジスタ１０６にラッチされ、かつ除数Ｂ
は除数レジスタ１０８にラッチされる。さらに、被除数
Ａおよび除数Ｂは第１の商予測子１０２に入力され、第
１の商予測子１０２においては、被除数Ａを除数Ｂで割
ることにより生じられるべき商Ｑの第１のビットｑ
1 は、決定される。第１の商予測子１０２は、第１の商
予測子１０２に入力される被除数Ａおよび除数Ｂによっ
て、第１の商ビットｑ1が決定されるであろうように構
成された組合わせ論理回路を含む。
【００２２】次に図３を参照すると、第１の商予測子１
０２を含む組合わせ論理回路のグラフ図が今見られても
よい。より詳述すれば、図３は第１の商予測子１０２の
ため組合わせ論理を引出すのに用いられてもよい論理Ｐ
Ｄプロットを示す。図３において、第１の商予測子１０
２へ入力された除数Ａに対する起こり得る値は、水平軸
に沿って記載され、かつ第１の商予測子１０２へ入力さ
れた被除数Ｂに対する起こり得る値は、垂直軸に沿って
記載される。したがって、このプロット上の各点は、除
数および被除数の対である。除算器１００に達する数は
正規化されなければならないので、かつ被除数は初めに
４で割られなければならないため、かつ最後に、第１の
商予測子１０２は各入力オペランドからビットの上部対
しか受けないため、プロットにおいて用いられる点は、
（１．００， ．０１０）、（１．００，０．０１）、
（１．０１，．０１０）、（１．０１，．０１１）、
（１．１０，．０１０）、（１．１０，．０１１）、
（１．１１，．０１０）および（１．１１，．０１１）
のみである。しかしながら、除数の実の値が間隔（１．
００， １０）に置かれ、かつ実の被除数は間隔（．０
１， ．１）に置かれてもよいので、除算器１００の第
１の商予測子１０２は量子化エラーを被る。したがっ
て、図３において、下方の点線は２の第１の“推測”商
が１よりもはるかに大きいことによって、間違うことな
く選ばれるであろう下方の境界を示す。同様に、上方の
点線は３の推測商が１よりもはるかに大きくないことに
よって選ばれるであろう下方の境界および、商１が推測
されるであろう上方の境界を示す。最後に、上方のおよ
び下方の直線は、も組合わせ論理において簡単に実現さ
れるであろう量子化された決定しきい値を示す。もし下
方の直線が、商１が推測されるものについて、またはそ
れより上のしきい値を示し、かつ上方の線が商２が推測
されるものについて、またはそれより上のしきい値を示
すならば、実の被除数および除数が何であろとも、量子
化された推測は有効であろうということが、発明が関係
する当業者にとって容易に明らかになるはずである。図
３において、商推測２を生ずるであろう（１．００，．
０１１）および（１．０１，．０１１）を除いて、全て
の点は商推測１を生ずるであろう。
０２を含む組合わせ論理回路のグラフ図が今見られても
よい。より詳述すれば、図３は第１の商予測子１０２の
ため組合わせ論理を引出すのに用いられてもよい論理Ｐ
Ｄプロットを示す。図３において、第１の商予測子１０
２へ入力された除数Ａに対する起こり得る値は、水平軸
に沿って記載され、かつ第１の商予測子１０２へ入力さ
れた被除数Ｂに対する起こり得る値は、垂直軸に沿って
記載される。したがって、このプロット上の各点は、除
数および被除数の対である。除算器１００に達する数は
正規化されなければならないので、かつ被除数は初めに
４で割られなければならないため、かつ最後に、第１の
商予測子１０２は各入力オペランドからビットの上部対
しか受けないため、プロットにおいて用いられる点は、
（１．００， ．０１０）、（１．００，０．０１）、
（１．０１，．０１０）、（１．０１，．０１１）、
（１．１０，．０１０）、（１．１０，．０１１）、
（１．１１，．０１０）および（１．１１，．０１１）
のみである。しかしながら、除数の実の値が間隔（１．
００， １０）に置かれ、かつ実の被除数は間隔（．０
１， ．１）に置かれてもよいので、除算器１００の第
１の商予測子１０２は量子化エラーを被る。したがっ
て、図３において、下方の点線は２の第１の“推測”商
が１よりもはるかに大きいことによって、間違うことな
く選ばれるであろう下方の境界を示す。同様に、上方の
点線は３の推測商が１よりもはるかに大きくないことに
よって選ばれるであろう下方の境界および、商１が推測
されるであろう上方の境界を示す。最後に、上方のおよ
び下方の直線は、も組合わせ論理において簡単に実現さ
れるであろう量子化された決定しきい値を示す。もし下
方の直線が、商１が推測されるものについて、またはそ
れより上のしきい値を示し、かつ上方の線が商２が推測
されるものについて、またはそれより上のしきい値を示
すならば、実の被除数および除数が何であろとも、量子
化された推測は有効であろうということが、発明が関係
する当業者にとって容易に明らかになるはずである。図
３において、商推測２を生ずるであろう（１．００，．
０１１）および（１．０１，．０１１）を除いて、全て
の点は商推測１を生ずるであろう。
【００２３】さて図１に戻って、第１の商予測子１０２
は、すべての点は、商予測子１１２および商レジスタ１
１４に接続され、そのため第１の商予測子がｑ1 を推定
した後、推定ｑ1 は商予測子１１２に送られる。順に、
商予測子１１２は、０、１、２、３のいずれかであって
もよいｑ1 値および対応する符号ビットを商レジスタ１
１４に送る。さらに、第１の商予測子１１２は除算の始
まりを示すために、信号を商レジスタ１１４に送る。
は、すべての点は、商予測子１１２および商レジスタ１
１４に接続され、そのため第１の商予測子がｑ1 を推定
した後、推定ｑ1 は商予測子１１２に送られる。順に、
商予測子１１２は、０、１、２、３のいずれかであって
もよいｑ1 値および対応する符号ビットを商レジスタ１
１４に送る。さらに、第１の商予測子１１２は除算の始
まりを示すために、信号を商レジスタ１１４に送る。
【００２４】次に図２（Ａ）を参照すると、図１に示さ
れた商レジスタ１１４は今より、詳細に説明されるであ
ろう。商レジスタ１１４は、最終商Ｑの現推定をストア
するための第１の商（または“Ｑ”）レジスタ１１４ａ
と、現ビット位置、ｊ，から最終商Ｑマイナス１の現推
定をストアするための第２の（または“Ｑ−１”）商レ
ジスタ１１４ｂと、現ビットポインタ１０００を生成す
るためのシフトレジスタ１１４ｃと、第１の商予測子１
１２からの“除算開始”制御信号と、除算器制御装置１
１０に出力される“除算終了”制御信号１０１６と、商
レジスタ１１４ａ、１１４ｂへ書込まれるべきｑおよび
ｑマイナス１の現値を生成するためのｑデコードブロッ
ク１１４ｄと、Ｑ−１レジスタ１１４ｂにＱレジスタ１
１４ａの内容を書込むための、およびＱレジスタ１１４
ａにＱ−１レジスタ１１４ｂの内容を書込むための手段
（図２（Ｂ）に示される）とを含む。
れた商レジスタ１１４は今より、詳細に説明されるであ
ろう。商レジスタ１１４は、最終商Ｑの現推定をストア
するための第１の商（または“Ｑ”）レジスタ１１４ａ
と、現ビット位置、ｊ，から最終商Ｑマイナス１の現推
定をストアするための第２の（または“Ｑ−１”）商レ
ジスタ１１４ｂと、現ビットポインタ１０００を生成す
るためのシフトレジスタ１１４ｃと、第１の商予測子１
１２からの“除算開始”制御信号と、除算器制御装置１
１０に出力される“除算終了”制御信号１０１６と、商
レジスタ１１４ａ、１１４ｂへ書込まれるべきｑおよび
ｑマイナス１の現値を生成するためのｑデコードブロッ
ク１１４ｄと、Ｑ−１レジスタ１１４ｂにＱレジスタ１
１４ａの内容を書込むための、およびＱレジスタ１１４
ａにＱ−１レジスタ１１４ｂの内容を書込むための手段
（図２（Ｂ）に示される）とを含む。
【００２５】次に、図２（Ｂ）を参照すると、商レジス
タ１１４ａ、１１４ｂは今、より詳細に説明されるであ
ろう。各商レジスタ１１４ａ、１１４ｂは、一連の商ビ
ットレジスタ１１４ａ−０と、・・・１１４ａ−（ｉ−
１）と、１１４ａ−ｉと、１１４ｂ−０と、・・・、１
１４ｂ−（ｉ−１）と、１１４ｂ−ｉとを含み、それぞ
れ並列に接続される。シフトレジスタ１１４ｃは第１の
商予測子１１２から除算開始信号を受け、かつ対の商ビ
ットレジスタ１１４ａ−０と、・・・１１４ａ−（ｉ−
１）と、１１４ａ−ｉと、１１４ｂ−０と、・・・、１
１４ｂ−（ｉ−１）と、１１４ｂ−ｉとに接続される対
のポインタ１０００を生成し始め、そのため２つの最上
位商レジスタビットに接続されるポインタは初めに主張
される。連続的な反復は連続的に、より下位の対のポイ
ンタの主張を引起す。８j 値および第２の商予測子１１
２から送られる符号に基づいて、ｑデコードブロック１
１４ｄは、現在示されている商ビットレジスタ内の位置
に書込まれるべきビット値を生成する。
タ１１４ａ、１１４ｂは今、より詳細に説明されるであ
ろう。各商レジスタ１１４ａ、１１４ｂは、一連の商ビ
ットレジスタ１１４ａ−０と、・・・１１４ａ−（ｉ−
１）と、１１４ａ−ｉと、１１４ｂ−０と、・・・、１
１４ｂ−（ｉ−１）と、１１４ｂ−ｉとを含み、それぞ
れ並列に接続される。シフトレジスタ１１４ｃは第１の
商予測子１１２から除算開始信号を受け、かつ対の商ビ
ットレジスタ１１４ａ−０と、・・・１１４ａ−（ｉ−
１）と、１１４ａ−ｉと、１１４ｂ−０と、・・・、１
１４ｂ−（ｉ−１）と、１１４ｂ−ｉとに接続される対
のポインタ１０００を生成し始め、そのため２つの最上
位商レジスタビットに接続されるポインタは初めに主張
される。連続的な反復は連続的に、より下位の対のポイ
ンタの主張を引起す。８j 値および第２の商予測子１１
２から送られる符号に基づいて、ｑデコードブロック１
１４ｄは、現在示されている商ビットレジスタ内の位置
に書込まれるべきビット値を生成する。
【００２６】いかなる反復の間でも、もしｑ符号が正で
あれば、ｑデコード１１４ｄは、現在指されている商ビ
ットレジスタ１１４ａ内の位置にｑ値、および現在指さ
れている商ビットレジスタ１１４ｂ内の位置にｑ−１値
を書込む。Ｑ−１レジスタ１１４ｂ内のすべての残りの
ビット位置は、Ｑレジスタ１１４ａ内の対応するビット
位置によって書込まれる。同様に、もしｑ符号値が負で
あれば、ｑデコード１１４ａは、現在示されている商ビ
ットレジスタ１１４ａ内の位置により、対応するｑ値、
および現在示されている商ビットレジスタ１１４ｂ内の
位置にｑ−１値を書込むであるう。Ｑレジスタ１１４ａ
内のすべての残りのビット位置は、Ｑ−１レジスタ１１
４ｂ内の対応するビット位置によって書込まれるであろ
う。最後に、もしｑ値がゼロであれば、商ビットレジス
タ１１４ａ内の位置は０を受け、かつ商ビットレジスタ
１１４ｂ内の位置は３を受けるであろう。ポインタ１０
００のいくらかは、図１の除算器制御装置による使用の
ための除算終了インジケータ１０１６として用いられ
る。
あれば、ｑデコード１１４ｄは、現在指されている商ビ
ットレジスタ１１４ａ内の位置にｑ値、および現在指さ
れている商ビットレジスタ１１４ｂ内の位置にｑ−１値
を書込む。Ｑ−１レジスタ１１４ｂ内のすべての残りの
ビット位置は、Ｑレジスタ１１４ａ内の対応するビット
位置によって書込まれる。同様に、もしｑ符号値が負で
あれば、ｑデコード１１４ａは、現在示されている商ビ
ットレジスタ１１４ａ内の位置により、対応するｑ値、
および現在示されている商ビットレジスタ１１４ｂ内の
位置にｑ−１値を書込むであるう。Ｑレジスタ１１４ａ
内のすべての残りのビット位置は、Ｑ−１レジスタ１１
４ｂ内の対応するビット位置によって書込まれるであろ
う。最後に、もしｑ値がゼロであれば、商ビットレジス
タ１１４ａ内の位置は０を受け、かつ商ビットレジスタ
１１４ｂ内の位置は３を受けるであろう。ポインタ１０
００のいくらかは、図１の除算器制御装置による使用の
ための除算終了インジケータ１０１６として用いられ
る。
【００２７】また、第１のクロックパルスの第１の位相
の間、加算器１０４は第１の入力に除数を、および第２
の入力に除数の２倍を受ける。除数の２倍の生成は、比
較的簡単な演算であり、かつシフタ１０３によって行な
われてもよく、シフタ１０３は除数を受け、１つの２進
桁を介して、除数を左にシフトすることにより除数の２
倍を生じ、かつ加算器１０４に除数の２倍を出力する。
除数レジスタは除数マルチプレクサ１１８に接続され、
除数Ｂは再び第１のクロックパルスの第１の位相の間、
除数マルチプレクサ１１８に供給される。
の間、加算器１０４は第１の入力に除数を、および第２
の入力に除数の２倍を受ける。除数の２倍の生成は、比
較的簡単な演算であり、かつシフタ１０３によって行な
われてもよく、シフタ１０３は除数を受け、１つの２進
桁を介して、除数を左にシフトすることにより除数の２
倍を生じ、かつ加算器１０４に除数の２倍を出力する。
除数レジスタは除数マルチプレクサ１１８に接続され、
除数Ｂは再び第１のクロックパルスの第１の位相の間、
除数マルチプレクサ１１８に供給される。
【００２８】第１のクロックパルスの第２の位相の間、
除算演算の“オーバヘッド”段は、引離し除算演算の第
１の反復の計算で始まる。このとき、部分剰余レジスタ
１０６は被除数Ａを供給し、かつ除数レジスタ１０８は
商予測子１１２に除数Ｂを供給する。第１の商予測子１
０２に類似するが、それよりもいくぶんより複雑である
商予測子１１２は、商予測子１１２に入力される被除数
Ａおよび除数Ｂによって、商ビットｑj および符号ビッ
トｓj が商予測子１１２によって選択されるであろうよ
うに構成される組合わせ論理回路である。
除算演算の“オーバヘッド”段は、引離し除算演算の第
１の反復の計算で始まる。このとき、部分剰余レジスタ
１０６は被除数Ａを供給し、かつ除数レジスタ１０８は
商予測子１１２に除数Ｂを供給する。第１の商予測子１
０２に類似するが、それよりもいくぶんより複雑である
商予測子１１２は、商予測子１１２に入力される被除数
Ａおよび除数Ｂによって、商ビットｑj および符号ビッ
トｓj が商予測子１１２によって選択されるであろうよ
うに構成される組合わせ論理回路である。
【００２９】次に図４を参照すると、商予測子１１２を
含む組合わせ論理回路のグラフ図が今見られるであろ
う。図３のように、図４は組合わせ論理、この場合にお
いては、商予測子１１２を含む組合わせ論理を、引出す
ために用いられてもよい論理ＰＤプロットを示す。さら
に、図３は図４の小さいセクションを表わす。したがっ
て、図３において示されるグラフ図に関して詳細に説明
された原理は、ここでも同様にあてはまる。図４におい
て見られるであろうように、商予測子１１２は商予測子
１１２に入力される部分剰余および除数に依存して、Ｑ
が次の数、（−３）、（−２）、（−１）、（−０）、
（＋０）、（＋１）、（＋２）、（＋３）のうちのどれ
かを決定するであろう。それはものである。再び、選択
の後、符号付商ビットＱj は次の有効桁商ビットレジス
タにおける記憶のため、商レジスタ１１４ａ、１１４ｂ
に転送される。
含む組合わせ論理回路のグラフ図が今見られるであろ
う。図３のように、図４は組合わせ論理、この場合にお
いては、商予測子１１２を含む組合わせ論理を、引出す
ために用いられてもよい論理ＰＤプロットを示す。さら
に、図３は図４の小さいセクションを表わす。したがっ
て、図３において示されるグラフ図に関して詳細に説明
された原理は、ここでも同様にあてはまる。図４におい
て見られるであろうように、商予測子１１２は商予測子
１１２に入力される部分剰余および除数に依存して、Ｑ
が次の数、（−３）、（−２）、（−１）、（−０）、
（＋０）、（＋１）、（＋２）、（＋３）のうちのどれ
かを決定するであろう。それはものである。再び、選択
の後、符号付商ビットＱj は次の有効桁商ビットレジス
タにおける記憶のため、商レジスタ１１４ａ、１１４ｂ
に転送される。
【００３０】また選択の後、符号および商ビットは商予
測子１１２からｓj、ｑj ラインを介してキャリ保存加
算器１２０へそれぞれ転送される。部分剰余レジスタ１
０６は被除数または“第１の部分剰余”、もしくは次の
部分剰余を部分剰余の２つの２進桁を左にシフトするシ
フタ１０７に出力し、それによって部分剰余の４倍を生
じ、それらは順に、シフタ１０７によりキャリ保存加算
器１２０に与えられる。キャリ保存加算器１２０への最
終信号は、除数マルチプレクサ１１８からの＋０、−
０、＋Ｄ、−Ｄ、＋２Ｄ、−２Ｄ、＋３Ｄ、−３Ｄ入力
である。しかしながら、第１の反復の間決定された商予
測ビットｑj は＋３または−３になり得ないので、除数
マルチプレクサ１１８はキャリ保存加算器１２０に＋
０、−０、＋Ｄ、−Ｄ、＋２Ｄおよび−２Ｄを出力す
る。この点で、除数レジスタ１０８は除数を除数マルチ
プレクサ１１８に前もって供給したので、除数マルチプ
レクサはキャリ保存加算器１２０に何の困難もなく、上
で説明された出力を容易に生じ得る。
測子１１２からｓj、ｑj ラインを介してキャリ保存加
算器１２０へそれぞれ転送される。部分剰余レジスタ１
０６は被除数または“第１の部分剰余”、もしくは次の
部分剰余を部分剰余の２つの２進桁を左にシフトするシ
フタ１０７に出力し、それによって部分剰余の４倍を生
じ、それらは順に、シフタ１０７によりキャリ保存加算
器１２０に与えられる。キャリ保存加算器１２０への最
終信号は、除数マルチプレクサ１１８からの＋０、−
０、＋Ｄ、−Ｄ、＋２Ｄ、−２Ｄ、＋３Ｄ、−３Ｄ入力
である。しかしながら、第１の反復の間決定された商予
測ビットｑj は＋３または−３になり得ないので、除数
マルチプレクサ１１８はキャリ保存加算器１２０に＋
０、−０、＋Ｄ、−Ｄ、＋２Ｄおよび−２Ｄを出力す
る。この点で、除数レジスタ１０８は除数を除数マルチ
プレクサ１１８に前もって供給したので、除数マルチプ
レクサはキャリ保存加算器１２０に何の困難もなく、上
で説明された出力を容易に生じ得る。
【００３１】次に、シャー（Shah）、他の“高速反復除
算のための特殊キャリ保存加算器（A Special Carry Sa
ve Adder High Speed Iterative Division）”と称され
る米国特許出願連続番号 （Atty. Docket No.
06940/0007 ）により詳細に説明され、すべてこれとと
もに同日付で出願され、かつ前もって参照することによ
って援用されるキャリ保存加算器１２０はそれから、除
算マルチプレクサ１１８からの入力、つまり、＋０、−
０、＋Ｄ、−Ｄ、＋２Ｄ、−２Ｄのうちの特定のものを
選択し、それは符号化された商ビットと次に記載される
再帰的アルゴリズムを行なうのに用いる除数との積に等
しい。それから、除数マルチプレクサ１１８からの選択
された出力、およびシフタ１０７からの出力を用いて、
キャリ保存加算器はそれから、次の方程式（４） Ｐj+1 ＝４Ｐj −ｑj Ｄ （４） ここでは、Ｐj は部分剰余レジスタ１０６にストアされ
た部分剰余であり、ｑj は商予測子１１２によって生じ
られた符号化された商ビットであり、Ｄは除数であり、
かつＰj+1 は次の部分剰余である、に記載される再帰的
アルゴリズムの適用によって次の部分剰余を生ずるため
に、第１の反復計算を行なう。
算のための特殊キャリ保存加算器（A Special Carry Sa
ve Adder High Speed Iterative Division）”と称され
る米国特許出願連続番号 （Atty. Docket No.
06940/0007 ）により詳細に説明され、すべてこれとと
もに同日付で出願され、かつ前もって参照することによ
って援用されるキャリ保存加算器１２０はそれから、除
算マルチプレクサ１１８からの入力、つまり、＋０、−
０、＋Ｄ、−Ｄ、＋２Ｄ、−２Ｄのうちの特定のものを
選択し、それは符号化された商ビットと次に記載される
再帰的アルゴリズムを行なうのに用いる除数との積に等
しい。それから、除数マルチプレクサ１１８からの選択
された出力、およびシフタ１０７からの出力を用いて、
キャリ保存加算器はそれから、次の方程式（４） Ｐj+1 ＝４Ｐj −ｑj Ｄ （４） ここでは、Ｐj は部分剰余レジスタ１０６にストアされ
た部分剰余であり、ｑj は商予測子１１２によって生じ
られた符号化された商ビットであり、Ｄは除数であり、
かつＰj+1 は次の部分剰余である、に記載される再帰的
アルゴリズムの適用によって次の部分剰余を生ずるため
に、第１の反復計算を行なう。
【００３２】また第１のクロックパルスの位相２の間、
かつＰj+1 の第１の反復の計算と重なり、加算器１０４
は除数の３倍（３Ｄ）を生じるために、除数（Ｄ）と除
数の２倍（２Ｄ）を加算する。値３Ｄはそれから、記憶
のため３Ｘ除数レジスタ１１６に出力される。３Ｘ除数
レジスタ１１６は、それから部分剰余計算の連続する反
復における可能な使用のため、キャリ保存加算器１２０
に出力されるべき除数の倍数＋３Ｄおよび−３Ｄの生成
のための除数マルチプレクサ１１８に値３Ｄを出力す
る。
かつＰj+1 の第１の反復の計算と重なり、加算器１０４
は除数の３倍（３Ｄ）を生じるために、除数（Ｄ）と除
数の２倍（２Ｄ）を加算する。値３Ｄはそれから、記憶
のため３Ｘ除数レジスタ１１６に出力される。３Ｘ除数
レジスタ１１６は、それから部分剰余計算の連続する反
復における可能な使用のため、キャリ保存加算器１２０
に出力されるべき除数の倍数＋３Ｄおよび−３Ｄの生成
のための除数マルチプレクサ１１８に値３Ｄを出力す
る。
【００３３】４ｐj からＤの倍数を減算することによる
複数個の和およびキャリを含む、冗長な形で次の部分剰
余を計算した後、キャリ保存加算器１２０は、商予測子
１１２による符号化された商ビットの次の反復予測の次
の反復計算において用いるために、商予測子１１２に最
上位の５個の和ビットおよび最上位の５個のキャリビッ
トを出力する。
複数個の和およびキャリを含む、冗長な形で次の部分剰
余を計算した後、キャリ保存加算器１２０は、商予測子
１１２による符号化された商ビットの次の反復予測の次
の反復計算において用いるために、商予測子１１２に最
上位の５個の和ビットおよび最上位の５個のキャリビッ
トを出力する。
【００３４】６番目の最上位和およびキャリビットは、
商予測子１１２に曖昧な商ビットに対する修正を与え
る。この発明のこの局面をさらに説明するために、図４
に対する参照が再びなされる。図４のＰＤプロットの２
つの領域において、２つの小さいハッチングされた領域
が示される。これらの２つのハッチングされた領域は、
５ビット部分剰余推定を用いながら、理論的なエラー限
界内で商を予測することを不可能にさせるキャリ保存加
算器１２０を用いることにより引起こされるエラーを表
わす。しかしながら、部分剰余推定に６番目のビットを
加算するのには、非常に費用がかかる。しかしながら、
５ビット推定におけるエラーを推定するために、６番目
のキャリおよび６番目の和ビットのＮＯＲを用いること
によって、理論的な限界内で商推測をうまく選ぶことが
できる。もし６番目の和および６番目のキャリビットの
ＮＯＲが１であれば、いかなるキャリも６番目のビット
において消され、和の上位５ビットをキャリの上位５ビ
ットに加算することから引出される部分剰余推定と、現
実の部分剰余との間の差は２-6よりも大きくはなり得
ず、可能な商予測のうちより大きいものが間違いなく用
いられてもよい。逆に、もし６番目の和および６番目の
キャリのＮＯＲがゼロであれば、部分剰余推定と現実の
部分剰余との間の差は２-7よりも大きくなければなら
ず、それで、可能な商予測のより小さいものは下限の範
囲に厳密につくおそれなしに用いられてもよく、それに
よって多分繰り返しツリーに進入し得る。
商予測子１１２に曖昧な商ビットに対する修正を与え
る。この発明のこの局面をさらに説明するために、図４
に対する参照が再びなされる。図４のＰＤプロットの２
つの領域において、２つの小さいハッチングされた領域
が示される。これらの２つのハッチングされた領域は、
５ビット部分剰余推定を用いながら、理論的なエラー限
界内で商を予測することを不可能にさせるキャリ保存加
算器１２０を用いることにより引起こされるエラーを表
わす。しかしながら、部分剰余推定に６番目のビットを
加算するのには、非常に費用がかかる。しかしながら、
５ビット推定におけるエラーを推定するために、６番目
のキャリおよび６番目の和ビットのＮＯＲを用いること
によって、理論的な限界内で商推測をうまく選ぶことが
できる。もし６番目の和および６番目のキャリビットの
ＮＯＲが１であれば、いかなるキャリも６番目のビット
において消され、和の上位５ビットをキャリの上位５ビ
ットに加算することから引出される部分剰余推定と、現
実の部分剰余との間の差は２-6よりも大きくはなり得
ず、可能な商予測のうちより大きいものが間違いなく用
いられてもよい。逆に、もし６番目の和および６番目の
キャリのＮＯＲがゼロであれば、部分剰余推定と現実の
部分剰余との間の差は２-7よりも大きくなければなら
ず、それで、可能な商予測のより小さいものは下限の範
囲に厳密につくおそれなしに用いられてもよく、それに
よって多分繰り返しツリーに進入し得る。
【００３５】除算器１００は上で記載されたように、商
レジスタ１１４における記憶のための次の符号化された
商ビットを反復的に生じ続け、その後は、全ての商Ｑが
生じられるまで、キャリ保存加算器１２０における次の
部分剰余を反復的に決定する。単精度数については、商
Ｑの計算は再帰的アルゴリズムの１４回の付加的な反復
を必要とするであろうし、アルゴリズムの各反復はクロ
ックサイクルの１位相において完了されていた。倍精度
数については、商の計算はアルゴリズムの２８回の付加
的な反復を必要とするであろう。除算演算は商レジスタ
１１４がいっぱいになるとき完了される。
レジスタ１１４における記憶のための次の符号化された
商ビットを反復的に生じ続け、その後は、全ての商Ｑが
生じられるまで、キャリ保存加算器１２０における次の
部分剰余を反復的に決定する。単精度数については、商
Ｑの計算は再帰的アルゴリズムの１４回の付加的な反復
を必要とするであろうし、アルゴリズムの各反復はクロ
ックサイクルの１位相において完了されていた。倍精度
数については、商の計算はアルゴリズムの２８回の付加
的な反復を必要とするであろう。除算演算は商レジスタ
１１４がいっぱいになるとき完了される。
【００３６】さて除算演算の“ポストオーバヘッド”段
に入り、もし単精度除算が行なわれていれば、再帰的ア
ルゴリズムの１４番目の反復をまたは、もし倍精度除算
が行なわれていれば、再帰的アルゴリズムの２８番目の
反復を完了した後、部分剰余レジスタ１０６にストアさ
れる部分剰余は、これらの演算の並列決定のため、ゼロ
検出手段１２２、たとえば、従来の設計の第１の加算器
および剰余符号検出手段１２３、たとえば、従来の設計
の第２の加算器に出力される。剰余符号検出演算は商レ
ジスタ１１４ａにストアされる商が１つだけ離れるかど
うかを決定することである。ゼロ検出演算は完了された
除算が正確かどうかを決定することである。ゼロ検出手
段１２２および剰余符号検出手段１２３の各々は、部分
剰余レジスタ１０６によって出力される残りの和および
キャリを受ける。出力ラッチ１２６はそれから、商レジ
スタ１１４から商を受け、浮動小数点プロセッサの丸め
装置における正確な丸めのため、余分のビットとともに
商を与えるために、商レジスタ１１４ａから受けられる
商へ、ゼロ検出手段１２２からのゼロまたは“動きの悪
い（スティッキー：sticky）”ビットを付加するであろ
う。ゼロ決定とほぼ同時に、剰余符号検出手段１２３
は、部分剰余レジスタ１０６により出力される和および
キャリの加算の符号をチェックする。もし和およびキャ
リの加算の符号が負であれば、剰余符号検出手段１２３
は、商がはるかに大きいことを、かつそれがＱ−１レジ
スタ１１４ｂを用いるべきであるということを示して、
出力ラッチ１２６に信号を出力する。出力ラッチ１２６
はそれから、商レジスタ１１４ｂからの商マイナス１を
用いかつ、浮動小数点プロセッサの丸め装置における正
確な丸めのため余分なビットともに商を与えるために、
商レジスタ１１４ｂから受けられる商マイナス１へ、ゼ
ロ検出手段１２２からのゼロまたは“動きの悪い（ステ
ィッキー）”ビットを付加する。
に入り、もし単精度除算が行なわれていれば、再帰的ア
ルゴリズムの１４番目の反復をまたは、もし倍精度除算
が行なわれていれば、再帰的アルゴリズムの２８番目の
反復を完了した後、部分剰余レジスタ１０６にストアさ
れる部分剰余は、これらの演算の並列決定のため、ゼロ
検出手段１２２、たとえば、従来の設計の第１の加算器
および剰余符号検出手段１２３、たとえば、従来の設計
の第２の加算器に出力される。剰余符号検出演算は商レ
ジスタ１１４ａにストアされる商が１つだけ離れるかど
うかを決定することである。ゼロ検出演算は完了された
除算が正確かどうかを決定することである。ゼロ検出手
段１２２および剰余符号検出手段１２３の各々は、部分
剰余レジスタ１０６によって出力される残りの和および
キャリを受ける。出力ラッチ１２６はそれから、商レジ
スタ１１４から商を受け、浮動小数点プロセッサの丸め
装置における正確な丸めのため、余分のビットとともに
商を与えるために、商レジスタ１１４ａから受けられる
商へ、ゼロ検出手段１２２からのゼロまたは“動きの悪
い（スティッキー：sticky）”ビットを付加するであろ
う。ゼロ決定とほぼ同時に、剰余符号検出手段１２３
は、部分剰余レジスタ１０６により出力される和および
キャリの加算の符号をチェックする。もし和およびキャ
リの加算の符号が負であれば、剰余符号検出手段１２３
は、商がはるかに大きいことを、かつそれがＱ−１レジ
スタ１１４ｂを用いるべきであるということを示して、
出力ラッチ１２６に信号を出力する。出力ラッチ１２６
はそれから、商レジスタ１１４ｂからの商マイナス１を
用いかつ、浮動小数点プロセッサの丸め装置における正
確な丸めのため余分なビットともに商を与えるために、
商レジスタ１１４ｂから受けられる商マイナス１へ、ゼ
ロ検出手段１２２からのゼロまたは“動きの悪い（ステ
ィッキー）”ビットを付加する。
【００３７】最後に、商の仮数部分が上で記載される反
復方法に従って計算されている間、商の指数部分は指数
計算手段１２４によって計算されている。より詳述すれ
ば、指数計算手段はＡバスに沿って被除数Ａを、および
Ｂバスに沿って除数Ｂを受けるように接続される。除算
器制御装置１１０から制御信号を受けるまで、指数計算
手段１２４は被除数指数から除数指数を減算し、かつ出
力ラッチ１２６に結果を出力する。ひとたび出力ラッチ
１２６が商レジスタ１１４および指数計算手段１２４か
らそれぞれ仮数商を受けると、除算演算の結果は結果バ
スを介して浮動小数点プロセッサ装置に出力される。
復方法に従って計算されている間、商の指数部分は指数
計算手段１２４によって計算されている。より詳述すれ
ば、指数計算手段はＡバスに沿って被除数Ａを、および
Ｂバスに沿って除数Ｂを受けるように接続される。除算
器制御装置１１０から制御信号を受けるまで、指数計算
手段１２４は被除数指数から除数指数を減算し、かつ出
力ラッチ１２６に結果を出力する。ひとたび出力ラッチ
１２６が商レジスタ１１４および指数計算手段１２４か
らそれぞれ仮数商を受けると、除算演算の結果は結果バ
スを介して浮動小数点プロセッサ装置に出力される。
【００３８】次に図５を参照すると、基数４で引離し反
復除算を行なうためのスペース効率のよい、高速除算器
３００が今説明されるであろう。ここで説明されるスペ
ース効率のよい、高速除算器は、構成およびオペレーシ
ョンが次に記されることを除いて、図１において示され
る高速除算器と同じである。スペース効率のよい除算器
３００は、除算器１００のように、第１の商予測子３０
２と、加算器３０４と、部分剰余レジスタ３０６と、シ
フタ３０７と、除数レジスタ３０８と、シフタ３０９
と、除算器制御装置３１０と、商予測子３１２と、商レ
ジスタ３１４と、３Ｘ除数レジスタ３１６と、除数マル
チプレクサ３１８と、キャリ保存加算器３２０と、指数
計算手段３２４と、出力ラッチ３２６とを含み、それら
は、構成および動作が除算器１００の対応するコンポー
ネントと同じである。本質的には、スペース効率のよ
い、高速除算器３００はシフタ１０３、ゼロ検出手段１
２２および剰余検出手段１２３が除去されたという点
で、高速除算器１００とは異なる。この実施例におい
て、しかしながら、ゼロ検出手段１２２によって前もっ
て行なわれる符号およびゼロ検出動作は、今加算器３０
４によって行なわれており、加算器３０４は前の実施例
においては、Ｄおよび２Ｄを組合わせるためにのみ用い
られた。そのため、加算器３０４は倍数機能を行なうこ
とができ、マルチプレクサ３２８は加算器３０４への入
力を制御するために設けられる。
復除算を行なうためのスペース効率のよい、高速除算器
３００が今説明されるであろう。ここで説明されるスペ
ース効率のよい、高速除算器は、構成およびオペレーシ
ョンが次に記されることを除いて、図１において示され
る高速除算器と同じである。スペース効率のよい除算器
３００は、除算器１００のように、第１の商予測子３０
２と、加算器３０４と、部分剰余レジスタ３０６と、シ
フタ３０７と、除数レジスタ３０８と、シフタ３０９
と、除算器制御装置３１０と、商予測子３１２と、商レ
ジスタ３１４と、３Ｘ除数レジスタ３１６と、除数マル
チプレクサ３１８と、キャリ保存加算器３２０と、指数
計算手段３２４と、出力ラッチ３２６とを含み、それら
は、構成および動作が除算器１００の対応するコンポー
ネントと同じである。本質的には、スペース効率のよ
い、高速除算器３００はシフタ１０３、ゼロ検出手段１
２２および剰余検出手段１２３が除去されたという点
で、高速除算器１００とは異なる。この実施例におい
て、しかしながら、ゼロ検出手段１２２によって前もっ
て行なわれる符号およびゼロ検出動作は、今加算器３０
４によって行なわれており、加算器３０４は前の実施例
においては、Ｄおよび２Ｄを組合わせるためにのみ用い
られた。そのため、加算器３０４は倍数機能を行なうこ
とができ、マルチプレクサ３２８は加算器３０４への入
力を制御するために設けられる。
【００３９】マルチプレクサ３２８の入力は、Ａバスを
介してＡオペランドと、Ｂバスを介してＢオペランド
と、部分剰余レジスタ３０６の第３の出力を介して一連
の和と、部分剰余レジスタ３０６から第４の出力を介し
て一連のキャリとを受けるように接続される。マルチプ
レクサ３２８に対する第５の入力は次に、より詳細に説
明されるであろう。除数の３倍の決定の間、マルチプレ
クサ３２８は除算器制御装置３１０から制御信号を受け
ると、受けられた除数Ｂを取り、受けられた除数を１個
の１０進小数点シフトして除数の２倍を生じ、かつ除数
および除数の２倍を加算器３０４の第１のおよび第２の
入力に出力する。除数および除数の２倍が加算器３０４
によって受けられると、スペース効率のよい、高速除算
器３００は部分剰余の最後の反復決定が部分剰余レジス
タ３０６にストアされ、かつスペース効率のよい、高速
除算器３００がポストオーバーヘッド段に入るまで、図
１および２に関して前に説明されたように動作するであ
ろう。
介してＡオペランドと、Ｂバスを介してＢオペランド
と、部分剰余レジスタ３０６の第３の出力を介して一連
の和と、部分剰余レジスタ３０６から第４の出力を介し
て一連のキャリとを受けるように接続される。マルチプ
レクサ３２８に対する第５の入力は次に、より詳細に説
明されるであろう。除数の３倍の決定の間、マルチプレ
クサ３２８は除算器制御装置３１０から制御信号を受け
ると、受けられた除数Ｂを取り、受けられた除数を１個
の１０進小数点シフトして除数の２倍を生じ、かつ除数
および除数の２倍を加算器３０４の第１のおよび第２の
入力に出力する。除数および除数の２倍が加算器３０４
によって受けられると、スペース効率のよい、高速除算
器３００は部分剰余の最後の反復決定が部分剰余レジス
タ３０６にストアされ、かつスペース効率のよい、高速
除算器３００がポストオーバーヘッド段に入るまで、図
１および２に関して前に説明されたように動作するであ
ろう。
【００４０】ポストオーバーヘッド段において、残りの
和およびキャリは、部分剰余レジスタ３０６の第３およ
び第４の出力を介してマルチプレクサ３２８に与えられ
る。この点で、除算器制御装置３１０はマルチプレクサ
３２８への制御信号を生成し、そのため和は加算器３０
４に出力され、かつキャリは加算器３０４に第１および
第２の加算器入力を介して出力される。加算器３０４は
和およびキャリ出力をマルチプレクサ３０６により加算
し、かつ加算の結果を出力ラッチ３２６に出力する。加
算器３０４はそれから、符号が正であるかまたは負であ
るかを示す、信号を符号ラインを介して出力ラッチ３２
６に出力する。もし和およびキャリの加算が、剰余符号
が正であることを示せば、出力ラッチ３２６は商レジス
タ３１４ａからの商を用いるであろう。しかしながら、
もし和およびキャリの加算が、剰余符号が負であること
を示せば、Ｑ−１レジスタ３１４ｂの内容は出力ラッチ
３２６によって用いられるであろう。加算器３０４の出
力はまたマルチプレクサ３２８の第５の入力に向けられ
るであろう。マルチプレクサ３２８はそれから、加算器
出力の反転を加算器３０４に向け、かつ出力和の符号を
決定するために、キャリライン３３０を介して１を加算
する。前に説明されたように、ゼロ検出は出力ラッチ３
２６に余分の結果ビットをセットするために用いられ
る。
和およびキャリは、部分剰余レジスタ３０６の第３およ
び第４の出力を介してマルチプレクサ３２８に与えられ
る。この点で、除算器制御装置３１０はマルチプレクサ
３２８への制御信号を生成し、そのため和は加算器３０
４に出力され、かつキャリは加算器３０４に第１および
第２の加算器入力を介して出力される。加算器３０４は
和およびキャリ出力をマルチプレクサ３０６により加算
し、かつ加算の結果を出力ラッチ３２６に出力する。加
算器３０４はそれから、符号が正であるかまたは負であ
るかを示す、信号を符号ラインを介して出力ラッチ３２
６に出力する。もし和およびキャリの加算が、剰余符号
が正であることを示せば、出力ラッチ３２６は商レジス
タ３１４ａからの商を用いるであろう。しかしながら、
もし和およびキャリの加算が、剰余符号が負であること
を示せば、Ｑ−１レジスタ３１４ｂの内容は出力ラッチ
３２６によって用いられるであろう。加算器３０４の出
力はまたマルチプレクサ３２８の第５の入力に向けられ
るであろう。マルチプレクサ３２８はそれから、加算器
出力の反転を加算器３０４に向け、かつ出力和の符号を
決定するために、キャリライン３３０を介して１を加算
する。前に説明されたように、ゼロ検出は出力ラッチ３
２６に余分の結果ビットをセットするために用いられ
る。
【００４１】次に図６を参照すると、基数４で引離し反
復除算、および基数２で平方根を行なうためのスペース
効率のよい、高速除算器は今、説明されるであろう。こ
こで説明される除算器は、以下に記されることを除い
て、図５に示される高速除算器によく似た構成および動
作である。除算および平方根を行なうための除算器５０
０は、第１の商予測子５０２と、加算器５０４と、部分
剰余レジスタ５０６と、シフタ５０７と、除数レジスタ
５０８と、シフタ５０９と、除算器制御装置５１０と、
商予測子５１２と、Ｑレジスタ５１４ａおよびＱ−１レ
ジスタ５１４ｂを含む商レジスタ５１４と、３Ｘ除数レ
ジスタ５１６と、除数マルチプレクサ５１８と、キャリ
保存加算器５２０と、指数計算手段５２４と、出力ラッ
チ５２６と、マルチプレクサ５２８とを含み、図５に関
して説明されたスペース効率のよい、高速除算器３００
の対応するコンポーネントと同じ接続および動作であ
る。基数４で除算演算と同様に基数２で、つまりルート
ビットがグループ−１、０、および＋１から選択されて
もよい平方根演算を行なうために高速除算器５００の修
正が次に記載される。
復除算、および基数２で平方根を行なうためのスペース
効率のよい、高速除算器は今、説明されるであろう。こ
こで説明される除算器は、以下に記されることを除い
て、図５に示される高速除算器によく似た構成および動
作である。除算および平方根を行なうための除算器５０
０は、第１の商予測子５０２と、加算器５０４と、部分
剰余レジスタ５０６と、シフタ５０７と、除数レジスタ
５０８と、シフタ５０９と、除算器制御装置５１０と、
商予測子５１２と、Ｑレジスタ５１４ａおよびＱ−１レ
ジスタ５１４ｂを含む商レジスタ５１４と、３Ｘ除数レ
ジスタ５１６と、除数マルチプレクサ５１８と、キャリ
保存加算器５２０と、指数計算手段５２４と、出力ラッ
チ５２６と、マルチプレクサ５２８とを含み、図５に関
して説明されたスペース効率のよい、高速除算器３００
の対応するコンポーネントと同じ接続および動作であ
る。基数４で除算演算と同様に基数２で、つまりルート
ビットがグループ−１、０、および＋１から選択されて
もよい平方根演算を行なうために高速除算器５００の修
正が次に記載される。
【００４２】除算演算とは違って、平方根演算は１つの
オペランドまたは“ラディカンド（radicand）”の入
力、および入力ラディカンドの平方根である１つの結果
の出力を含む。平方根演算がそれについて行なわれるべ
き入力ラディカンドはＡバスまたはＢバスのいずれかを
介してマルチプレクサ５２８に入力される。平方根演算
がＡバスまたはＢバスからの入力について行なわれるべ
きである除算制御装置５１０からの指示で、ラディカン
ドＰはラディカンドＰの２倍を生じるために１０進桁を
シフトし、かつラディカンドＰの２倍は加算器５０４を
介して、平方根予測子５３０に転送され、平方根予測子
５３０は第１の商予測子５０２および商予測子５１２の
ように、平方根予測子５３０に対する入力２Ｐによっ
て、平方根ビットＱの予測が決定されるであろうような
組合わせ論理回路の構成である。
オペランドまたは“ラディカンド（radicand）”の入
力、および入力ラディカンドの平方根である１つの結果
の出力を含む。平方根演算がそれについて行なわれるべ
き入力ラディカンドはＡバスまたはＢバスのいずれかを
介してマルチプレクサ５２８に入力される。平方根演算
がＡバスまたはＢバスからの入力について行なわれるべ
きである除算制御装置５１０からの指示で、ラディカン
ドＰはラディカンドＰの２倍を生じるために１０進桁を
シフトし、かつラディカンドＰの２倍は加算器５０４を
介して、平方根予測子５３０に転送され、平方根予測子
５３０は第１の商予測子５０２および商予測子５１２の
ように、平方根予測子５３０に対する入力２Ｐによっ
て、平方根ビットＱの予測が決定されるであろうような
組合わせ論理回路の構成である。
【００４３】次に図７を参照すると、平方根予測子５３
０のグラフ図が今説明されるであろう。予測子プロット
は所与の入力値２Ｐj 、平方根商ビットｑj の値の対応
する予測、を与える。各反復の間、平方根予測子５３０
は上に記載された技術に従って、平方根のビットを決定
し、かつ予測されたビットｑj をＱおよびＱ−１レジス
タ５１４ａ、５１４ｂへそれぞれ出力する。平方根予測
子５３０はさらに、次の反復における使用のため、予測
された平方根ビットをマルチプレクサ５２８に出力す
る。繰り返し反復は、商レジスタが一連の予測されたビ
ットでいっぱいになり、かつ除算器５００が図５に関し
て前に説明されたように動作するまで行なわれる。
０のグラフ図が今説明されるであろう。予測子プロット
は所与の入力値２Ｐj 、平方根商ビットｑj の値の対応
する予測、を与える。各反復の間、平方根予測子５３０
は上に記載された技術に従って、平方根のビットを決定
し、かつ予測されたビットｑj をＱおよびＱ−１レジス
タ５１４ａ、５１４ｂへそれぞれ出力する。平方根予測
子５３０はさらに、次の反復における使用のため、予測
された平方根ビットをマルチプレクサ５２８に出力す
る。繰り返し反復は、商レジスタが一連の予測されたビ
ットでいっぱいになり、かつ除算器５００が図５に関し
て前に説明されたように動作するまで行なわれる。
【００４４】次に図８を参照すると、Ｑレジスタ１１４
ａおよびＱ−１レジスタ１１４ｂの両方に反復ごとに１
つのビットの書込みを必要とする基数２平方根計算を組
入れるために、ある変化が図２（Ａ）に示される商レジ
スタ１１４に必要とされるであろう。位相ごとの反復論
理では、所与のラッチからの信号はデータを論理ブロッ
クに与えるであろうし、その論理ブロックは順に、同じ
位相で所与のラッチに結果を与える。このことは、結果
がラッチを介して、かつ論理入力を変えるであろう従来
のラッチにおいてレーススルー（race through）を引起
こし、それによって予測できない結果を引起こすであろ
う。レーススルーを克服するために、かつ同期操作を与
えるために、図８において示されるそれらのようないわ
ゆる、“パートナー”ラッチが開発されなければならな
かった。１つの位相の間、一方のパートナーはデータを
受け、一方、他方のパートナーはデータを転送するであ
ろう。各連続する位相につき、パートナーは桁を変換す
る。また、ダイナミック論理を用いるために、回路は一
方のパートナーがフェーズ１でプリチャージし、かつフ
ェーズ２で評価し、かつ他方のパートナーはフェーズ２
でプリチャージし、かつフェーズ１で評価する状態で二
重にされなければならなかった。
ａおよびＱ−１レジスタ１１４ｂの両方に反復ごとに１
つのビットの書込みを必要とする基数２平方根計算を組
入れるために、ある変化が図２（Ａ）に示される商レジ
スタ１１４に必要とされるであろう。位相ごとの反復論
理では、所与のラッチからの信号はデータを論理ブロッ
クに与えるであろうし、その論理ブロックは順に、同じ
位相で所与のラッチに結果を与える。このことは、結果
がラッチを介して、かつ論理入力を変えるであろう従来
のラッチにおいてレーススルー（race through）を引起
こし、それによって予測できない結果を引起こすであろ
う。レーススルーを克服するために、かつ同期操作を与
えるために、図８において示されるそれらのようないわ
ゆる、“パートナー”ラッチが開発されなければならな
かった。１つの位相の間、一方のパートナーはデータを
受け、一方、他方のパートナーはデータを転送するであ
ろう。各連続する位相につき、パートナーは桁を変換す
る。また、ダイナミック論理を用いるために、回路は一
方のパートナーがフェーズ１でプリチャージし、かつフ
ェーズ２で評価し、かつ他方のパートナーはフェーズ２
でプリチャージし、かつフェーズ１で評価する状態で二
重にされなければならなかった。
【００４５】この発明の上の説明から見られることがで
きるように、高速で反復除算および平方根演算を行な
い、一方除算演算を行なうのに必要な回路を最小にする
算術演算装置が提供される。プリオーバヘッド時間は第
１の反復の計算および除数の３倍の決定をオーバラップ
することにより減少される。さらに、除数の和を生じる
ための加算器および（除数の２倍）シフトされた除数の
使用は、大型乗算器の必要性をなくする。簡単な商予測
論理ならびに、商Ｑj および部分剰余Ｐj のすべての起
こり得る積を次の部分剰余を反復的に生じるための手段
に与えるマルチプレクサの使用のために、キャリ保存加
算器は次の部分剰余Ｐj+1 を生じるために用いられ、そ
れによって計算Ｐj+1 ＝４Ｐj ＋ＱＤを行なうための乗
算論理の必要性をなくし、かつＰj+1 を迅速に計算する
ためのキャリ保存加算器を許容し、除算器はクロックフ
ェーズごとにＱj およびＰj 計算の１つの反復を行ない
得る。ポストオーバヘッド時間はゼロ検出および剰余符
号検出を並行に行なうことにより減少される。最後に、
付加的な加算器回路が最終商を決定する必要性は、商お
よび商−１をストアするためＱおよびＱ−１レジスタを
並列に設けることにより避けられ、それのためもし商が
１だけ離れていると決定されれば、正確な商は並列商レ
ジスタにストアされ、かつ決定されなくてもよくなるで
あろう。スペース効率のよい高速除算器において、商の
反復決定の終りで部分剰余レジスタの出力は、部分剰余
がゼロおよび部分剰余の符号に等しいかそうでないかを
決定するために、３Ｄ加算器に向けられる。そのような
態様において、ゼロ検出手段および剰余符号検出手段は
除去され、これによってスペースを節約する。
きるように、高速で反復除算および平方根演算を行な
い、一方除算演算を行なうのに必要な回路を最小にする
算術演算装置が提供される。プリオーバヘッド時間は第
１の反復の計算および除数の３倍の決定をオーバラップ
することにより減少される。さらに、除数の和を生じる
ための加算器および（除数の２倍）シフトされた除数の
使用は、大型乗算器の必要性をなくする。簡単な商予測
論理ならびに、商Ｑj および部分剰余Ｐj のすべての起
こり得る積を次の部分剰余を反復的に生じるための手段
に与えるマルチプレクサの使用のために、キャリ保存加
算器は次の部分剰余Ｐj+1 を生じるために用いられ、そ
れによって計算Ｐj+1 ＝４Ｐj ＋ＱＤを行なうための乗
算論理の必要性をなくし、かつＰj+1 を迅速に計算する
ためのキャリ保存加算器を許容し、除算器はクロックフ
ェーズごとにＱj およびＰj 計算の１つの反復を行ない
得る。ポストオーバヘッド時間はゼロ検出および剰余符
号検出を並行に行なうことにより減少される。最後に、
付加的な加算器回路が最終商を決定する必要性は、商お
よび商−１をストアするためＱおよびＱ−１レジスタを
並列に設けることにより避けられ、それのためもし商が
１だけ離れていると決定されれば、正確な商は並列商レ
ジスタにストアされ、かつ決定されなくてもよくなるで
あろう。スペース効率のよい高速除算器において、商の
反復決定の終りで部分剰余レジスタの出力は、部分剰余
がゼロおよび部分剰余の符号に等しいかそうでないかを
決定するために、３Ｄ加算器に向けられる。そのような
態様において、ゼロ検出手段および剰余符号検出手段は
除去され、これによってスペースを節約する。
【００４６】しかしながら、特定的に述べられたものを
除いて多くの修正および変更が、ここで説明された技術
において、この発明の内容から実質的に逸脱することな
くなされるであろうということが当業者はわかるであろ
う。したがって、ここで説明された発明の形は模範にす
ぎず、かつ発明の範囲の限定として意図されるものでは
ないということが明確に理解されるはずである。
除いて多くの修正および変更が、ここで説明された技術
において、この発明の内容から実質的に逸脱することな
くなされるであろうということが当業者はわかるであろ
う。したがって、ここで説明された発明の形は模範にす
ぎず、かつ発明の範囲の限定として意図されるものでは
ないということが明確に理解されるはずである。
【図１】この発明の教示に従って構成される、基数４で
引戻離し反復除算を行なうための高速除算器の第１の実
施例のブロック図である。
引戻離し反復除算を行なうための高速除算器の第１の実
施例のブロック図である。
【図２】（Ａ）は図１において示された商レジスタのブ
ロック図であり、（Ｂ）は図１および（Ａ）において示
された商レジスタの付加的な詳細を示すブロック図であ
る。
ロック図であり、（Ｂ）は図１および（Ａ）において示
された商レジスタの付加的な詳細を示すブロック図であ
る。
【図３】図１の除算器の第１の商予測論理のグラフの表
示である。
示である。
【図４】図１の除算器の商予測論理のグラフの表示であ
る。
る。
【図５】基数４で引離し反復除算を行なうための、高速
除算器の第２の実施例のブロック図である。
除算器の第２の実施例のブロック図である。
【図６】基数２で平方根計算をさらに行なうために修正
された図５の高速除算器のブロック図である。
された図５の高速除算器のブロック図である。
【図７】図６の除算器の平方根予測論理のグラフの表示
である。
である。
【図８】パーフェーズ論理を示す。
（１００） 高速除算器 （１０２） 商予測子 （１０３） シフタ （１０４） 加算器 （１０６） 部分剰余レジスタ （１０７） シフタ （１０８） 除数レジスタ （１０９） シフタ （１１０） 除算器制御装置 （１１２） 商予測子 （１１４ａ，ｂ） 第１および第２の商レジスタ （１１６） ３Ｘ除数レジスタ （１１８） 除数マルチプレクサ （１２０） キャリ保存加算器 （１２２） ゼロ検出手段 （１２３） 剰余符号検出手段 （１２４） 指数計算手段 （１２６） 出力ラッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・ダブリュ・リンチ アメリカ合衆国、78722 テキサス州、 オースティン、イースト・サーティセカ ンド・ストリート、1717 (72)発明者 ケン・チェン アメリカ合衆国、95014 カリフォルニ ア州、クパーティン、ナンシー・コー ト、20655 (72)発明者 トニー・ハーソン アメリカ合衆国、78745 テキサス州、 オースティン、ナバホ・パス、4505 (72)発明者 スティーブン・ディー・マキンタイア アメリカ合衆国、78748 テキサス州、 オースティン、ウッドシェアー・ドライ ブ、9810 (72)発明者 サリム・エイ・シャー アメリカ合衆国、テキサス州、オーステ ィン、サン・シメオン・ドライブ、4701 (56)参考文献 特開 昭59−220840（ＪＰ，Ａ) 特開 平２−64730（ＪＰ，Ａ) 特開 平２−112023（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/52 320
Claims (33)
- 【請求項１】 一連の商ビットを含む結果を生じるため
に、第１のオペランドを第２のオペランドで除算を行な
うための装置であって、 一連の部分剰余を反復的に生じるための手段を含み、一
連の部分剰余を反復的に生じるための前記手段は、第１
の部分剰余として前記第１のオペランドを選択し、さら
に、 一連の商ビットを反復的に予測するための手段を含み、
前記商予測手段は、前記第１のオペランドおよび前記第
２のオペランドに基づいて第１の商ビットを、ならびに
前記一連の部分剰余のうちの１つおよび前記第２のオペ
ランドに基づいて次の商ビットを予測し、さらに、 前記商予測論理に接続されて、前記商予測論理によって
決定された前記次の商ビットを受け取りかつストアする
第１の商レジスタと、 前記商予測論理に接続されて、前記次の商ビットを受け
取りかつ前記次の商ビットマイナス１をストアする第２
の商レジスタと、 前記第２のオペランドの倍数を生成するための手段とを
含み、 一連の部分剰余を反復的に生じるための前記手段は、前
記一連の生じられた部分剰余のうちの１つおよび前記第
２のオペランドの前記倍数のうちの１つに基づいて次の
部分剰余を決定し、 一連の部分剰余を反復的に生じるための前記手段は、前
記次の部分剰余を生じるため、前記第２のオペランドの
前記生成された倍数のうちの１つを、前記次の商ビット
に基づいて選択するための手段をさらに含む、装置。 - 【請求項２】 前記第１のオペランドの一連の部分剰余
を反復的に生じるための前記手段は、次の方程式 ＰＪ＋１＝４ＰＪ＋ｑｊＤ ここでは、 ＰＪ＋１＝前記次の部分剰余、 ＰＪ ＝前記先行部分剰余、 ｑｊ ＝前記先行商予測、 Ｄ ＝前記第２のオペランド、 に従って、前記次の部分剰余を決定する、請求項１に記
載の装置。 - 【請求項３】 前記第２のオペランドの倍数を生成する
ための前記手段は、前記第２のオペランドの±０、±
１、±２、および±３倍を生成するための手段をさらに
含む、請求項２に記載の装置。 - 【請求項４】 前記第１のオペランドの一連の部分剰余
を反復的に生じるための前記手段は、前記次の部分剰余
を生じるため、前記第２のオペランドの前記生成された
倍数のうちの１つを選択するための多重化手段をさらに
含み、前記オペランドの前記選択された倍数は、前記第
２のオペランドと前記商予測との積に等しい、請求項３
に記載の装置。 - 【請求項５】 前記第２のオペランドの倍数を生成する
ための前記手段は、前記第２のオペランドの２倍を生じ
るために、前記オペランドをシフトするための手段と、 前記オペランドの３倍を生じるために、前記第２のオペ
ランドと前記生じられた前記第２のオペランドの２倍と
を加算するための加算器とをさらに含む、請求項４に記
載の装置。 - 【請求項６】 前記第１のオペランドの一連の部分剰余
を反復的に生じるための前記手段は、複数個の和および
キャリとして、前記一連の部分剰余の各々を生じる、請
求項１に記載の装置。 - 【請求項７】 前記結果が生じられたことを決定するた
めの手段をさらに含む、請求項６に記載の装置。 - 【請求項８】 前記結果が生じられたことを決定するた
めの前記手段は、 前記部分剰余の符号を決定するための手段と、 前記部分剰余の符号に基づいて、前記結果を調節するた
めの手段とをさらに含む、請求項７に記載の装置。 - 【請求項９】 前記第１のオペランドの一連の部分剰余
を反復的に生じるための前記手段は、次の方程式 ＰＪ＋１＝４ＰＪ＋ＱＤ ここでは、 ＰＪ＋１＝前記次の部分剰余、 ＰＪ ＝前記先行部分剰余、 Ｑ ＝前記先行商予測、 Ｄ ＝前記第２のオペランド に従って、前記次の部分剰余を決定する、請求項８に記
載の装置。 - 【請求項１０】 前記第２のオペランドの倍数を生成す
るための前記手段は、前記第２のオペランドの＋０、＋
１、＋２、および＋３倍を生成するための手段をさらに
含む、請求項９に記載の装置。 - 【請求項１１】 一連の部分剰余を反復的に生じるため
の前記手段は、前記次の部分剰余を生じるため、前記第
２のオペランドの前記生成された倍数のうちの１つを選
択するための多重化手段をさらに含み、前記オペランド
の前記選択された倍数は、前記第２のオペランドと前記
商予測との積に等しい、請求項１０に記載の装置。 - 【請求項１２】 前記第２のオペランドの倍数を生成す
るための前記手段は、 前記第２のオペランドの２倍を生じるために、前記オペ
ランドをシフトするための手段と、 前記第２のオペランドの３倍を生じるために、前記第２
のオペランドと前記生じられた前記第２のオペランドの
２倍とを加算するための加算器とをさらに含む、請求項
１１に記載の装置。 - 【請求項１３】 前記第１のオペランドおよび前記第２
のオペランドの前記一連の部分剰余のうち対応するもの
に基づいて、一連の商ビットを反復的に予測するための
前記手段は、 前記第１および第２のオペランドを受けるように接続さ
れた第１の商予測回路をさらに含み、前記第１の商予測
回路は第１の商ビットを予測し、さらに、 前記第１の予測された商ビット、前記除数、および一連
の部分剰余を受けるように接続された第２の商予測回路
をさらに含み、前記第２の商予測回路は前記一連の商ビ
ットの剰余ビットを反復的に予測する、請求項１２に記
載の装置。 - 【請求項１４】 除数で被除数を除算して結果を生じる
ための装置であって、 前記被除数を受け、かつ部分剰余としてストアするよう
に接続される部分剰余レジスタと、 前記除数を受け、かつストアするように接続される除数
レジスタと、 前記除数レジスタから前記除数を、および前記部分剰余
レジスタから前記部分剰余を受けるように接続される商
予測論理とを含み、前記商予測論理は、前記受けられた
除数および部分剰余に基づいて商ビットを決定し、さら
に、 前記商予測論理によって決定された前記商ビットを受
け、かつストアするように接続される第１の商レジスタ
と、 前記除数レジスタに接続されて、前記除数の倍数を生成
するための手段と、 前記除数の倍数を生成するための前記手段から前記除数
の前記倍数を、および前記商予測論理から前記予測され
た商ビットを受けるように接続されるキャリ保存加算器
とを含み、前記キャリ保存加算器は、前記除数の前記倍
数のうちの１つを選択してそれを前記部分剰余に加算す
ることによって次の部分剰余を決定し、前記部分剰余レ
ジスタは、前記部分剰余の代わりに前記次の部分剰余を
受け、かつストアするように接続され、前記商予測論理
は、次の商ビットを決定するために、前記次の部分剰余
を受けるように接続される、装置。 - 【請求項１５】 前記キャリ保存加算器は、複数個の和
およびキャリとして前記部分剰余を生じ、かつ前記装置
は、前記部分剰余レジスタから前記部分剰余を受けるよ
うに接続される第１の加算器をさらに含み、前記加算器
は、前記結果が生じられたかどうかを決定するために、
前記和およびキャリを加算する、請求項１４に記載の装
置。 - 【請求項１６】 前記部分剰余レジスタから前記部分剰
余を受けるように接続される第２の加算器をさらに含
み、前記第２の加算器は、前記和およびキャリの符号を
決定する、請求項１５に記載の装置。 - 【請求項１７】 前記商予測論理は、決定された商ビッ
トごとに、商ビットマイナス１をさらに決定し、前記装
置は、前記商予測論理により決定された前記商ビットマ
イナス１を受け、かつストアするように接続される第２
の商レジスタをさらに含む、請求項１６に記載の装置。 - 【請求項１８】 前記第１の商レジスタにおいてストア
された前記商ビットが１だけ離れているかどうかを決定
するための手段と、 前記第１の商レジスタにストアされた前記商を、前記第
２の商レジスタにストアされた前記商マイナス１と置換
するための手段とをさらに含む、請求項１７に記載の装
置。 - 【請求項１９】 前記第１の商レジスタから前記商を受
けるように接続される出力ラッチをさらに含む、請求項
１８に記載の装置。 - 【請求項２０】 前記被除数と、前記除数と、前記結果
とは、各々が仮数部分および指数部分を含み、前記商は
前記被除数および前記除数の仮数を除算することにより
生成され、前記装置は、前記被除数および前記除数の指
数を受けるように接続される指数計算手段をさらに含
み、前記指数計算手段は、前記結果指数を決定するため
に、前記被除数指数から前記除数指数を減算し、前記出
力ラッチは、前記指数計算手段から前記結果指数を受け
るようにさらに接続される、請求項１９に記載の装置。 - 【請求項２１】 前記除数の２倍を生じるため前記除数
を受けるように接続される第１のシフト手段と、 前記第１のシフタから前記除数の２倍を、および前記除
数を受けるように接続される第３の加算器と、 前記第３の加算器から前記除数の３倍を受けかつストア
するように接続される第２の除数レジスタとをさらに含
む、請求項１６に記載の装置。 - 【請求項２２】 前記除数レジスタから前記除数をおよ
び前記第２の除数レジスタから前記除数の３倍を受ける
ように、かつ前記キャリ保存加算器に、前記除数の＋
０、＋１、＋２、および＋３倍を出力するように接続さ
れる第１のマルチプレクサをさらに含む、請求項２１に
記載の装置。 - 【請求項２３】 前記キャリ保存加算器は、次の方程式 ＰＪ＋１＝４ＰＪ＋ｑｊＤ ここでは、 ＰＪ＋１＝前記次の部分剰余、 ＰＪ ＝前記先行部分剰余、 ｑｊ ＝前記先行商予測、 Ｄ ＝前記第２のオペランド、 に従って、次の部分剰余を決定する、請求項２２に記載
の装置。 - 【請求項２４】 前記キャリ保存加算器は、 前記部分剰余の４倍を生じるために、前記部分剰余を２
度シフトするための第２のシフト手段と、 前記商予測に基づいて、前記マルチプレクサからの前記
入力のうち１つを選択するための手段とをさらに含む、
請求項２３に記載の装置。 - 【請求項２５】 前記キャリ保存加算器は、前記部分剰
余の４倍を生じるために２度シフトされた前記部分剰余
と、前記除数および前記商予測の積に等しい前記マルチ
プレクサ入力とを加算することにより前記次の部分剰余
を生じる、請求項２４に記載の装置。 - 【請求項２６】 前記除数を受けるように接続される第
１のマルチプレクサをさらに含み、前記マルチプレクサ
は、前記除数から前記除数の２倍を生じるためのシフタ
手段を含み、さらに、 前記マルチプレクサ手段からの前記除数の２倍および前
記除数を受けるように接続される第１の加算器を含む、
請求項１４に記載の装置。 - 【請求項２７】 前記第１の加算器から前記除数の３倍
を受けかつストアするように接続される第２の除数レジ
スタをさらに含む、請求項２６に記載の装置。 - 【請求項２８】 前記第１のマルチプレクサは、前記部
分余剰レジスタから前記複数個の和およびキャリを受け
るようにさらに接続され、前記マルチプレクサは、除数
の３倍の前記決定のために前記第１の加算器に前記除数
を、または、前記部分剰余符号および最終剰余ゼロ検出
を決定するために前記第１の加算器に前記複数個の和お
よびキャリを、選択的に出力するように構成される、請
求項２６に記載の装置。 - 【請求項２９】 前記商レジスタから前記商を受けるよ
うに接続される出力ラッチをさらに含み、前記出力ラッ
チは、前記部分剰余がゼロであるかないかを示す前記第
１の加算器からの信号を受けるようにさらに接続され
る、請求項２８に記載の装置。 - 【請求項３０】 前記部分剰余の符号を決定するため
に、前記第１の加算器から出力される前記和およびキャ
リの前記加算のための前記第１の加算器への戻り経路を
与えるための手段をさらに含む、請求項２９に記載の装
置。 - 【請求項３１】 前記出力ラッチに前記部分剰余の前記
決定された符号を与えるめたの手段をさらに含む、請求
項３０に記載の装置。 - 【請求項３２】 前記商予測論理は、決定された商ビッ
トごとに、商ビットマイナス１をさらに決定し、前記装
置は、前記商予測論理によって決定された前記商ビット
マイナス１を受けかつストアするように接続される第２
の商レジスタをさらに含む、請求項３１に記載の装置。 - 【請求項３３】 前記加算器からラディカンドを受ける
ように接続される平方根予測論理をさらに含み、前記平
方根予測論理は、前記ラディカンドに基づいて予測され
る平方根ビットを決定し、さらに、 前記第１の商レジスタおよび前記第１のマルチプレクサ
に、前記予測された平方根ビットを与えるための手段を
含み、 前記マルチプレクサは、次の予測される平方根ビットを
決定するため、前記予測された平方根ビットの２倍を前
記平方根予測論理に反復的に与える、請求項３２に記載
の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US504324 | 1983-06-14 | ||
| US07/504,324 US5128891A (en) | 1990-04-02 | 1990-04-02 | High speed divider with square root capability |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04227535A JPH04227535A (ja) | 1992-08-17 |
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Family
ID=24005778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06841391A Expired - Fee Related JP3144816B2 (ja) | 1990-04-02 | 1991-04-01 | 除算を行なう装置 |
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| Country | Link |
|---|---|
| US (1) | US5128891A (ja) |
| EP (1) | EP0450754B1 (ja) |
| JP (1) | JP3144816B2 (ja) |
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| DE (1) | DE69131187T2 (ja) |
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|---|---|---|---|---|
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| US5386376A (en) * | 1992-08-31 | 1995-01-31 | Intel Corporation | Method and apparatus for overriding quotient prediction in floating point divider information processing systems |
| US5239498A (en) * | 1992-08-31 | 1993-08-24 | Intel Corporation | Methods and apparatus for improved quotient correction in nonrestoring division computation circuits |
| US5301139A (en) * | 1992-08-31 | 1994-04-05 | Intel Corporation | Shifter circuit for multiple precision division |
| US5258944A (en) * | 1992-09-01 | 1993-11-02 | Cray Research, Inc. | High performance mantissa divider |
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| DE69429061T2 (de) * | 1993-10-29 | 2002-07-18 | Advanced Micro Devices Inc | Superskalarmikroprozessoren |
| US5574928A (en) * | 1993-10-29 | 1996-11-12 | Advanced Micro Devices, Inc. | Mixed integer/floating point processor core for a superscalar microprocessor with a plurality of operand buses for transferring operand segments |
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