JPH0340865B2 - - Google Patents
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- JPH0340865B2 JPH0340865B2 JP7035384A JP7035384A JPH0340865B2 JP H0340865 B2 JPH0340865 B2 JP H0340865B2 JP 7035384 A JP7035384 A JP 7035384A JP 7035384 A JP7035384 A JP 7035384A JP H0340865 B2 JPH0340865 B2 JP H0340865B2
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- 230000000295 complement effect Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 6
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- 238000013507 mapping Methods 0.000 description 4
- 101100472511 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RMD6 gene Proteins 0.000 description 3
- 102100026794 Carboxypeptidase A5 Human genes 0.000 description 2
- 101000910789 Homo sapiens Carboxypeptidase A5 Proteins 0.000 description 2
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- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100129750 Arabidopsis thaliana MDN1 gene Proteins 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/49—Computations with a radix, other than binary, 8, 16 or decimal, e.g. ternary, negative or imaginary radices, mixed radix non-linear PCM
-
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- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、高基数非回復型除算装置に係り、特
に部分商予測回路を、より少量のハードウエア量
で実現する回路構成に関する。
に部分商予測回路を、より少量のハードウエア量
で実現する回路構成に関する。
(b) 技術の背景
従来から、除算の１方式として、非回復型除算
方式があるが、この方式においては、商の各桁を
作成する時に使用される商の集合として、零を含
まない符号付き商集合があることに着目して、該
商集合から商の各桁を選ぶように制御される。
方式があるが、この方式においては、商の各桁を
作成する時に使用される商の集合として、零を含
まない符号付き商集合があることに着目して、該
商集合から商の各桁を選ぶように制御される。
上記、符号付き商集合はｒを基数とすると、一
般に以下のように表される。
般に以下のように表される。
〔−（ｒ−１）、−（ｒ−２）、…、−１＋１、…、ｒ
−２、ｒ−１〕 多くの演算器では、１ビツト単位ではなく、
“複数ビツト”を単位として演算を行つており、
これは２より大きな基数を使用していると考える
ことができる。
−２、ｒ−１〕 多くの演算器では、１ビツト単位ではなく、
“複数ビツト”を単位として演算を行つており、
これは２より大きな基数を使用していると考える
ことができる。
例えば、２ビツト単位では、基数は４であり、
３ビツト単位であると基数は８となる。
３ビツト単位であると基数は８となる。
一般には、ｌビツトの演算単位は、ｒを基数と
するｍ桁の数字と同じものであり、普通は ｒ＝２のｌ／ｍ乗 で与えられる。
するｍ桁の数字と同じものであり、普通は ｒ＝２のｌ／ｍ乗 で与えられる。
非回復型除算の特徴は、演算結果の各桁を決定
する際に生ずる被除数の正負逆転をその侭とし
て、演算結果の桁に負数を許し、被除数の符号に
より、これに除数、或いは除数の倍数を加算、或
いは減算する、所謂引き放し法である所にある。
する際に生ずる被除数の正負逆転をその侭とし
て、演算結果の桁に負数を許し、被除数の符号に
より、これに除数、或いは除数の倍数を加算、或
いは減算する、所謂引き放し法である所にある。
具体例を上げると、例えば除数のｋ倍〔即ち、
−（ｒ−１）、−（ｒ−２）、…、−１、＋１、…、ｒ
−２、ｒ−１倍〕を減数レジスタに置数して置
き、部分商予測器から出力される予測信号によつ
て、上記減数レジスタを選択して、除数のｋ倍を
加減算することを繰り返すことにより、商を求め
てゆくものである。
−（ｒ−１）、−（ｒ−２）、…、−１、＋１、…、ｒ
−２、ｒ−１倍〕を減数レジスタに置数して置
き、部分商予測器から出力される予測信号によつ
て、上記減数レジスタを選択して、除数のｋ倍を
加減算することを繰り返すことにより、商を求め
てゆくものである。
上記除算方式において、前記複数ビツトを単位
として、演算を行う方式があり、高基数非回復型
除算装置として知られている。
として、演算を行う方式があり、高基数非回復型
除算装置として知られている。
本発明は、この高基数非回復型除算装置におけ
る部分商予測回路の構成法に関係している。
る部分商予測回路の構成法に関係している。
(c) 従来技術と問題点
高基数非回復型除算装置においては、前述のよ
うに演算単位となるビツト数ｎが大きくなると、
基数が2nで増大していく為、演算の繰り返し回数
は減少し、高速の演算が期待できるが、除数の倍
数回路の複雑化、商の予測論理の精密化によつ
て、回路数が著しく増大すると云う問題がある。
うに演算単位となるビツト数ｎが大きくなると、
基数が2nで増大していく為、演算の繰り返し回数
は減少し、高速の演算が期待できるが、除数の倍
数回路の複雑化、商の予測論理の精密化によつ
て、回路数が著しく増大すると云う問題がある。
然して、除数の倍数回路については、例えば上
記基数よりも数の少ない減数レジスタと、多段の
桁上げ保存加算器で計算する方法等が知られてい
るが、部分商予測論理については、効果的な部分
商予測回路の構成法が待たれているのが現状であ
る。
記基数よりも数の少ない減数レジスタと、多段の
桁上げ保存加算器で計算する方法等が知られてい
るが、部分商予測論理については、効果的な部分
商予測回路の構成法が待たれているのが現状であ
る。
以下において、具体回路に基づいて、従来方式
の問題点をより明確にする。
の問題点をより明確にする。
第１図が非回復型除算器の従来例をブロツク図
で示したものである。
で示したものである。
第１図において、１は除数レジスタDSRで、
除数が格納され、倍数発出回路MDG２に入力さ
れる。
除数が格納され、倍数発出回路MDG２に入力さ
れる。
倍数発生回路MDG２は部分商予測回路QP３か
らの部分商予測信号（以下ｍと云う）を受けて、
上記基数が16の場合は、−15、−14、−13、…、−
２、−１、０、＋１、＋２、…、＋14、＋15倍の除数
を作成する回路であり、例えば総ての倍数を予め
作成して置き選択する方法、汎用的乗算器を利用
する方法、上記基数よりも数の少ない減数レジス
タと、多段の桁上げ保存加算器CSAで計算する
方法等、種々の構成法が知られている。
らの部分商予測信号（以下ｍと云う）を受けて、
上記基数が16の場合は、−15、−14、−13、…、−
２、−１、０、＋１、＋２、…、＋14、＋15倍の除数
を作成する回路であり、例えば総ての倍数を予め
作成して置き選択する方法、汎用的乗算器を利用
する方法、上記基数よりも数の少ない減数レジス
タと、多段の桁上げ保存加算器CSAで計算する
方法等、種々の構成法が知られている。
４は部分剰余レジスタPRで、演算の最初にお
いて被除数が設定された後は、毎演算サイクル毎
に新たな部分剰余が置数される。５は桁上げ伝播
加算器CPAで、部分剰余レジスタPR４とｍ倍の
除数（−15≦ｍ≦＋15；ｍは整数）との加算を行
い、部分剰余レジスタPR４、部分商予測回路QP
３、剰余レジスタRMD６等に出力される。
いて被除数が設定された後は、毎演算サイクル毎
に新たな部分剰余が置数される。５は桁上げ伝播
加算器CPAで、部分剰余レジスタPR４とｍ倍の
除数（−15≦ｍ≦＋15；ｍは整数）との加算を行
い、部分剰余レジスタPR４、部分商予測回路QP
３、剰余レジスタRMD６等に出力される。
剰余レジスタRMD６は繰り返し演算の最終的
な予測剰余を保持するレジスタで、加減算繰り返
し演算の終了後、剰余補正器RMDC７を通して
正しい剰余が出力される。剰余補正器RMDC７
での具体的な補正方法は、剰余レジスタRMD６
の符号ビツトが負数を示している時には、２の補
数をとつて剰余とし、該符号ビツトが正数の時
は、その侭の値を剰余とするように動作する。
な予測剰余を保持するレジスタで、加減算繰り返
し演算の終了後、剰余補正器RMDC７を通して
正しい剰余が出力される。剰余補正器RMDC７
での具体的な補正方法は、剰余レジスタRMD６
の符号ビツトが負数を示している時には、２の補
数をとつて剰余とし、該符号ビツトが正数の時
は、その侭の値を剰余とするように動作する。
部分商発生器QG８は部分商予測回路QP３の出
力と、部分剰余レジスタPR４の符号ビツトを参
照して、正確な部分商を決定し、商レジスタQR
９に蓄積する。
力と、部分剰余レジスタPR４の符号ビツトを参
照して、正確な部分商を決定し、商レジスタQR
９に蓄積する。
本発明の対象である部分商予測回路QP３は、
桁上げ伝播加算器CPA５の出力（以下CPAと云
う）と除数レジスタDSR１の出力（以下、DSR
と云う）とから、次に加減算すべきｍ×DSRの
ｍの値を計算する回路で、論理的には上記CPA
とDSRをエントリーとして、ｍをその値とする
テーブルを検索することに対応する。
桁上げ伝播加算器CPA５の出力（以下CPAと云
う）と除数レジスタDSR１の出力（以下、DSR
と云う）とから、次に加減算すべきｍ×DSRの
ｍの値を計算する回路で、論理的には上記CPA
とDSRをエントリーとして、ｍをその値とする
テーブルを検索することに対応する。
然しながら、CPAとDSRをエントリーにする
と膨大なテーブルとなる。例えば、基板１６の非
回復型除算においては、符号ビツトを含めて CPA：６ビツト（64エントリー） DSR：９ビツト（256エントリー） 但し、後述するように最上位ビツトが１となる
ように正規化されているものとする。
と膨大なテーブルとなる。例えば、基板１６の非
回復型除算においては、符号ビツトを含めて CPA：６ビツト（64エントリー） DSR：９ビツト（256エントリー） 但し、後述するように最上位ビツトが１となる
ように正規化されているものとする。
のテーブルを構成する必要がある。
従つて、実際にはCPA、ｍをエントリーとし
て、DSRをその値とするテーブルを作成してお
き、そのテーブルを逆検索する方法を採るように
している。この場合のテーブルの大きさは、ｍが
符号を含めて５ビツトとなり、CPAが上記のよ
うに符号を含めて６ビツトであるので、64×32エ
ントリーのテーブルとなり、約1/8に削減できる
が、該テーブルは上記加減算結果CPA＝０に関
して、略対称である特徴があり、削減の可能性を
含んでいた。
て、DSRをその値とするテーブルを作成してお
き、そのテーブルを逆検索する方法を採るように
している。この場合のテーブルの大きさは、ｍが
符号を含めて５ビツトとなり、CPAが上記のよ
うに符号を含めて６ビツトであるので、64×32エ
ントリーのテーブルとなり、約1/8に削減できる
が、該テーブルは上記加減算結果CPA＝０に関
して、略対称である特徴があり、削減の可能性を
含んでいた。
(d) 発明の目的
本発明は上記従来の欠点に鑑み、上記部分商予
測の為のテーブルを、CPA＝０に関して一方
（例えば、CPA≧０）のみに圧縮することによ
り、部分商予測論理に必要なハードウエア量を減
少させる回路を提供することを目的とするもので
ある。
測の為のテーブルを、CPA＝０に関して一方
（例えば、CPA≧０）のみに圧縮することによ
り、部分商予測論理に必要なハードウエア量を減
少させる回路を提供することを目的とするもので
ある。
(e) 発明の構成
そしてこの目的は、本発明によれば、１演算サ
イクルタイムでｎビツトの商を生成する高基数非
回復型除算器であつて、部分剰余レジスタと、除
数レジスタと、倍数発生回路と、桁上げ伝播加算
器と、部分商予測器と、部分商発生器と、剰余補
正回路とからなる除算器において、上記桁上げ伝
播加算器出力の符号を検出する第１の回路と、該
桁上げ伝播加算器出力の上位桁の補数をとる第２
の回路とを設け、上記第１の回路で負の符号が検
出された時は、上記桁上げ伝播加算器出力の補数
出力と、上記除数レジスタの上位桁とを入力と
し、上記第１の回路で負の符号が検出されなかつ
た時は、桁上げ伝播加算器出力の上位桁と、上記
除数レジスタの上位桁を入力として、上記部分剰
余に対する部分商予測値を出力する部分商予測表
を構成する方法を提供することによつて達成さ
れ、部分商予測回路を、従来より少ないハードウ
エア量で達成できる利点がある。
イクルタイムでｎビツトの商を生成する高基数非
回復型除算器であつて、部分剰余レジスタと、除
数レジスタと、倍数発生回路と、桁上げ伝播加算
器と、部分商予測器と、部分商発生器と、剰余補
正回路とからなる除算器において、上記桁上げ伝
播加算器出力の符号を検出する第１の回路と、該
桁上げ伝播加算器出力の上位桁の補数をとる第２
の回路とを設け、上記第１の回路で負の符号が検
出された時は、上記桁上げ伝播加算器出力の補数
出力と、上記除数レジスタの上位桁とを入力と
し、上記第１の回路で負の符号が検出されなかつ
た時は、桁上げ伝播加算器出力の上位桁と、上記
除数レジスタの上位桁を入力として、上記部分剰
余に対する部分商予測値を出力する部分商予測表
を構成する方法を提供することによつて達成さ
れ、部分商予測回路を、従来より少ないハードウ
エア量で達成できる利点がある。
(f) 発明の実施例
先ず、本発明の主旨を要約すると、本発明は、
部分剰余レジスタPRの値と除数のｋ倍（例えば、
−（ｒ−１）、−（ｒ−２）、…、−１＋１、…、ｒ−
２、ｒ−１倍）を加減算した結果CPAと、除数
レジスタDSRの値とから予測部分商PPQを求め
る際に、一般に部分剰余レジスタPRの値と除
数のｋ倍（例えば、−（ｒ−１）、−（ｒ−２）、…、
−１＋１、…、ｒ−２、ｒ−１倍）を加減算した
結果CPAと、除数レジスタDSRの値との組み合
わせと、予測部分商PPQとの対応が複数存在す
る（即ち、上記対応は単射ではない、一般の写像
関係にある）こと、予測部分商PPQを求める
テーブルが、ある程度の差異を除いて、上記加減
算結果CPA＝０に関して対称であること、の２
点に着目して、上記加減算結果CPAの正負に応
じて、２種類備えるべきテーブルを、一方の符号
（例えば、正）のテーブルに圧縮して設けること
により、該テーブルから予測部分商PPQを検索
する為のハードウエア量の削減を実現したもので
ある。
部分剰余レジスタPRの値と除数のｋ倍（例えば、
−（ｒ−１）、−（ｒ−２）、…、−１＋１、…、ｒ−
２、ｒ−１倍）を加減算した結果CPAと、除数
レジスタDSRの値とから予測部分商PPQを求め
る際に、一般に部分剰余レジスタPRの値と除
数のｋ倍（例えば、−（ｒ−１）、−（ｒ−２）、…、
−１＋１、…、ｒ−２、ｒ−１倍）を加減算した
結果CPAと、除数レジスタDSRの値との組み合
わせと、予測部分商PPQとの対応が複数存在す
る（即ち、上記対応は単射ではない、一般の写像
関係にある）こと、予測部分商PPQを求める
テーブルが、ある程度の差異を除いて、上記加減
算結果CPA＝０に関して対称であること、の２
点に着目して、上記加減算結果CPAの正負に応
じて、２種類備えるべきテーブルを、一方の符号
（例えば、正）のテーブルに圧縮して設けること
により、該テーブルから予測部分商PPQを検索
する為のハードウエア量の削減を実現したもので
ある。
以下本発明の実施例を図面によつて詳述する。
第２図は本発明を実施して作成した部分商予測テ
ーブルの一例を示した図、第３図は本発明を適用
した一実施例をブロツク図で示した図である。
第２図は本発明を実施して作成した部分商予測テ
ーブルの一例を示した図、第３図は本発明を適用
した一実施例をブロツク図で示した図である。
先ず、始めに本発明の概念を説明する。高基数
非回復型除算の第ｉステツプでは、次の式が用い
られる。
非回復型除算の第ｉステツプでは、次の式が用い
られる。
pi＋１＝pi−mi×ｄ ……
−ｄ＜pi＋１＜ｄ ……
但し、piは部分剰余
ｄは除数、ｒは基数
miは部分商で基数をｒとすると、
−ｒ＋１≦mi≦ｒ−１
式を演算して得られるpi＋１が条件を満た
すようにmiが選択され、そのmiを用いて式が
計算される。
すようにmiが選択され、そのmiを用いて式が
計算される。
実際の計算機上では、pi及びｄの上位ビツト
〔それぞれ、Pi（前述のCPA対応）、Ｄ（前述の
DSR対応）とする〕をmiを決定するのに充分な
精度の桁数だけ取り出し、部分商予測テーブルを
用いてmiを決定し、その後に式を用いて正確
なpi＋１が計算されることが多い。
〔それぞれ、Pi（前述のCPA対応）、Ｄ（前述の
DSR対応）とする〕をmiを決定するのに充分な
精度の桁数だけ取り出し、部分商予測テーブルを
用いてmiを決定し、その後に式を用いて正確
なpi＋１が計算されることが多い。
ここで、mi＋ｄの演算は、乗算器を用いる方
法、倍数毎の減数レジスタを持つ方法、桁上げ保
存加算器を用いる方法等、種々の手法が公知とな
つており、pi−mi×ｄの減算は通常の加減算回
路等公知の手法で実現できる。
法、倍数毎の減数レジスタを持つ方法、桁上げ保
存加算器を用いる方法等、種々の手法が公知とな
つており、pi−mi×ｄの減算は通常の加減算回
路等公知の手法で実現できる。
本発明は、上記Pi、Ｄから式を満たすmiを
求める機能を、より少ないハードウエア量で実現
しようというものである。
求める機能を、より少ないハードウエア量で実現
しようというものである。
前述のように一般に、Pi、Ｄを固定した時、
、を同時に満たすmiは複数存在する。
、を同時に満たすmiは複数存在する。
非回復型除算の商集合をＸ〔＝（−ｒ、−ｒ＋１、
…、−１、０、１、…、ｒ−１、ｒ）（但し、ｒは
基数）〕とすると、第ｉステツプで条件、を
満たすmiの集合Ｍ（Pi、Ｄ）はＸの部分集合であ
り、一般には複数個の要素が存在する。即ち、 Ｍ（Pi、Ｄ）⊂Ｘ …… ここで、Ｘの部分集合から、Ｘの部分集合への
写像であつて、且つ各要素の符号を反転させたも
のをＮとする。即ち、 Ａ⊂Ｘ、Ｂ⊂Ｘとした時、 「Ｎ(A)＝Ｂ」「総てのｘに対して、ｘ∈Ａ−
ｘ∈Ｂ」 と定義する。
…、−１、０、１、…、ｒ−１、ｒ）（但し、ｒは
基数）〕とすると、第ｉステツプで条件、を
満たすmiの集合Ｍ（Pi、Ｄ）はＸの部分集合であ
り、一般には複数個の要素が存在する。即ち、 Ｍ（Pi、Ｄ）⊂Ｘ …… ここで、Ｘの部分集合から、Ｘの部分集合への
写像であつて、且つ各要素の符号を反転させたも
のをＮとする。即ち、 Ａ⊂Ｘ、Ｂ⊂Ｘとした時、 「Ｎ(A)＝Ｂ」「総てのｘに対して、ｘ∈Ａ−
ｘ∈Ｂ」 と定義する。
今、Piの補数をとすると、Ｍ（Pi、Ｄ）とＮ
〔Ｍ（、Ｄ）〕とは、共有部分を持つが、一致は
しない。即ち、一般に Ｍ（Pi、Ｄ）≠Ｎ〔Ｍ（、Ｄ）〕 …… Ｍ（Pi、Ｄ）∩Ｎ〔Ｍ（、Ｄ〕≠φ…… 上式において、共有部分をM′とおくと、 M′（Pi、Ｄ）＝Ｍ（Pi、Ｄ）∩Ｎ〔Ｍ（、Ｄ）
〕 換言すれば、 Pi≧０の場合には、M′（Pi、Ｄ）の要素を１つ
選択することにより、適切なmiが求められ、 Pi＜０の場合には、Ｎ〔M′（、Ｄ）〕の要素を
１つ選択することにより、適切なmiが求められ
ることを意味する。
〔Ｍ（、Ｄ）〕とは、共有部分を持つが、一致は
しない。即ち、一般に Ｍ（Pi、Ｄ）≠Ｎ〔Ｍ（、Ｄ）〕 …… Ｍ（Pi、Ｄ）∩Ｎ〔Ｍ（、Ｄ〕≠φ…… 上式において、共有部分をM′とおくと、 M′（Pi、Ｄ）＝Ｍ（Pi、Ｄ）∩Ｎ〔Ｍ（、Ｄ）
〕 換言すれば、 Pi≧０の場合には、M′（Pi、Ｄ）の要素を１つ
選択することにより、適切なmiが求められ、 Pi＜０の場合には、Ｎ〔M′（、Ｄ）〕の要素を
１つ選択することにより、適切なmiが求められ
ることを意味する。
従つて、本方式を用いる場合には、任意のPi、
Ｄからmiを求めるテーブルは、Pi≧０について
のみ設ければ良いことになり、テーブルの大きさ
を約半分に減少させることができる。
Ｄからmiを求めるテーブルは、Pi≧０について
のみ設ければ良いことになり、テーブルの大きさ
を約半分に減少させることができる。
以上の事柄を１サイクルタイム（１ステツプ）
で、４ビツトの商が得られる（即ち、基数ｒ＝
16）高基数非回復型除算を例にして説明する。
で、４ビツトの商が得られる（即ち、基数ｒ＝
16）高基数非回復型除算を例にして説明する。
ｒ＝16の場合には、miを決定する為には、Pi
としては符号を含めて６ビツト、Ｄとしては９ビ
ツト（但し、簡単の為に、正の数で最上位ビツト
が“１”になるように、予め正規化されているも
のとする）が必要である。
としては符号を含めて６ビツト、Ｄとしては９ビ
ツト（但し、簡単の為に、正の数で最上位ビツト
が“１”になるように、予め正規化されているも
のとする）が必要である。
尚、上記Pi、Ｄの精度の間には、トレードオフ
があり、一方を粗くすると、他方は高い精度が必
要となり、上記Pi＝６ビツト、Ｄ＝９ビツトは、
その内の１つの組み合わせである。
があり、一方を粗くすると、他方は高い精度が必
要となり、上記Pi＝６ビツト、Ｄ＝９ビツトは、
その内の１つの組み合わせである。
上記Pi、Ｄの具体例として、
Pi＝001011（上位６ビツト）
Ｄ＝110000000（上位９ビツト）
とすると、上記、式を満たすmiは７、８の
２通りであることが分かる。即ち、 Ｍ（Pi、Ｄ）＝〔７、８〕 又、同様にして、 Ｍ（、Ｄ）＝〔−８〕 であることが分かる。
２通りであることが分かる。即ち、 Ｍ（Pi、Ｄ）＝〔７、８〕 又、同様にして、 Ｍ（、Ｄ）＝〔−８〕 であることが分かる。
そうすると、上記写像の定義から、
Ｎ〔Ｍ（、Ｄ）〕＝〔８〕
であり、
Ｍ（Pi、Ｄ）≠Ｎ〔Ｍ（、Ｄ）〕
と云うことができ、
M′(Pi、D)＝Ｍ(Pi、D)∩Ｎ〔Ｍ（、Ｄ）〕＝〔8
〕 とすることができる。
〕 とすることができる。
若し、M′（Pi、Ｄ）のテーブルを設けて置くこ
とにより、入力piの上位ビツトPiが、 ‘001011'＝（Pi）ａの場合（即ち、Pi≧０の場
合）には、 Pi＝（Pi）ａとなるので、 Ｍ(Pi、D)＝Ｍ〔(Pi)a、D〕＝〔7、8〕で、 M′（（Pi）ａ、Ｄ）＝M′（Pi、Ｄ）＝〔８〕 そして、Ｍ（Pi、Ｄ）⊃M′（Pi、Ｄ）＝〔８〕 であるから、Ｍ（Pi、Ｄ）∋８である。
とにより、入力piの上位ビツトPiが、 ‘001011'＝（Pi）ａの場合（即ち、Pi≧０の場
合）には、 Pi＝（Pi）ａとなるので、 Ｍ(Pi、D)＝Ｍ〔(Pi)a、D〕＝〔7、8〕で、 M′（（Pi）ａ、Ｄ）＝M′（Pi、Ｄ）＝〔８〕 そして、Ｍ（Pi、Ｄ）⊃M′（Pi、Ｄ）＝〔８〕 であるから、Ｍ（Pi、Ｄ）∋８である。
同様にして、
‘110100'＝（Pi）ｂの場合（即ち、Pi＜０の場
合）について見ると、 ＝（Pi）ｂとおくと、 （）＝Pi＝‘001011'＝（Pi）ａとなり、 M′（(Pi)ｂ、Ｄ）＝M′（、Ｄ） 一方、Ｎ〔Ｍ（、Ｄ）〕∋M′（Pi、Ｄ）＝〔８
〕 であるから、Ｎ〔Ｍ（、Ｄ）〕∋８である。
合）について見ると、 ＝（Pi）ｂとおくと、 （）＝Pi＝‘001011'＝（Pi）ａとなり、 M′（(Pi)ｂ、Ｄ）＝M′（、Ｄ） 一方、Ｎ〔Ｍ（、Ｄ）〕∋M′（Pi、Ｄ）＝〔８
〕 であるから、Ｎ〔Ｍ（、Ｄ）〕∋８である。
従つて、写像の定義から、
Ｍ（（Pi）ｂ、Ｄ）＝Ｍ（、Ｄ）∋−８
が得られ、Pi＜０の場合についても、M′（Pi、
Ｄ）のテーブルから上記計算値と同じ結果が得ら
れることになり、該テーブルを用いても正しい結
果が得られることが分かる。
Ｄ）のテーブルから上記計算値と同じ結果が得ら
れることになり、該テーブルを用いても正しい結
果が得られることが分かる。
以上、詳細に説明してきた本発明の概念を要約
すると、商集合Ｘの部分集合Ｍ（Pi、Ｄ）、Ｍ（、
Ｄ）との間には、 Ｍ(Pi、D)≠Ｎ〔Ｍ（、Ｄ）〕 Ｍ（Pi、Ｄ）∩Ｎ〔Ｍ（、Ｄ）〕 ＝M′（Pi、Ｄ）＝φ なる関係があり、 M′（Pi、Ｄ）⊂Ｍ（Pi、Ｄ） M′（Pi、Ｄ）⊂Ｎ〔Ｍ（、Ｄ）〕 であるから、M′（Pi、Ｄ）∋ａとすると、 Ｍ（Pi、Ｄ）∋ａ Ｎ〔Ｍ（、Ｄ）〕∋ａ、即ち、 Ｍ（、Ｄ）∋−ａ 結局、M′（Pi、Ｄ）のテーブルを１つ設けるこ
とにより、部分集合Ｍ（Pi、Ｄ）、Ｍ（、Ｄ）の
要素（mi）を求めることができる。
すると、商集合Ｘの部分集合Ｍ（Pi、Ｄ）、Ｍ（、
Ｄ）との間には、 Ｍ(Pi、D)≠Ｎ〔Ｍ（、Ｄ）〕 Ｍ（Pi、Ｄ）∩Ｎ〔Ｍ（、Ｄ）〕 ＝M′（Pi、Ｄ）＝φ なる関係があり、 M′（Pi、Ｄ）⊂Ｍ（Pi、Ｄ） M′（Pi、Ｄ）⊂Ｎ〔Ｍ（、Ｄ）〕 であるから、M′（Pi、Ｄ）∋ａとすると、 Ｍ（Pi、Ｄ）∋ａ Ｎ〔Ｍ（、Ｄ）〕∋ａ、即ち、 Ｍ（、Ｄ）∋−ａ 結局、M′（Pi、Ｄ）のテーブルを１つ設けるこ
とにより、部分集合Ｍ（Pi、Ｄ）、Ｍ（、Ｄ）の
要素（mi）を求めることができる。
このようにして、Pi、Ｄ、miの関係を求めた
ものが、第２図である。
ものが、第２図である。
第２図において、miは４ビツト、Piは符号を
除いて５ビツト、Ｄは９ビツト（但し、最上位ビ
ツトが“１”となるように正規化されているもの
とする）のバリエイシヨンがあり、それぞれが互
いに数個の不連続点を持つているものの、例えば
Ｄが大きくなると、miが小さくなると云う比較
的連続的な関係も持つていることが分かる。
除いて５ビツト、Ｄは９ビツト（但し、最上位ビ
ツトが“１”となるように正規化されているもの
とする）のバリエイシヨンがあり、それぞれが互
いに数個の不連続点を持つているものの、例えば
Ｄが大きくなると、miが小さくなると云う比較
的連続的な関係も持つていることが分かる。
前述のように、miを求める過程は、論理的に
はPiとＤとをエントリーとして、miをその値と
するテーブルを検索することに対応し、Piは符号
を含めると６ビツトとなるので、64エントリー×
256エントリーのテーブルを構成する必要があり、
現実的でなくなる。
はPiとＤとをエントリーとして、miをその値と
するテーブルを検索することに対応し、Piは符号
を含めると６ビツトとなるので、64エントリー×
256エントリーのテーブルを構成する必要があり、
現実的でなくなる。
従つて、第２図で示したような、Pi、miをエ
ントリーとし、Ｄのとりうる範囲をそのテーブル
のエレメントとする構成が最も効率が良いと考え
られる。
ントリーとし、Ｄのとりうる範囲をそのテーブル
のエレメントとする構成が最も効率が良いと考え
られる。
第２図のテーブルにおいては、Piは上位５ビツ
トを16進数、miとしては４ビツトの値を16進数
で表し、Ｄの範囲は当該エントリーに対する下限
値をそのエレメントとして表すようにした上位９
ビツト（但し、最上位ビツト“１”の正数）を16
進数として表している。
トを16進数、miとしては４ビツトの値を16進数
で表し、Ｄの範囲は当該エントリーに対する下限
値をそのエレメントとして表すようにした上位９
ビツト（但し、最上位ビツト“１”の正数）を16
進数として表している。
従つて、Pi、miから、
M′（Pi、Ｄ）∋mi
を満たすＤの範囲は、該テーブルの要素を、
Tpi、mi
とすると、
Tpi、mi≦Ｄ≦Tpi、mi−１−１
で求められる。
前述の具体例を再適用すると、Pi＝‘001011'
を符号を除いて16進数で表すと、‘OB'(H)、同様
にして、Ｄ＝‘110000000'は‘180'(H)であるので、
本テーブル中で、 T′‘OB'、８≦Ｄ≦T′‘OB'、７−１ を見て（太線枠で示す）、 160H≦180H≦18FH の関係から、求めるべきmiの値は‘8'であるこ
とが分かる。
を符号を除いて16進数で表すと、‘OB'(H)、同様
にして、Ｄ＝‘110000000'は‘180'(H)であるので、
本テーブル中で、 T′‘OB'、８≦Ｄ≦T′‘OB'、７−１ を見て（太線枠で示す）、 160H≦180H≦18FH の関係から、求めるべきmiの値は‘8'であるこ
とが分かる。
Pi＝（Pi）ｂ＝‘110100'が与えられた場合に
は、符号が負であるので、（Pi）ｂの補数をとつ
て‘001011'が得られる。従つて、符号を除いて
16進数で表すと‘OB'となり、上記と同じエント
リーである為、同じようにして、mi＝８が得ら
れるので、最後に符号の調整をして真の予測部分
商‘−8'を得ることができる。
は、符号が負であるので、（Pi）ｂの補数をとつ
て‘001011'が得られる。従つて、符号を除いて
16進数で表すと‘OB'となり、上記と同じエント
リーである為、同じようにして、mi＝８が得ら
れるので、最後に符号の調整をして真の予測部分
商‘−8'を得ることができる。
以上詳細に説明した部分商予測値の求め方を、
第１図で説明した高基数非回復型除算器を適用し
た例を第３図に示す。
第１図で説明した高基数非回復型除算器を適用し
た例を第３図に示す。
第３図において、１，２，４〜９は第１図で説
明したものと同じものであり、３１，１０，１１
が本発明を実施するのに必要な機能ブロツクで、
３１は第２図で説明した部分商予測回路（具体的
には、第２図のテーブルと、該テーブルを検索す
る回路を含む）、１０は部分剰余レジスタPR４の
値と除数のｋ倍（例えば、−ｒ、−ｒ＋１、…、−
１、０、１、…、ｒ−１、ｒ倍）を加減算した結
果CPAの符号を検出する符号検出回路SDET、
１１は上記加減算結果CPAの補数をとる補数生
成回路COMPである。
明したものと同じものであり、３１，１０，１１
が本発明を実施するのに必要な機能ブロツクで、
３１は第２図で説明した部分商予測回路（具体的
には、第２図のテーブルと、該テーブルを検索す
る回路を含む）、１０は部分剰余レジスタPR４の
値と除数のｋ倍（例えば、−ｒ、−ｒ＋１、…、−
１、０、１、…、ｒ−１、ｒ倍）を加減算した結
果CPAの符号を検出する符号検出回路SDET、
１１は上記加減算結果CPAの補数をとる補数生
成回路COMPである。
本高基数非回復型除算器における除算動作の概
要は、第１図で説明しているので、ここでは、本
発明に関連する部分についてものみ説明する。
要は、第１図で説明しているので、ここでは、本
発明に関連する部分についてものみ説明する。
前述のように、本発明は、部分剰余レジスタ
PR４の値と除数のｋ倍（即ち、−ｒ、−ｒ＋１、
…、−１、０、１、…、ｒ−１、ｒ倍）を加減算
した結果である桁上げ伝播加算器CPA５の出力
の正負に応じて、２種類備えるべきテーブルを、
一方の符号（例えば、正）のテーブルのみを設け
て部分商予測信号miを求めるようにしたもので
ある。
PR４の値と除数のｋ倍（即ち、−ｒ、−ｒ＋１、
…、−１、０、１、…、ｒ−１、ｒ倍）を加減算
した結果である桁上げ伝播加算器CPA５の出力
の正負に応じて、２種類備えるべきテーブルを、
一方の符号（例えば、正）のテーブルのみを設け
て部分商予測信号miを求めるようにしたもので
ある。
従つて、加算結果（CPA出力で、前述のPi対
応）が正の場合は、除数の上位ビツトＤと、上記
加算結果Piをその侭、本発明の部分商予測回路
QP３１に入力して、部分商予測信号ｍを求める
ように制御されるが、該加算結果Piが負の場合
は、該符号を符号検出回路SDET１０で検出し、
該検出出力を補数生成回路COMP１１に入力し
て、該加算結果Piの補数をとり、その出力と、上
記除数の上位ビツトＤとを、該部分商予測回路
QP３１に入力し、得られたmiの値に、符号検出
回路SDET１０の出力を用いて、倍数発生回路
MDG２において負の符号を付加し、真の部分商
予測値miの値とするように制御される。
応）が正の場合は、除数の上位ビツトＤと、上記
加算結果Piをその侭、本発明の部分商予測回路
QP３１に入力して、部分商予測信号ｍを求める
ように制御されるが、該加算結果Piが負の場合
は、該符号を符号検出回路SDET１０で検出し、
該検出出力を補数生成回路COMP１１に入力し
て、該加算結果Piの補数をとり、その出力と、上
記除数の上位ビツトＤとを、該部分商予測回路
QP３１に入力し、得られたmiの値に、符号検出
回路SDET１０の出力を用いて、倍数発生回路
MDG２において負の符号を付加し、真の部分商
予測値miの値とするように制御される。
このようにして、本発明による部分商予測回路
QP３１は、第１図で説明した部分商予測回路QP
３の約半分のハードウエア量で実現できることに
なる。
QP３１は、第１図で説明した部分商予測回路QP
３の約半分のハードウエア量で実現できることに
なる。
(g) 発明の効果
以上、詳細に説明したように、本発明の高基数
非回復型除算器は、部分剰余レジスタPRの値と
除数のｋ倍（例えば、−（ｒ−１）、−（ｒ−２）、
…、−１、＋１、…、ｒ−２、ｒ−１倍）を加減算
した結果CPAと、除数レジスタDSRの値とから
予測部分商PPQを求める際に、一般に部分剰
余レジスタPRの値と除数のｋ倍（例えば、−（ｒ
−１）、−（ｒ−２）、…、−１、＋１、…、ｒ−２、
ｒ−１倍）を加減算した結果CPAと、除数レジ
スタDSRの値との、予測部分商PPQとの対応が
複数存在する（即ち、上記対応は単射ではない、
一般の写像関係にある）こと、予測部分商
PPQを求めるテーブルが、ある程度の差異を除
いて、上記加減算結果CPA＝０に関して対称で
あること、の２点に着目して、上記加減算結果
CPAの正負に応じて、２種類備えるべきテーブ
ルを、一方の符号（例えば、正）のテーブルに圧
縮して設ける構成としたものであるので、高基数
非回復型除算器における部分商予測回路のハード
ウエア量を、従来方式の約半分に削減できる効果
がある。
非回復型除算器は、部分剰余レジスタPRの値と
除数のｋ倍（例えば、−（ｒ−１）、−（ｒ−２）、
…、−１、＋１、…、ｒ−２、ｒ−１倍）を加減算
した結果CPAと、除数レジスタDSRの値とから
予測部分商PPQを求める際に、一般に部分剰
余レジスタPRの値と除数のｋ倍（例えば、−（ｒ
−１）、−（ｒ−２）、…、−１、＋１、…、ｒ−２、
ｒ−１倍）を加減算した結果CPAと、除数レジ
スタDSRの値との、予測部分商PPQとの対応が
複数存在する（即ち、上記対応は単射ではない、
一般の写像関係にある）こと、予測部分商
PPQを求めるテーブルが、ある程度の差異を除
いて、上記加減算結果CPA＝０に関して対称で
あること、の２点に着目して、上記加減算結果
CPAの正負に応じて、２種類備えるべきテーブ
ルを、一方の符号（例えば、正）のテーブルに圧
縮して設ける構成としたものであるので、高基数
非回復型除算器における部分商予測回路のハード
ウエア量を、従来方式の約半分に削減できる効果
がある。
第１図は高基数非回復型除算器の従来例をブロ
ツク図で示した図、第２図は本発明を実施して生
成した部分商予測テーブルの一例を示す図、第３
図は本発明の一実施例をブロツク図で示した図で
ある。 図面において、１は除数レジスタDSR、２は
倍数発生回路MDG、３，３１は部分商予測回路
QP、４は部分剰余レジスタPR、５は桁上げ伝播
加算器CPA、６は剰余レジスタRMD、７は剰余
補正器RMDC、８は部分商発生器QG、９は商レ
ジスタQR、１０は符号検出器SDET、１１は補
数生成回路COMP、Piは部分剰余の上位ビツト
（桁上げ伝播加算器出力の上位ビツト）、Ｄは除数
の上位ビツト、miは部分商予測信号、をそれぞ
れ示す。
ツク図で示した図、第２図は本発明を実施して生
成した部分商予測テーブルの一例を示す図、第３
図は本発明の一実施例をブロツク図で示した図で
ある。 図面において、１は除数レジスタDSR、２は
倍数発生回路MDG、３，３１は部分商予測回路
QP、４は部分剰余レジスタPR、５は桁上げ伝播
加算器CPA、６は剰余レジスタRMD、７は剰余
補正器RMDC、８は部分商発生器QG、９は商レ
ジスタQR、１０は符号検出器SDET、１１は補
数生成回路COMP、Piは部分剰余の上位ビツト
（桁上げ伝播加算器出力の上位ビツト）、Ｄは除数
の上位ビツト、miは部分商予測信号、をそれぞ
れ示す。
Claims (1)
- １ 演算サイクルタイムでｎビツトの商を生成す
る高基数非回復型除算器であつて、部分剰余レジ
スタと、除数レジスタと、倍数発生回路と、桁上
げ伝播加算器と、部分商予測器と、部分商発生器
と、剰余補正回路とからなる除算器において、上
記桁上げ伝播加算器出力の符号を検出する第１の
回路と、該桁上げ伝播加算器出力の上位桁の補数
をとる第２の回路とを設け、上記第１の回路で負
の符号が検出された時は、上記桁上げ伝播加算器
出力の補数出力と、上記除数レジスタの上位桁と
を入力とし、上記第１の回路で負の符号が検出さ
れなかつた時は、桁上げ伝播加算器出力の上位桁
と、上記除数レジスタの上位桁を入力として、上
記部分剰余に対する部分商予測値を出力する部分
商予測表を備えたことを特徴とする高基数非回復
型除算器。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59070353A JPS60214037A (ja) | 1984-04-09 | 1984-04-09 | 高基数非回復型除算器 |
| CA000477910A CA1231455A (en) | 1984-04-09 | 1985-03-29 | Nonrestoring divider |
| US06/719,014 US4722069A (en) | 1984-04-09 | 1985-04-02 | Nonrestoring divider |
| AU40738/85A AU553078B2 (en) | 1984-04-09 | 1985-04-02 | Nonrestoring divider |
| DE8585302455T DE3585334D1 (de) | 1984-04-09 | 1985-04-04 | Dividierer ohne rueckstellung. |
| EP85302455A EP0158530B1 (en) | 1984-04-09 | 1985-04-04 | Nonrestoring divider |
| BR8501629A BR8501629A (pt) | 1984-04-09 | 1985-04-08 | Aparelho divisor |
| ES542032A ES8609768A1 (es) | 1984-04-09 | 1985-04-08 | Un aparato divisor electronico,con circuiteria simplificada |
| KR8502374A KR890003321B1 (en) | 1984-04-09 | 1985-04-09 | Anti recovery divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59070353A JPS60214037A (ja) | 1984-04-09 | 1984-04-09 | 高基数非回復型除算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60214037A JPS60214037A (ja) | 1985-10-26 |
| JPH0340865B2 true JPH0340865B2 (ja) | 1991-06-20 |
Family
ID=13428978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59070353A Granted JPS60214037A (ja) | 1984-04-09 | 1984-04-09 | 高基数非回復型除算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214037A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5031138A (en) * | 1990-06-04 | 1991-07-09 | International Business Machines Corporation | Improved ratio decoder for use in a non-restoring binary division circuit |
-
1984
- 1984-04-09 JP JP59070353A patent/JPS60214037A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60214037A (ja) | 1985-10-26 |
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